JPH01150354A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体記憶装置に関し、特にバイポーラＥＣ
Ｌ　　ＲＡＭに関する。

〔従来の技術〕

最近、ＥＣＬ　　ＲＡＭの高速化及び大容量化が一段と
進められている。特に４にビット以上のＥＣＬ　　ＲＡ
Ｍでは、そういった要求に対応するために、横型ＰＮＰ
負荷型メモリセルが多く使用されている。このＰＮＰ負
荷型メモリセルの回路を第６図に、その中のトランジス
タ（以下、Ｔｒと記す）Ｑｌ、Ｑ３の平面図を第５図（
ａ）に、断面図を第５図（ｂ）に示す。対になった横型
ＰＮＰＴｒＱ１．Ｑ２をＦ／Ｆ　（フリップ・）四ツブ
）回路の負荷とし、対になったＮＰＮＴｒＱ３．Ｑ４は
それぞれベースとコレクタを交差接続されている。又、
横型ＰＮＰＴｒＱ１．Ｑ２のベース領域は、それぞれＴ
ｒＱ３．Ｑ４のコレクタ領域と共用している。

〔発明が解決しようとする問題点〕

上述した従来の横型ＰＮＰ負荷型メモリセルを用いたバ
イポーラＥＣＬ　　ＲＡＭは、集積度及び消費電力の点
では、優れているもののショットキ障壁ダイオード負荷
を用いたものに比べ、高速性能の点、特にメモリセルの
書込み性能で劣っていた。

というのは、第４図に於いて、メモリセル情報を保持し
ている時は、例えば横型ＰＮＰＴｒＱ１゜縦型ＮＰＮＴ
ｒＱ３はオンしていれば、対となっている横型ＰＮＰＴ
ｒＱ２及び縦型ＮＰＮＴｒＱ４はオフしている。このオ
ンしている横型ＰＮＰＴｒＱ１と縦型Ｎ　Ｐ　Ｎ　Ｔ　
ｒ　Ｑ　３は、深い飽和状態に入っている。

これを反転する様に、書込みするには、初めオフしてい
る側の縦型ＮＰＮＴｒＱ４のエミッタＥ５がデイジット
線百を介して、電流を引き、横型ＰＮＰＴｒＱ２及び縦
型ＮＰＮＴｒＱ４をオンさせる。この時、対となってい
る横型ＰＮＰＴｒＱ１はオフしなければならないが、そ
れのベース領域に多量の電荷が蓄積しているために、電
荷が放電終了するまでは、オフしない。これが書き込み
速度をリミットし従って、この分、書き込み時間がかか
るという欠点があった。

〔問題点を解決するための手段〕

本発明の半導体記憶装置は、半導体基体上に第１導電型
半導体層を有してなる半導体基板の前記第１導電型半導
体層内にそれぞれ選択的に設けられている第１．第２の
第２導電型不純物層と前記第１の第２導電型の不純物層
内にそれぞれ選択的に設けられている第１．第２の第１
導電型不純物層とを有し、前記第１．第２の第１導電型
不純物層、前記第１の第２導電型不純物層及び前記第１
導電型半導体層をそれぞれエミッタ領域、ベース領域及
びコレクタ領域とするマルキエミッタＮＰＮ（又はＰＮ
Ｐ）縦型駆動トランジスタと、前記第２の第２導電型不
純物層、前記第１導電型半導体層及び前記第１の第２導
電型不純物層をそれぞれエミッタ領域、ベース領域及び
コレクタ領域とするＰＮＰ横型負荷トランジスタとから
なるインバータを２個それぞれ入力端と出力端を互いに
交差接続して構成されたメモリセルを含む半導体記憶装
置において、前記ＰＮＰ　（又はＮＰＮ）横型負荷トラ
ンジスタのベース領域の表面に多結晶シリコンを設け、
それの両端が、そのＰＮＰトランジスタのエミッタ及び
コレクタ領域と接続しであるというものである。

〔実施例〕

次に、本発明の実施例について、図面を参照して説明す
る。

第１図（ａ）は本発明の第１の実施例の主要部を示す半
導体チップの平面図、第１図（ｂ）は第１図（ａ）のＡ
−Ａ’線断面図である。

この実施例は、Ｐ−型半導体基体１上にＮ−型半導体層
３を有してなる半導体基板のＮ−型半導体層３内にそれ
ぞれ選択的に設けられている第１のＰ−型不純物層４と
Ｐ−型の多結晶シリコン５と、第１のＰ−型不純物層４
内にそれぞれ選択的に設けられている第１．第２のＮ＋
型不純物層６，７とを有している。そして、前記第１．
第２ＯＮ＋型不純物層、第１のＰ″″型不純物層及びＮ
−型半導体層をそれぞれエミッタ領域、ベース領域及び
コレクタ領域とするマルチエミッタＮＰＮ縦型駆動トラ
ンジスタ（第４図のＱ３）と、Ｎ−型半導体層３及び第
１のＰ−型不純物層４をそれぞれエミッタ領域、ベース
領域及びコレクタ領域とする横型ＰＮＰ負荷Ｔｒ（第４
図のＱｌ）とからなるインバータを２個それぞれの入力
端と出力端を互いに交差接続して構成されたメモリセル
を含む半導体記憶装置を形成している。

上記半導体集積回路に於いて、Ｎ−型半導体層３の上部
に、Ｐ−型に不純物拡散した多結晶シリコン５を形成し
、Ｐ＋型エミッタ領域９と第１のＰ−型不純物層４とに
接続したものである。

次に、この実施例の製造方法について説明する。

第２図（ａ）、　（ｂ）は本発明の第１の実施例の製造
方法を説明するための工程順に配列した半導体チップの
断面図である。

まず、第２図（ａ）に示す様に、結晶軸＜１１１＞に垂
直な表面を有し、直径４インチ、比抵抗１０Ω印のＰ−
型半導体基体１上にＮ＋型埋込層２を形成し、その上に
比抵抗５Ω■のＮ−型半導体層３を厚さ１μｍ、エピタ
キシャル成長させた半導体基体を準備する。そして、Ｎ
−型半導体層３上に厚さ０．５μｍの窒化シリコン膜１
２を成長させ、レジスト膜１３を塗布し、露光現像する
。

次に、第２図（ｂ）に示すように、レジスト膜１２をマ
スクにしてＰ−型半導体基体１に達するまで、選択的に
エツチングして、幅１μｍの溝を形成する。そして、横
型ＰＮＰＴｒと縦型ＮＰＮＴｒを形成する領域を他の領
域と分離する。窒化シリコン膜１２を除去して、１００
０℃、１０分で熱酸化して厚さ４００　ｎｍの酸化シリ
コン膜１１を形成する。

次にＰ−型のポリシリコンで上述の溝を全て埋設し、そ
の高さが半導体領域とほぼ同一になる様にする。ここで
、Ｎ−型シリコン３上部に、深さ０．３μｍ、少し幅の
ある溝を形成し、Ｐ−型のポリシリコン５を埋設し、平
坦化する。表面をほぼ平坦にした後、酸化シリコン膜１
１を開孔し、そこから高濃度のＮ＋型不純物を熱拡散し
Ｎ＋型埋込層に達するＮ＋型のコレクタ引出領域１．４
を形成する。レジスト膜をマスクとして、ボロンを選択
的にイオン注入し、第１のＰ−型不純物層４を形成する
。これの層抵抗は約２０００Ω／Ｄに設定する。第１の
Ｐ−型不純物層４の間のＮ−型半導体層３が横型ＰＮＰ
Ｔｒのベース領域となる。

次に第１図（ｂ）に示すように、第１０Ｐ−型不純物層
４にそれぞれ選択的に高濃度のポロン拡散を行ないＰ＋
型ベース領域８、Ｐ＋型のエミッタ領域９を形成する。

そして、第１のＰ−型不純物層１に高濃度のＮ＋拡散を
選択的に行ない、第１．第２のＮ＋型不純物層７，６を
形成する。このとき、Ｐ−Ｗの多結晶シリコン５は、Ｐ
−型シリコン４とＰ＋型エミッタ領域９に接続しである
。

第１図（ｂ）では、便宜上、この状態で酸化シリコン膜
１１に開孔し、Ａ？電極を被着して、エミッタ電極Ｅｌ
、Ｅ３．Ｅ４．ベース電極Ｂ３゜コレクタ電極Ｃ３を形
成した状態を図示しである。

実際には、第４図の回路を構成するため、第１層Ａｎ配
線、層間絶縁膜、開孔、第２層ＡＩｌ配線の各工程があ
るが、本発明の詳細な説明と直接関係しないので、改め
て詳述することはしない。

実施例の等価回路図を第４図に示す。

次に、本発明による構造による書き込み特性について、
簡単に説明する。第４図の回路図にて、ＰＮＰＴｒＱｌ
、ＮＰＮＱ３がオンしており、ＰＮＰＴｒＱ２．ＮＰＮ
ＴｒＱ４がオフしているとする。これらの状態を反転さ
せ（書込み）るために、ＮＰＮＴｒのエミッタＥ５から
電流を引くと、今までオフしていたＰＮＰＴｒＱ２とＮ
ＰＮＱ４はオンする。このとき、抵抗Ｒ２の電位は、す
ぐに−〇、　９　Ｖまで（ＷＴをＯとする）引き下げら
れる。

オンは、抵抗のない場合より速くなる。ＰＮＰＴｒＱ２
のベースＢ２の電位が−０，９ｖに下がれことで、ＮＰ
ＮＴｒＱ３のベースＢ３も同時には下がり、このＴｒは
オフする。そしてＰＮＰＴｒＱ２のコレクタＣ２は一〇
、２ｖに引き上げられ、これはＰＮＰＴｒＱｌのベース
Ｂ１の電位を一〇、９■から一〇、２ｖに上げようとす
る。ところが、これの充電は、ＰＮＰＴｒＱ２からの電
流で行なわれるのだが、横型ＰＮＰＴｒは、その構造上
、高いＢ（直流電流増幅率）が、得られず、特に高電流
域では−０，５以下と小さく、充分な充電は行なわれな
い。従って、ＰＮＰＴｒＱｌはしばらくの間オンしたま
まとなる。（約１０にΩ）ところで、本発明の構造では
、ＰＮＰＴｒのエミッタＥ１とベースＢ１の間に抵抗Ｒ
１が入っているので、ベースＢ１にこの抵抗を介しての
充電がなされる。

例えば、ベースＢｌの蓄積電荷量が１ｐＱで、従来のＰ
ＮＰＴｒの反転速度を１０ｎｓとした場合、抵抗Ｒ，＝
１０にΩならば、反転速度５ｎｓを得られる。即ち、従
来の場合に比べて、充電パスが、複数に形成され、この
抵抗の値を適正に選べば、従来に較べ、約半分の時間以
下で、ＰＮＰＴｒＱｌはオフする。

従って、書き込み時間は半分以下に短縮できる。

又、第１図でもなかる様に、ＰＮＰＴｒのベース領域４
は、抵抗５を形成した分だけ、領域が小さくなり、その
分、蓄積電荷量も、従来に比べ、少ない。即ち、この分
だけ、書き込み速度は、速くなっている。

更に、本発明の構造は、従来のＰＮＰＴｒのベース領域
の一部に抵抗をしており、集積度を下げることはない。

第５図（ａ）は、本発明の第２の実施例の主要部を示す
半導体チップの平面図、第３図（ｂ）は第３図（ａ）の
Ａ−Ａ’線断面図である。

この実施例では、Ｐ−型多結晶シリコン５の下層に絶縁
層を設けており、両者の間にもれ電流が出ない様にしで
ある。つまり、ＰＮＰＴｒの特性がＰ−型ポリシリコン
の電位によって、安定となる様にしである。

以上の実施例に於いて、導電型を逆にしてよいことは、
改めて詳細説明を行なうまでもなく明らかなことである
。

〔発明の効果〕

以上、説明した様に、本発明は、横型バイポーラ負荷ト
ランジスタのベース領域上部に高抵抗となる多結晶シリ
フンを設け、それの両端をそれぞれ、エミッタ領域とコ
レクタ領域とに接続しである。

これによって、飽和したＰＮＰＴｒのベース電位を急速
に充電して、オフさせることができるという効果がある
。

尚、この抵抗値の幅、長さ等の形状、深さやドーズ量を
調整することで、オフする時間を自由に設定でき、速度
の最適化を図かることができる。

又、多結晶ポリシリの替りに、他金属を用いてもよい。

更には、単結晶領域に高抵抗を形成できればこれを用い
てもよい。

【図面の簡単な説明】

第１図（ａ）は本発明の第１の実施例の主要部を示す半
導体チップの平面図、第１図（ｂ）は第１図（ａ）のＡ
−Ａ’線断面図、第２図（ａ）、　（ｂ）はそれぞれ本
発明の第１の実施例の製造方法を説明するための工程順
に配列した半導体チップの断面図、第３図（ａ）は本発
明の第２の実施例の主要部を示す半導体チップの平面図
、第３図（ｂ）は第３図（ａ）のＡ−Ａ’線断面図、第
４図は本発明第１及び第２の実施例のメモリセルの等価
回路図、第５図（ａ）は、従来メモリセルの主要部を示
す半導体チップの平面図、第５図（ｂ）は第５図（ａ）
のＡ−Ａ′線断面図、第６図は従来メモリセルの等価回
路図である。 ■・・・・・・Ｐ−型半導体基体、２・・・・・・Ｎ＋
型埋込層、３・・・・・・Ｎ−型半導体層、４・・・・
・・第１のＰ−型不純物層、５・・・・・・Ｐ−型不純
物を拡散した多結晶シリコン、６・・・・・・第２ＯＮ
＋型不純物層、７・・・・・・第１ＯＮ＋型不純物層、
訃・・・・・Ｐ＋型不純物層、９・・・・・・Ｐ＋型エ
ミッタ領域、１０・・・・・・ポリシリコン、１１・・
・・・・酸化シリコン膜、１２・・・・・・窒化シリコ
ン膜、１３・・・・・・レジスト膜、１４・・・・・・
コレクタ引出領域、Ｂｌ、Ｂ２・・・・・・ＰＮＰトラ
ンジスタのベース電極、Ｂ３・・・・・・ＮＰＮトラン
ジスタのベース電極、Ｃ１゜Ｃ２・・・・・・ＰＮＰ　
トランジスタのコレクタ電極、Ｃ３・・・・・・ＮＰＮ
トランジスタのコレクタ電極％　Ｄ　Ｊ百・・・・・・
デイジット線、Ｅｌ、Ｂ２・・・・・・ＰＮＰトランジ
スタのエミッタ電極、Ｅ３〜Ｅ６・・・・・・ＮＰＮト
ランジスタのエミッタ電極、Ｑｌ、Ｃ２・・・・・・Ｐ
ＮＰトランジスタ、Ｃ３，Ｃ４・・・・・・ＮＰ、Ｎト
ランジスタ、ＷＴ・・・・・・ワード線（トップ）、Ｗ
Ｂ・・・・・・ワード線（ボトム）、１５・・・・・・
絶縁膜。 代理人　弁理士　　内　原　　　音 ＄２ｒｇＪ ＄３ｒ！ｊＪ 産　５　図 差　　　乙　　　口ｑ

Claims (1)

【特許請求の範囲】
1. 半導体基板上に第１の導電型半導体層を有してなる半導
   体基板の前記第１導電型半導体層内にそれぞれ選択的に
   設けられている第１、第２の第２導電型不純物層と、前
   記第１の第２導電型不純物層内にそれぞれ選択的に設け
   られている第１、第２の第１導電型不純物層とを有し、
   前記第１、第２の第１導電型不純物層、前記第１の第２
   導電型不純物層及び前記第１導電型半導体層をそれぞれ
   エミッタ領域、ベース領域及びコレクタ領域とするマル
   チエミッタＮＰＮ（又はＰＮＰ）縦型駆動トランジスタ
   と、前記第２の第２導電型不純物層、前記第１導電型半
   導体層及び前記第１の第２導電型不純物層をそれぞれエ
   ミッタ領域、ベース領域及びコレクタ領域とするＰＮＰ
   （又はＮＰＮ）横型負荷トランジスタとからなるインバ
   ータを２個、それぞれの入力端と出力端を互いに交差接
   続して構成されたメモリセルを含む半導体記憶装置にお
   いて、前記ＰＮＰ（又はＮＰＮ）横型負荷トランジスタ
   のベース領域の表面に多結晶シリコンを設け、それの両
   端が、そのＰＮＰトランジスタのエミッタ及びコレクタ
   領域と接続してあることを特徴とする半導体記憶装置。