JP2946546B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2946546B2 JP2946546B2 JP1219253A JP21925389A JP2946546B2 JP 2946546 B2 JP2946546 B2 JP 2946546B2 JP 1219253 A JP1219253 A JP 1219253A JP 21925389 A JP21925389 A JP 21925389A JP 2946546 B2 JP2946546 B2 JP 2946546B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体記憶装置に関し、特に、バイポーラ
ECL・RAM型の半導体記憶装置に関する。
ECL・RAM型の半導体記憶装置に関する。
［従来の技術］ 最近、ECL・RAMの高速化及び大容量化が一段と進めら
れているが、ECL・RAMにおいては、トランジスタ（以
下、Trと記す）負荷型のものが高密度化に対して有利で
あることから、特に4Kビット以上のECL・RAMでは、横型
pnpTrを負荷としたメモリセルが多く用いられるように
なってきている。このpnpTr負荷型のメモリセルの回路
図を第７図に、その中のTrQ1、Q3部分の従来例の平面図
を第８図（ａ）に、そのＡ−Ａ′線断面図を第８図
（ｂ）に示す。第７図に示すように、対になったpnpTrQ
1、Q2は、フリップ・フロップを構成するインバータの
負荷となされ、対になったnpnTrQ3、Q4は、インバータ
の駆動Trであって、フリップ・フロップを構成するため
にそれぞれのベースとコレクタは互いに交差接続されて
いる。TrQ1、Q2のエミッタ電極E1、E2はワード線（トッ
プ）WTに接続され、TrQ3、Q4のエミッタ電極E4、E6はワ
ード線（ボトム）WBに接続されている。また、TrQ3のエ
ミッタ電極E3はデータ線Ｄに、TrQ4のエミッタ電極E5は
データ線に接続されている。
れているが、ECL・RAMにおいては、トランジスタ（以
下、Trと記す）負荷型のものが高密度化に対して有利で
あることから、特に4Kビット以上のECL・RAMでは、横型
pnpTrを負荷としたメモリセルが多く用いられるように
なってきている。このpnpTr負荷型のメモリセルの回路
図を第７図に、その中のTrQ1、Q3部分の従来例の平面図
を第８図（ａ）に、そのＡ−Ａ′線断面図を第８図
（ｂ）に示す。第７図に示すように、対になったpnpTrQ
1、Q2は、フリップ・フロップを構成するインバータの
負荷となされ、対になったnpnTrQ3、Q4は、インバータ
の駆動Trであって、フリップ・フロップを構成するため
にそれぞれのベースとコレクタは互いに交差接続されて
いる。TrQ1、Q2のエミッタ電極E1、E2はワード線（トッ
プ）WTに接続され、TrQ3、Q4のエミッタ電極E4、E6はワ
ード線（ボトム）WBに接続されている。また、TrQ3のエ
ミッタ電極E3はデータ線Ｄに、TrQ4のエミッタ電極E5は
データ線に接続されている。
第８図（ａ）、（ｂ）に示されるように、TrQ1、Q3
は、p-型半導体基板１上に形成されており、TrQ3は、p-
型半導体基板１上に形成されたn+型埋め込み層２および
n-型半導体層３をコレクタ領域とし、p-型不純物層４、
第１、第２のn+型不純物層５、６をそれぞれベース領
域、エミッタ領域としており、また、TrQ1は、p-型不純
物層４およびその中に形成されたp+型不純物層７、n-型
半導体層３、p+型不純物層8gをそれぞれコレクタ領域、
ベース領域、エミッタ領域としている。
は、p-型半導体基板１上に形成されており、TrQ3は、p-
型半導体基板１上に形成されたn+型埋め込み層２および
n-型半導体層３をコレクタ領域とし、p-型不純物層４、
第１、第２のn+型不純物層５、６をそれぞれベース領
域、エミッタ領域としており、また、TrQ1は、p-型不純
物層４およびその中に形成されたp+型不純物層７、n-型
半導体層３、p+型不純物層8gをそれぞれコレクタ領域、
ベース領域、エミッタ領域としている。
TrQ1およびTrQ3は、酸化膜10およびポリシリコン９か
らなる分離領域によって他の素子から分離されている。
半導体基板表面には、n+型埋め込み層２にコレクタ引き
出し領域を介して接続されるコレクタ電極C3、p+型不純
物層8g、第１、第２のn+型不純物層５、６と接触するエ
ミッタ電極E1、E3、E4およびp+型不純物層７と接触する
ベース電極B3が形成されている。
らなる分離領域によって他の素子から分離されている。
半導体基板表面には、n+型埋め込み層２にコレクタ引き
出し領域を介して接続されるコレクタ電極C3、p+型不純
物層8g、第１、第２のn+型不純物層５、６と接触するエ
ミッタ電極E1、E3、E4およびp+型不純物層７と接触する
ベース電極B3が形成されている。
［発明が解決しようとする課題］ 上述した従来の横型pnpTrを負荷とするTr負荷型メモ
リセルを用いたバイポーラECL・RAMは、集積度及び消費
電力の点では優れているものの、ショットキー障壁ダイ
オードによって負荷を切り替える抵抗負荷型のメモリセ
ルを用いたものに比べ、高速性能の点、特にメモリセル
の書き込み性能で劣っていた。ショットキー障壁ダイオ
ードを用いた抵抗負荷型メモリセルでは、アクセス時に
負荷を切り替えて大電流が流れ易くしているのに対しTr
負荷型ではこのような切り替えはなされないからであ
る。
リセルを用いたバイポーラECL・RAMは、集積度及び消費
電力の点では優れているものの、ショットキー障壁ダイ
オードによって負荷を切り替える抵抗負荷型のメモリセ
ルを用いたものに比べ、高速性能の点、特にメモリセル
の書き込み性能で劣っていた。ショットキー障壁ダイオ
ードを用いた抵抗負荷型メモリセルでは、アクセス時に
負荷を切り替えて大電流が流れ易くしているのに対しTr
負荷型ではこのような切り替えはなされないからであ
る。
Tr負荷型のメモリセルにおいては、横型pnpTrのエミ
ッタ接地電流増幅率βが大きいとオン側の縦型npnTrQ3
のベース電流iBが大きくなり、飽和度が高くなるため、
書き込みパルス幅を大きくしなければならない。従っ
て、書き込みの高速化のためには、横型pnpTrQ1、Q3の
利得βを小さくする必要がある。これを達成するため
に、横型pnpTrのベース幅を大きくしたり、ベースへの
注入効率を落す等の対策がなされている。
ッタ接地電流増幅率βが大きいとオン側の縦型npnTrQ3
のベース電流iBが大きくなり、飽和度が高くなるため、
書き込みパルス幅を大きくしなければならない。従っ
て、書き込みの高速化のためには、横型pnpTrQ1、Q3の
利得βを小さくする必要がある。これを達成するため
に、横型pnpTrのベース幅を大きくしたり、ベースへの
注入効率を落す等の対策がなされている。
ところが、書き込み性能を良くするために、pnpTrの
利得βを小さくすると、保持動作が不安定となる。従っ
て、横pnpTrのβを書き込み動作時、即ち、大電流流入
時（コレクタ電流が数mA）に小さくし、保持動作時、即
ち、小電流流入時（コレクタ電流が数10μＡ）で大きく
することができれば書き込みを高速に行うことができ、
かつ安定した保持動作が可能なメモリセルが実現でき
る。しかしながら、第８図に示される従来構造のpnp負
荷用Trのβは、第３図に破線で示すように、上述の傾向
が多少はみられるものの、基本的には利得βの下限が最
小電流域のβで制限されるので、書き込み動作の高速化
を達成することは不可能なことであった。
利得βを小さくすると、保持動作が不安定となる。従っ
て、横pnpTrのβを書き込み動作時、即ち、大電流流入
時（コレクタ電流が数mA）に小さくし、保持動作時、即
ち、小電流流入時（コレクタ電流が数10μＡ）で大きく
することができれば書き込みを高速に行うことができ、
かつ安定した保持動作が可能なメモリセルが実現でき
る。しかしながら、第８図に示される従来構造のpnp負
荷用Trのβは、第３図に破線で示すように、上述の傾向
が多少はみられるものの、基本的には利得βの下限が最
小電流域のβで制限されるので、書き込み動作の高速化
を達成することは不可能なことであった。
［課題を解決するための手段］ 本発明の半導体記憶装置は、縦型npnトランジスタを
駆動トランジスタとし横型pnpトランジスタを負荷トラ
ンジスタとするメモリセルを有するものであって、横型
pnpトランジスタのエミッタ領域はエミッタ電極からそ
のコレクタ領域へ向って延びた部分を有しており、その
延びた部分は少なくともその一部において他の部分より
長さ当りの抵抗値が高くなされている。
駆動トランジスタとし横型pnpトランジスタを負荷トラ
ンジスタとするメモリセルを有するものであって、横型
pnpトランジスタのエミッタ領域はエミッタ電極からそ
のコレクタ領域へ向って延びた部分を有しており、その
延びた部分は少なくともその一部において他の部分より
長さ当りの抵抗値が高くなされている。
［実施例］ 次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図（ａ）は、本発明の第１の実施例を示す平面図
であり、第１図（ｂ）は、そのＡ−Ａ′線断面図であ
る。第１図（ａ）、（ｂ）において、第８図に示す従来
例と共通する部分には同一の参照番号が付されているの
で重複した説明は省略するが、この実施例においては、
横型pnpトランジスタのエミッタ領域であるp+型不純物
層8aは、このトランジスタのコレクタ領域であるp-型不
純物層４へ向って延びた、平面形状がＴ字形の突出部分
を有している。そして、エミッタ電極E1は、p+型不純物
層8aのp-型不純物層４から遠隔した部分に設けられてい
る。
であり、第１図（ｂ）は、そのＡ−Ａ′線断面図であ
る。第１図（ａ）、（ｂ）において、第８図に示す従来
例と共通する部分には同一の参照番号が付されているの
で重複した説明は省略するが、この実施例においては、
横型pnpトランジスタのエミッタ領域であるp+型不純物
層8aは、このトランジスタのコレクタ領域であるp-型不
純物層４へ向って延びた、平面形状がＴ字形の突出部分
を有している。そして、エミッタ電極E1は、p+型不純物
層8aのp-型不純物層４から遠隔した部分に設けられてい
る。
次に、第２図（ａ）、（ｂ）を参照して、この実施例
の製造方法について説明する。まず、第２図（ａ）に示
すように、結晶軸〈111〉に垂直な表面を有し、直径５
インチ、比抵抗10Ωcmのシリコンからなるp-型半導体基
板１上にn+型埋め込み層２を形成し、その上に比抵抗５
Ωcmのn-型半導体層３を厚さ１μｍにエピタキシャル成
長させた半導体基体を準備する。そしてn-型半導体層３
上に厚さ0.5μｍの窒化シリコン膜11を成長させ、レジ
スト膜12を塗布し、露光現像する。次に、第２図（ｂ）
に示すように、レジスト膜12をマスクにしてp-型半導体
基板１に達するまで、選択的にエッチングして幅１μｍ
の溝を形成し、横型pnpTrQ1と縦型npnTrQ3とを形成する
領域を他の領域から分離する。窒化シリコン膜11を除去
して、1000℃で10分熱酸化して厚さ400nmの酸化シリコ
ン膜10を形成する。続いて、p-型のポリシリコン９で上
述の溝を全て埋設する。表面をほぼ平坦にした後、酸化
シリコン膜10を開孔し、そこから高濃度のｎ型不純物を
熱拡散し、n+型埋め込み層２に達するn+型のコレクタ引
き出し領域13を形成する。そして、レジスト膜をマスク
としてボロンを選択的にイオン注入して、p-型不純物層
４、４′を形成する。これらの層の層抵抗は約1500Ω／
□に設定する。p-型不純物層４、４′の間のn-型半導体
層３がpnpTrのベース領域となる。p-型不純物層４′の
最大幅は従来のpnpTrのエミッタ領域と同一だが、利得
βを調整するために中間で幅が狭められている。また、
長さは、従来のpnpTrのエミッタ領域より幾分長くなさ
れている。
の製造方法について説明する。まず、第２図（ａ）に示
すように、結晶軸〈111〉に垂直な表面を有し、直径５
インチ、比抵抗10Ωcmのシリコンからなるp-型半導体基
板１上にn+型埋め込み層２を形成し、その上に比抵抗５
Ωcmのn-型半導体層３を厚さ１μｍにエピタキシャル成
長させた半導体基体を準備する。そしてn-型半導体層３
上に厚さ0.5μｍの窒化シリコン膜11を成長させ、レジ
スト膜12を塗布し、露光現像する。次に、第２図（ｂ）
に示すように、レジスト膜12をマスクにしてp-型半導体
基板１に達するまで、選択的にエッチングして幅１μｍ
の溝を形成し、横型pnpTrQ1と縦型npnTrQ3とを形成する
領域を他の領域から分離する。窒化シリコン膜11を除去
して、1000℃で10分熱酸化して厚さ400nmの酸化シリコ
ン膜10を形成する。続いて、p-型のポリシリコン９で上
述の溝を全て埋設する。表面をほぼ平坦にした後、酸化
シリコン膜10を開孔し、そこから高濃度のｎ型不純物を
熱拡散し、n+型埋め込み層２に達するn+型のコレクタ引
き出し領域13を形成する。そして、レジスト膜をマスク
としてボロンを選択的にイオン注入して、p-型不純物層
４、４′を形成する。これらの層の層抵抗は約1500Ω／
□に設定する。p-型不純物層４、４′の間のn-型半導体
層３がpnpTrのベース領域となる。p-型不純物層４′の
最大幅は従来のpnpTrのエミッタ領域と同一だが、利得
βを調整するために中間で幅が狭められている。また、
長さは、従来のpnpTrのエミッタ領域より幾分長くなさ
れている。
次に、第２図（ｂ）に示すように、p-型不純物層４、
４′にそれぞれ選択的に高濃度のボロン拡散を行ないp+
型不純物層７、p+型不純物層8aを形成する。続いて、p-
型不純物層４内に選択的に高濃度にｎ型不純物の拡散を
行ない、第１、第２のn+型不純物層５、６を形成する。
第１図（ｂ）では便宜上、この状態で酸化シリコン膜10
に開孔し、Alを被着してエミッタ電極E1、E3、E4、ベー
ス電極B3、コレクタ電極C3を形成した状態を図示してあ
るが、実際には第７図の回路を構成するために、第１層
Al配線形成工程、層間絶縁膜形成工程、開孔工程、第２
層Al配線形成工程等の各工程を経て、本実施例のメモリ
セルは製造される。
４′にそれぞれ選択的に高濃度のボロン拡散を行ないp+
型不純物層７、p+型不純物層8aを形成する。続いて、p-
型不純物層４内に選択的に高濃度にｎ型不純物の拡散を
行ない、第１、第２のn+型不純物層５、６を形成する。
第１図（ｂ）では便宜上、この状態で酸化シリコン膜10
に開孔し、Alを被着してエミッタ電極E1、E3、E4、ベー
ス電極B3、コレクタ電極C3を形成した状態を図示してあ
るが、実際には第７図の回路を構成するために、第１層
Al配線形成工程、層間絶縁膜形成工程、開孔工程、第２
層Al配線形成工程等の各工程を経て、本実施例のメモリ
セルは製造される。
次に、この実施例の横型pnpTrの利得βについて説明
する。第１図（ａ）に示す、p+型不純物層8aの各部の寸
法をlI＝4.1μｍ、lJ＝lK＝wI＝1.5μｍ、wJ＝wK＝４μ
ｍとし、この不純物層の層抵抗ρＳをρＳ＝330/□とす
ると、不純物層8aのエミッタE1からみた抵抗値Ｒは、 Ｒ＝ρＳ｛（lI/wI）＋（lJ/wJ）＋（lK/wK）｝＋RC ＝330｛（4.1/1.5）＋（1.5/4）＋（1.5/4）｝＋50 ＝1200Ω となる（但し、RCはコンタクト抵抗）。
する。第１図（ａ）に示す、p+型不純物層8aの各部の寸
法をlI＝4.1μｍ、lJ＝lK＝wI＝1.5μｍ、wJ＝wK＝４μ
ｍとし、この不純物層の層抵抗ρＳをρＳ＝330/□とす
ると、不純物層8aのエミッタE1からみた抵抗値Ｒは、 Ｒ＝ρＳ｛（lI/wI）＋（lJ/wJ）＋（lK/wK）｝＋RC ＝330｛（4.1/1.5）＋（1.5/4）＋（1.5/4）｝＋50 ＝1200Ω となる（但し、RCはコンタクト抵抗）。
まず、コレクタ電流IC＝25μＡの低電流域での利得β
Ａを求めてみる。p+型不純物層8aの左端の電位VAは、p+
型不純物層8aのエミッタ電極E1と接触している部分の電
位を基準として、 VA＝1200×0.025＝30mV となる。pnpTrのベース・エミッタ間順方向電圧VFを800
mVとすれば、p+型不純物層8aの中心部から左側にある全
ての領域からのホール注入が行なわれ得る。このときの
ベース幅WBAはp-型不純物層４、p+型不純物層8aの間隔
にほぼ等しい。ここで、p+型不純物8aとn-型半導体層３
の抵抗率およびそれらの領域内の少数キャリアの拡散長
をそれぞれρＥ、ρＢ、LE、LBとすれば、低電流領域に
於けるpnpTrの電流増幅率βＡは、 βＡ｛（ρEwBA）／（ρBLE）＋ （wBA 2）／（2LB 2）｝-1 と表わされ、LE＝LB＝４μｍ、ρE/ρＢ＝0.1、wBA＝２
μｍとすれば、βＡ＝5.7となる。尚、縦方向の寄生pnp
Trは伝達効率が極めて小さいので、考慮する必要はな
い。
Ａを求めてみる。p+型不純物層8aの左端の電位VAは、p+
型不純物層8aのエミッタ電極E1と接触している部分の電
位を基準として、 VA＝1200×0.025＝30mV となる。pnpTrのベース・エミッタ間順方向電圧VFを800
mVとすれば、p+型不純物層8aの中心部から左側にある全
ての領域からのホール注入が行なわれ得る。このときの
ベース幅WBAはp-型不純物層４、p+型不純物層8aの間隔
にほぼ等しい。ここで、p+型不純物8aとn-型半導体層３
の抵抗率およびそれらの領域内の少数キャリアの拡散長
をそれぞれρＥ、ρＢ、LE、LBとすれば、低電流領域に
於けるpnpTrの電流増幅率βＡは、 βＡ｛（ρEwBA）／（ρBLE）＋ （wBA 2）／（2LB 2）｝-1 と表わされ、LE＝LB＝４μｍ、ρE/ρＢ＝0.1、wBA＝２
μｍとすれば、βＡ＝5.7となる。尚、縦方向の寄生pnp
Trは伝達効率が極めて小さいので、考慮する必要はな
い。
次に、高電流域（IC＝1.5mA）での横型pnpTrQ1の電流
増幅率βＢを求めてみる。エミッタ電流がIE＝1.5mAの
とき、この電流が、p+型不純物層内を左側に向って流れ
るとすれば、この領域の左端の電圧VBは、 VB＝1200×1.5＝1800mV となる。従って、VFを約800mVとすれば、エミッタとし
て動作するのはp+型不純物層8aの右側の部分に限定さ
れ、エミッタから注入されるホールの大半はエミッタ電
極E1の直下から放出され、p-型不純物層４の直下に到達
する。この距離がベース幅WBBである。一部のホールはn
+型埋め込み層２を経由するが、その量は極めて小さ
い。高電流領域に於いて、ベース導電変調や再結合の効
果でβは1/kに低下するとすれば、高電流領域に於けるp
npTrの電流増幅率βＢは、 βＢ1/k｛（ρEwBB）／（ρBLE）＋ （wBB 2）／（2LB 2）｝-1 と表わされ、wBB＝６μｍ、ｋ＝10とすれば、βＢ＝0.0
8となる。従って、高電流域での電流増幅率βＢは、従
来のものに比べ（0.08/5.7）×100＝1.4％まで小さくで
きてpnpTr負荷型メモリセルの書き込み性能は飛躍的に
向上する。
増幅率βＢを求めてみる。エミッタ電流がIE＝1.5mAの
とき、この電流が、p+型不純物層内を左側に向って流れ
るとすれば、この領域の左端の電圧VBは、 VB＝1200×1.5＝1800mV となる。従って、VFを約800mVとすれば、エミッタとし
て動作するのはp+型不純物層8aの右側の部分に限定さ
れ、エミッタから注入されるホールの大半はエミッタ電
極E1の直下から放出され、p-型不純物層４の直下に到達
する。この距離がベース幅WBBである。一部のホールはn
+型埋め込み層２を経由するが、その量は極めて小さ
い。高電流領域に於いて、ベース導電変調や再結合の効
果でβは1/kに低下するとすれば、高電流領域に於けるp
npTrの電流増幅率βＢは、 βＢ1/k｛（ρEwBB）／（ρBLE）＋ （wBB 2）／（2LB 2）｝-1 と表わされ、wBB＝６μｍ、ｋ＝10とすれば、βＢ＝0.0
8となる。従って、高電流域での電流増幅率βＢは、従
来のものに比べ（0.08/5.7）×100＝1.4％まで小さくで
きてpnpTr負荷型メモリセルの書き込み性能は飛躍的に
向上する。
第３図に、本実施例のβの電流依存特性曲線を実線
で、また、従来例のβのそれを破線で示す。なお、IHは
メモリセルの保持電流、IWは書き込み電流である。
で、また、従来例のβのそれを破線で示す。なお、IHは
メモリセルの保持電流、IWは書き込み電流である。
第４図は、本発明の第１の参考例を示す平面図であ
る。本参考例では、pnp横型Trのエミッタ領域であるp+
型不純物層8bが、平面的にみてエミッタ電極E1近傍のエ
ミッタ領域とこの領域からコレクタ電極（B3）側へ向っ
て棒状に延びるエミッタ領域とによって構成されてお
り、そしてこの棒状のエミッタ領域の３辺を一定の間隔
でコレクタ領域が取り囲む形状となっている。
る。本参考例では、pnp横型Trのエミッタ領域であるp+
型不純物層8bが、平面的にみてエミッタ電極E1近傍のエ
ミッタ領域とこの領域からコレクタ電極（B3）側へ向っ
て棒状に延びるエミッタ領域とによって構成されてお
り、そしてこの棒状のエミッタ領域の３辺を一定の間隔
でコレクタ領域が取り囲む形状となっている。
第５図は本発明の第２の参考例を示す平面図である。
本参考例では、エミッタ領域であるp+型不純物層8cがコ
レクタ領域側に向って連続的に狭くなり、それを一定の
間隔でコレクタ領域が囲む形状となっている。
本参考例では、エミッタ領域であるp+型不純物層8cがコ
レクタ領域側に向って連続的に狭くなり、それを一定の
間隔でコレクタ領域が囲む形状となっている。
第６図は、本発明の第２の実施例を示す平面図であ
る。本実施例では、横型pnpTrのエミッタ領域は、エミ
ッタ電極直下のp+型不純物層8d、コレクタ領域と対向す
る部分のp+型不純物層8eおよびこれら２つの不純物層に
挟まれたp-型不純物層8fによって構成されている。
る。本実施例では、横型pnpTrのエミッタ領域は、エミ
ッタ電極直下のp+型不純物層8d、コレクタ領域と対向す
る部分のp+型不純物層8eおよびこれら２つの不純物層に
挟まれたp-型不純物層8fによって構成されている。
なお、以上の実施例では駆動Trがnpn型で負荷Trがpnp
型であったが、これらの導電型を逆にしても本発明が同
様の効果を奏することは明らかなことである。
型であったが、これらの導電型を逆にしても本発明が同
様の効果を奏することは明らかなことである。
［発明の効果］ 以上説明したように、本発明は、負荷である横型バイ
ポーラTrのエミッタ領域をエミッタ電極近傍のエミッタ
領域とこの領域からコレクタ領域側へ向って延びるエミ
ッタ領域によって構成し、そしてコレクタ領域側へ延び
る部分においては少なくとも一部分は抵抗値が高くなさ
れたものであるので、本発明によれば、エミッタ領域と
して動作しうる部分が、エミッタ電流の大小によって自
動的に変わり、電流増幅率βを高電流域で小、低電流域
で大に設定できる。したがって、本発明によれば、抵抗
負荷型のECL・RAMの書き込み動作を高速化することがで
きるとともに定常時においてメモリセルの保持動作を安
定化させることができる。
ポーラTrのエミッタ領域をエミッタ電極近傍のエミッタ
領域とこの領域からコレクタ領域側へ向って延びるエミ
ッタ領域によって構成し、そしてコレクタ領域側へ延び
る部分においては少なくとも一部分は抵抗値が高くなさ
れたものであるので、本発明によれば、エミッタ領域と
して動作しうる部分が、エミッタ電流の大小によって自
動的に変わり、電流増幅率βを高電流域で小、低電流域
で大に設定できる。したがって、本発明によれば、抵抗
負荷型のECL・RAMの書き込み動作を高速化することがで
きるとともに定常時においてメモリセルの保持動作を安
定化させることができる。
第１図（ａ）は、本発明の第１の実施例を示す平面図、
第１図（ｂ）はそのＡ−Ａ′線断面図、第２図（ａ）、
（ｂ）は、本発明の第１の実施例の製造方法を説明する
ための工程順に配列した半導体チップの断面図、第３図
は、本発明の第１の実施例および従来例の動作特性図、
第４、第５図は、それぞれ本発明の第１、第２の参考例
を示す平面図、第６図は、本発明の第２の実施例を示す
平面図、第７図は、pnpTr負荷型メモリセルの回路図、
第８図（ａ）は、従来例を示す平面図、第８図（ｂ）
は、そのＡ−Ａ′線断面図である。 １……p-型半導体基板、２……n+型埋め込み層、３……
n-型半導体層、４……p-型不純物層、５……第１のn+型
不純物層、６……第２のn+型不純物層、７……p+型不純
物層、8a〜8e、8g……p+型不純物層、8f……p-型不純物
層、９……ポリシリコン、10……酸化シリコン膜、11…
…窒化シリコン膜、12……レジスト膜、13……コレクタ
引き出し領域、B1、B2……pnpTrのベース電極、B3……n
pnTrのベース電極、C1、C2……pnpTrのコレクタ電極、C
3……npnTrのコレクタ電極、Ｄ、……データ線、E1、
E2……pnpTrのエミッタ電極、E3〜E6……npnTrのエミッ
タ電極、Q1、Q2……pnpTr、Q3、Q4……npnTr、WT……ワ
ード電（トップ）、WB……ワード線（ボトム）。
第１図（ｂ）はそのＡ−Ａ′線断面図、第２図（ａ）、
（ｂ）は、本発明の第１の実施例の製造方法を説明する
ための工程順に配列した半導体チップの断面図、第３図
は、本発明の第１の実施例および従来例の動作特性図、
第４、第５図は、それぞれ本発明の第１、第２の参考例
を示す平面図、第６図は、本発明の第２の実施例を示す
平面図、第７図は、pnpTr負荷型メモリセルの回路図、
第８図（ａ）は、従来例を示す平面図、第８図（ｂ）
は、そのＡ−Ａ′線断面図である。 １……p-型半導体基板、２……n+型埋め込み層、３……
n-型半導体層、４……p-型不純物層、５……第１のn+型
不純物層、６……第２のn+型不純物層、７……p+型不純
物層、8a〜8e、8g……p+型不純物層、8f……p-型不純物
層、９……ポリシリコン、10……酸化シリコン膜、11…
…窒化シリコン膜、12……レジスト膜、13……コレクタ
引き出し領域、B1、B2……pnpTrのベース電極、B3……n
pnTrのベース電極、C1、C2……pnpTrのコレクタ電極、C
3……npnTrのコレクタ電極、Ｄ、……データ線、E1、
E2……pnpTrのエミッタ電極、E3〜E6……npnTrのエミッ
タ電極、Q1、Q2……pnpTr、Q3、Q4……npnTr、WT……ワ
ード電（トップ）、WB……ワード線（ボトム）。
Claims (1)
- 【請求項１】半導体基板上に形成された第１導電型の第
１および第２の半導体領域と、前記第１および第２の半
導体領域の表面領域内にそれぞれ形成された第２導電型
の第３および第４の半導体領域と、前記第１および第２
の半導体領域の表面領域内にそれぞれ前記第３または第
４の半導体領域とは隔離されて形成された第２導電型の
第５および第６の半導体領域と、前記第３の半導体領域
の表面領域内に形成された第１導電型の第７および第８
の半導体領域と、前記第４の半導体領域の表面領域内に
形成された第１導電型の第９および第10の半導体領域
と、前記第１の半導体領域と前記第４の半導体領域とを
接続する第１の接続導体と、前記第２の半導体領域と前
記第３の半導体領域とを接続する第２の接続導体とを具
備し、 前記第５の半導体領域、前記第１の半導体領域並びに前
記第３の半導体領域によって前記第３の半導体領域をコ
レクタ領域とする負荷用横型バイポーラトランジスタ
が、また、前記第６の半導体領域、前記第２の半導体領
域並びに前記第４の半導体領域によって前記第４の半導
体領域をコレクタ領域とする負荷用横型バイポーラトラ
ンジスタが、それぞれ構成され、前記第７の半導体領域
および前記第８の半導体領域、前記第３の半導体領域並
びに前記第１の半導体領域によって前記第１の半導体領
域をコレクタ領域とする駆動用縦型バイポーラトランジ
スタが、前記第９の半導体領域および前記第10の半導体
領域、前記第４の半導体領域並びに前記第２の半導体領
域によって前記第２の半導体領域をコレクタ領域とする
駆動用縦型バイポーラトランジスタが、それぞれ構成さ
れている半導体記憶装置において、 前記負荷用横型バイポーラトランジスタのエミッタ電極
は、前記第５および第６の半導体領域の前記第３の半導
体領域または前記第４の半導体領域から離隔した位置に
形成されており、かつ、前記第５および第６の半導体領
域は、前記エミッタ電極と接触する第１、第２の領域
と、前記第３の半導体領域または前記第４の半導体領域
と対向して形成された第３、第４の領域と、前記第１の
領域と前記第３の領域との間および前記第２の領域と前
記第４の領域との間に形成された高抵抗領域とを有して
いることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1219253A JP2946546B2 (ja) | 1989-08-26 | 1989-08-26 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1219253A JP2946546B2 (ja) | 1989-08-26 | 1989-08-26 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0383372A JPH0383372A (ja) | 1991-04-09 |
| JP2946546B2 true JP2946546B2 (ja) | 1999-09-06 |
Family
ID=16732624
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1219253A Expired - Lifetime JP2946546B2 (ja) | 1989-08-26 | 1989-08-26 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2946546B2 (ja) |
-
1989
- 1989-08-26 JP JP1219253A patent/JP2946546B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0383372A (ja) | 1991-04-09 |
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