JPS6034820B2 - 半導体メモリ装置 - Google Patents

Description

【発明の詳細な説明】 本発明は半導体メモリ装置に関する。

さらに詳細には、電子計算機、電子交≠剣機などの電子
装置用の低電力、高速、大容量メモリ装置として応用で
きる半導体メモリ装置に関する。近年、半導体メモリの
低電力、大容量化が進められている。

従来の半導体メモＩＪ‘こ使用されてきたメモリセルは
、その構成要素であるフリツプ・フロップ・トランジス
タのコレクタ負荷ィンピーダンスとして抵抗を使用して
いること、トランジスタ間の絶縁をしなければならない
ことのために占有面積が著しく大きくなる。このような
占有面積の大きいメモリセルを用いた半導体メモリ装置
ではメモリ・チップも大きくなるため、１個のウェハか
ら得られる収率の低下をもたらし、高価格につながる。
従ってメモリセルはできるだけ占有面積の４・形なもの
が望まれる。これを満たす低消費電力、高密度形メモリ
セルとしていわゆる１１Ｌ（ｌｎｔｅｇａｔｅｄｌｎ鷺
ｃｔｉｏｎいｇｊｃ）メモリセルが提案されている。例
えばこれはｌＥＥＥ・Ｊ・，ＳＣ−６，Ｎｏ．５のＰＰ
２８３〜２８８（１９７１年１０月）に示されている。
その他１１Ｌメモリセルは種々の形式が提案されている
が、その基本的構成はＰＮＰトランジスタをコレクタ負
荷インピーダンスとしたＮＰＮトランジスタによるフリ
ツプ・フロツプである。第１図ａは読み出し、書き込み
のため列配線とフリップ・フロップを結合させる素子と
してＮＰＮトランジスタを使用するＮＰＮ検出形１１Ｌ
メモリセルの等価回路を示す。また、第１図ｂはそれを
集積化した時の断面構造である。図においてＢ０，ＢＩ
は列配線、Ｗ＋，Ｗ‐は行配線、Ｑ１，Ｑ２はＰＮＰト
ランジスタによる負荷インピーダンス、Ｑ３，Ｑ４はフ
リップ・フロップを構成するＮＰＮトランジスタ、Ｑ５
，Ｑ６は行費己線とフリップ・フロップとを結合する読
み出し、書き込み用ＮＰＮトランジスタである。第１図
ｂでは基板となるＰ型半導体基板は図面上省略されてい
るが、この基板上にＮ導電領域が形成される。またこの
Ｎ導電領域はＷ‐線として使用されるＮ＋型埋め込み領
域とこの上に形成される高抵抗のＮ型領域からなる。そ
してこの高低抗のＮ型領域内に図示するＰ型領域が形成
される。第１図ｂから解るように、Ｑ１，Ｑ２は横方向
のＰＮＰトランジスタを、Ｑ３，Ｑ４は通常動作のコレ
クタをエミツタとして、エミツタをｒコレクタとして動
作させる逆動作のＮＰＮトランジスタを使用することに
より、上記ＰＮＰ及びＮＰＮの共通Ｎ導電領域をアンダ
ーパスのＷ‐線として使用可能にし、高密度化を達成し
ている。

Ｗ十線が接続され、Ｑ１，Ｑ２の共通ェミッタとして動
作するＰ導電領域はィンジェクタと呼ばれる。第２図は
、このメモリセルを用いてｎビットのセルアレィを構成
した時の等価回路を示す。

上記説明のようにＷ‐線は上記共通Ｎ導電領域をアンダ
ーパスの配線として利用している。図中ｉ，，１２，１
３・…・・ｉｎは各セルの注入電流でメモリセルの記憶
保持電流となる。ところで、通常上記共通Ｎ導電領域の
構造は、上述したように高濃度Ｎ形不純物をドープした
埋め込み層の上に、それより濃度の低いＮ形ェピタキシ
ャル層を成長させたＮ十‐Ｎの形をとるが、当然のこと
ながら金属配線に較べれば、バルク抵抗に起因するかな
りの抵抗分がセル間に存在する。

この抵抗分は１１Ｌメモリセルを用いた半導体メモリ装
置の動作速度を遅くする。以下これについて説明すると
、第２図でＷ＋線からみたとき、各々のセルはＷ‐線に
接続されるインジェクタダイオードとして等価的に表現
できることから第３図に示す等価回路を得る。

こ）でＤ，は上記インジェクトダィオード、ＲＤはェピ
タキシャル層に起因する直列抵抗分を示し、ＲＨは上記
セル間の抵抗分を示す。第３図の等価回路において、任
意のセルｋを選択し、書き込みを行なう場合を説明する
。書き込みする場合、選択セルの列配線Ｂ０（あるいは
Ｂ１）に書き込み電流ｌｗはトランジスタＱ５（あるい
はＱ６）を介し、Ｗ‐線を通ってセルｋ以外のアレイ中
の他の非選択セルにも分流し、増加注入電流となる。第
３図の等価回路を用い増加注入電流の分布を求めると、
第４図に示すように書き込みセル（セルｋ）にピークを
もち、離れるに従い指数関数的に減少する。このように
書き込み時ｌｗによって注入電流が増加するため、書き
込みしきい値電流も大きくなる。書き込みしきい値電流
が大きくなる事は、書き込み電流一定のときセルの状態
反転のための充放電電流が少なくなるので、書き込みパ
ルス幅が大きくなる結果となる。従って、Ｗ−線のバル
ク抵抗分は１１Ｌメモリセルを用いた半導体メモリ装置
の書き込み動作速度を遅くするという欠点があった。本
発明の目的は高速化をはかった半導体メモリ装置を提供
することにある。

本発明はＷ‐線のセル間の抵抗を等価回路的に最小とな
るようにすることによって、注入電流の増加をおさえ、
書き込み動作速度を速くするものである。

上述したように書き込み時、書き込み電流ｌｗによって
注入電流が増加するが、選択セルｋの増加注入電流ｉｋ
は非選択セルへと分流する電流が大きいほど増加注入電
流の和はｌｗで一定のため小さくなる。

すなわち、選択セルｋの増加注入電流ｉｋは第３図の等
価回路で表わしたＲＨ，Ｒｏの影響をうける事になる。
これを以下に説明する。第５図ａはＲＨの効果を示した
もので、ＲＨが大きいほどｉｋも大きくなる。ＲＨが０
の時はｌｗが全セルへ均等に分流するので増加注入電流
ｉｋは最小値さとなっている。第５図ｂはＲＤの効果を
示したものであるが、Ｒｏが大きいほどｉｋは小さくな
る。これらの結果から、１１Ｌメモリセルの書き込みし
きい値電流は選択セル増加注入電流ｉｋに比例するため
、ＲＨは小さいほど、またＲｏは大きいほど書き込み動
作速度を速くできる事が判る。しかしながらＲＨを小さ
くするためＮ＋埋込み層の濃度を高くするには周辺トラ
ンジスタとの兼ね合いによって決る製造条件からの制限
があり、それによって決る値以下にＲＨを小さくする事
はできない。またＲＤを大きくするにはＮェピタキシヤ
ル層の濃度を低くしたりその厚さを厚くしたりする事に
よって可能であるが、これもメモリセル以外の周辺回路
で用いる順動作のトランジスタのコレクタ直列抵抗が大
きくなるため、周辺回路のトランジスタの特性との兼ね
合いで制限がある。形状的には平面パターン及び保持特
性上で余裕のある場合にのみィンジェクトの占有面積を
できるだけ小さくする事によってＲｏを大きくできる。
以上でＲＨ， ＲＤの影響が明らかになったが、本発明
はＲＨの値を等価回路的に約１／２に減少するもので、
第６図にその実施例を示す。

ダイオードＤ２はセル間に、Ｗ＋線にアノード、Ｗ‐線
にカソードを接続するようにして設けられる。第７図は
これを集積回路で実現した例を示し、ａは平面図、ｂお
よびｃは断面図である。第７図ａでは明瞭にするためセ
ル中の拡散領域、相互領域およびＢ０、ＢＩは配線は示
していない。また同じ目的で各拡散領域の大きさは比例
的に示していない。こ）ではＤ２はメモリセルのＮＰＮ
トランジスタＱ３，Ｑ５のベース、ＰＮＰトランジスタ
Ｑ１，Ｑ２のェミッタ、およびコレクタと同時に形成さ
れる。第７図ｂから判るように、Ｄ２はメモリセルのイ
ンジェクタと同じ構造をしているので、メモリセルとの
ラテラルＰＮＰ動作をさげるようにセルとの間隔を十分
大きくとる必要がある。第７図ｃは公知の酸化物分離製
造技術を本発明に適用した例で、Ｄ２を酸化物分離領域
で囲む事により上記ラテラルＰＮＰ動作をさけ、より小
さな占有面積で本発明の構成が実現可能である。このよ
うに構成されているので、その効果として上述した如く
書き込みする場合、書き込み電流ｌｗはダイオードＤ２
に分流し、選択セル自身の増加注入電流ｉｋが少なくな
る。さらに詳細に説明すると、ダイオードＤ２を付加し
た第６図での注入電流分布を計算するモデルはほゞ第３
図のＲＨの中間にＷ十線からダイオードＤ２および直列
抵抗Ｒ。を付加したものと考えられる。すなわちセル間
の抵抗ＲＨが約１／２になった事と等しい。従って第５
図ａから明らかなように選択セル増加注入電流ｉｋも小
さくなる。すでに述べたように増加注入電流ｉｋが小さ
くなれば、書き込みしきし、値電流も小さくなる。これ
は書き込み電流一定のときセルの状態反転のための充放
電電流が多くなるので書き込みパルス幅を小さくでき、
高速書き込み動作を可能とする。以上説明したように、
本発明は１１Ｌメモリセルを用いた半導体メモリ装置の
動作速度を高速にする事ができ、電子計算機、電子交換
機などの電装層用の低電力、大容量メモリ装置として応
用できる。

【図面の簡単な説明】

第１図ａは公知のＮＰＮ検出形１１Ｌメモリセルの等価
回路図、第１図ｂは第１図ａを集積化した時の断面図、
第２図は１１Ｌメモリセルを用いたｎビット構成のセル
アレィの等価回路図、第３図は第２図の各セルの増加注
入電流を求める等価回路図、第４図は書き込み時の増加
注入電流分布を説明する図、第５図ａは選択セル増加注
入電流ｉｋとＲＨとの関係を示す図、第５図ｂは選択セ
ル増加注入電流ｉｋとＲｏとの関係を示す図、第６図は
本発明の一実施例を示す回路図、第７図ａは第６図を集
積回路で実現したときの平面図、第７図ｂは第７図ａの
断面図、第７図ｃは第７図ｂの他の例を示す断面図であ
る。 Ｑ１，Ｑ２・・・・・・横方向ＰＮＰトランジスタによ
る負荷インピーダンス、Ｑ３，Ｑ４・・…・記憶保持用
ＮＰＮトランジスタ、Ｑ５，Ｑ６・…・・読み出し、書
き込み用ＮＰＮトランジスタ、Ｗ＋，Ｗ−・・・・・・
行配線、Ｂ１，Ｂ１・・・・・・列配線、ｉ，，ｉ２，
ｉ３，ｌｎ・・…・各々のセルの注入電流、ｌｗ…・・
書き込み電流、ＤＩ……メモリセルのダイオードモデル
、Ｒｏ…・・・ダイオード直列抵抗、ＲＨ・・・・・・
メモリセル間抵抗、ｉｋ・…・・選択セル増加注入電流
、Ｄ２・・・・・・付加ダイオード。 第１図 第２．図 第３図 第４図 第５図 第６図 第７図

Claims (1)

1. 【特許請求の範囲】 １ 第１の行配線となる半導体領域内に多数のメモリセ
   ルとダイオードとを形成すると共に、該各メモリセルと
   ダイオードに第２の行配線を共通に接続したことを特徴
   とする半導体メモリ装置。 ２ 特許請求の範囲第１項記載の半導体メモリ装置にお
   いて、第１の行配線となるＮ型半導体領域内にＰ型領域
   および該Ｐ型領域内にＮ型領域を形成して多数のメモリ
   セルを構成すると共に、上記Ｎ型半導体領域内にＰ型領
   域を形成してダイオードを構成し、該メモリセルとダイ
   オードに第２の行配線を共通に接続したことを特徴とす
   る半導体メモリ装置。 ３ 特許請求の範囲第２項記載の半導体メモリ装置にお
   いて、ダイオードを構成するＰ型領域を酸化物分離領域
   で囲むことを特徴とする半導体メモリ装置。 ４ 特許請求の範囲第２項記載の半導体メモリ装置にお
   いて、Ｐ型半導体基板上に低抵抗のＮ＾＋型埋め込み領
   域と高抵抗のＮ型領域を形成し、該Ｎ型高抵抗層の同一
   領域内に三つのＰ型領域Ｐ１，Ｐ２，及びＰ３を形成し
   、そのうち二つのＰ型領域Ｐ１及びＰ２の中にそれぞれ
   二つのＮ＾＋型領域Ｎ１，Ｎ２，及びＮ３，Ｎ４を形成
   し、該Ｐ１及びＰ３、並びにＰ２及びＮ２を相互に接続
   し、Ｎ１及びＮ４を１対の列配線と接続し、領域Ｐ３を
   第２の行配線と接続し、Ｎ＾＋型埋め込み領域を該第２
   の行配線と一対となる第１の行配線として使用すると共
   に、該Ｎ型高抵抗層の同一領域内に該三つのＰ型領域Ｐ
   １，Ｐ２，及びＰ３と同時に、少なくとも１つのＰ型領
   域Ｐ４を形成し、該Ｐ型領域Ｐ４を上記第２の行配線と
   接続することを特徴とする半導体メモリ装置。