JPH04250631A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置に関し、特に
抵抗等の負荷を一体的に構成したバイポーラトランジス
タで構成される半導体装置に関する。

【０００２】

【従来の技術】この種の半導体装置として、例えば図６
に示す抵抗負荷型バイポーラスタティックＲＡＭで構成
される半導体メモリセルがある。この例は一般にダイオ
ードクランプ型マルチエミッタセルと呼ばれているもの
である。同図において、Ｑ１　，Ｑ２　はマルチエミッ
タ構造のＮＰＮトランジスタ、Ｄ１　，Ｄ２　はショッ
トキーバリアダイオード、Ｒ１　，Ｒ２　は負荷抵抗で
ある。この抵抗負荷型のメモリセルでは、２つのマルチ
エミッタ構造のＮＰＮトランジスタＱ１　，Ｑ２でフリ
ップフロップを構成し、記憶保持状態では、一方のトラ
ンジスタＱ１　が動作状態となってコレクタに保持電流
ｉ０　を流すので、このコレクタに接続されている他方
のトランジスタＱ２　のベースが低電位となってこれを
非動作状態に設定し、他方のトランジスタＱ２　のコレ
クタ電位は高電位となる。即ち、２つのトランジスタＱ
１　，Ｑ２　のいずれかのトランジスタが動作状態であ
るかにより情報を蓄えることができる。ここで、前記シ
ョットキーバリアダイオードＤ１　，Ｄ２　はトランジ
スタＱ１　，Ｑ２　のＮ型コレクタ領域内に形成され負
荷抵抗Ｒ１　，Ｒ２　と並列に接続されることで、これ
ら負荷抵抗のインピーダンスを下げる役割を果たしてい
る。

【０００３】図７は図６の回路図のうち、トランジスタ
Ｑ１　、ショットキーバリアダイオードＤ１　、負荷抵
抗Ｒ１　を含む部分の従来構造の断面図である。即ち、
Ｐ型シリコン基板１の表面にＮ型埋込層２を形成し、こ
の上に気層成長された不純物濃度１×１０１５／ｃｍ３
　、厚さ　１．０μｍのＮ型エピタキシャル層３を形成
する。このＮ型エピタキシャル層３にはボロン濃度が１
×１０１８／ｃｍ３の真性ベース領域４と、この真性ベ
ース領域４に隣接した高濃度Ｐ型領域のグラフトベース
領域５を形成する。この真性ベース領域４にはＮ型エミ
ッタ領域７を形成している。又、Ｎ型エピタキシャル層
３の他の領域にはＮ型高濃度コレクタ領域１７を形成し
、絶縁分離領域１８によりメモリセル領域を画成する。 そして、前記Ｎ型エピタキシャル層３上には酸化膜８と
多結晶シリコン膜９を順次形成し、この多結晶シリコン
膜９に高濃度のボロンを拡散することで低抵抗化して外
部ベース層１５を形成し、これを前記グラフトベース領
域５に接続している。

【０００４】更に、この外部ベース層１５の一部に低濃
度領域、例えばＰ型不純物濃度１×１０１７／ｃｍ３　
の領域１５Ａを形成することで、この領域１５Ａを負荷
抵抗として構成している。又、この負荷抵抗領域１５Ａ
を構成する外部ベース層１５の他端部には前記Ｎ型エピ
タキシャル層３に接合する白金シリサイド層１６を設け
、Ｎ型エピタキシャル層３との間にショットキーバリア
ダイオードを形成している。尚、前記外部ベース層１５
、コレクタ領域１７、エミッタ領域７、白金シリサイド
層１６上には夫々ベース電極２０、コレクタ電極２１、
第１エミッタ電極２２、第２エミッタ電極２３、負荷抵
抗電極２４を設けている。

【０００５】

【発明が解決しようとする課題】このように従来の抵抗
負荷型バイポーラスタティックＲＡＭにおけるメモリセ
ルでは、負荷抵抗を外部ベース層１５の一部で構成して
いるため、負荷抵抗をバイポーラトランジスタ素子とは
別の平面領域に形成する必要がある。このため、負荷抵
抗を配設するための面積をトランジスタ素子とは独立し
て確保する必要があり、メモリセル全体の占有面積が増
大する。したがって、近年におけるメモリの高集積化の
要求に対応することが困難になり、大容量のメモリを構
成するのが難しいという問題がある。本発明の目的はバ
イポーラトランジスタに接続される負荷の縮小化を図り
、半導体メモリセルに適用した際にはその占有面積を低
減してメモリの大容量化を実現する半導体装置を提供す
ることにある。

【０００６】

【課題を解決するための手段】本発明の半導体装置は、
第１導電型のエピタキシャル層の表面に形成した第２導
電型の真性ベース領域とグラフトベース領域の間に、こ
れらベース領域の不純物濃度よりも低濃度でエピタキシ
ャル層の不純物濃度よりも高濃度の第２導電型不純物領
域を設け、この第２導電型不純物領域を負荷として構成
している。この場合、第２導電型不純物領域をチャネル
とし、エピタキシャル層をゲートとし、各ベース領域を
ソース・ドレインとして接合型電界効果トランジスタを
構成することができる。

【０００７】

【作用】本発明によれば、第２導電型不純物領域を負荷
抵抗、或いは負荷トランジスタとして構成することで、
負荷とバイポーラトランジスタとを一体的に形成でき、
バイポーラトランジスタの縮小化を実現する。

【０００８】

【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の第１実施例を示す図であり、図２に
例示したマルチエミッタトランジスタのＡ−Ａ線部の拡
大断面図である。この実施例では、負荷として抵抗を接
続したバイポーラトランジスタの要部を示している。同
図において、Ｐ型シリコン基板１の表面にはＮ型埋込層
２を形成し、この上には不純物濃度１×１０１５／ｃｍ
３　，厚さ　１．０μｍのＮ型エピタキシャル層３を気
相成長している。このＮ型エピタキシャル層３にはＰ型
の真性ベース領域４を形成し、その両側には高濃度Ｐ型
領域として形成したグラフトベース領域５を形成してい
る。そして、一方のグラフトベース領域５と真性ベース
領域４との間にはこれらベース領域よりも低濃度でＮ型
エピタキシャル層よりは高濃度に形成した１×１０１６
／ｃｍ３　程度のＰ型低濃度不純物領域６を形成し、こ
れを負荷抵抗として構成している。又、前記真性ベース
領域４には高濃度Ｎ型エミッタ領域７が形成されている
。

【０００９】又、前記Ｎ型エピタキシャル層３上には酸
化膜８が形成され、この上にはボロンを拡散した多結晶
シリコン膜９の一部を外部ベース層１５として形成し、
酸化膜８に設けた開口に充填した多結晶シリコン膜１０
を介して前記グラフトベース領域５に接続させている。 尚、１１，１２，１３は窒化膜、１４はエミッタ領域を
自己整合的に形成するための多結晶シリコン膜、２３は
エミッタ電極（第２エミッタ電極）である。

【００１０】この構成によれば、バイポーラトランジス
タに接続される負荷としての抵抗は、真性ベース領域４
とグラフトベース領域５との間のＰ型低濃度不純物領域
６によって形成される。したがって、バイポーラトラン
ジスタと独立して負荷抵抗を形成する必要がなく、しか
もこの負荷抵抗の領域６はエミッタ電極２３に覆われた
状態で形成されるため、負荷抵抗を形成するための面積
をバイポーラトランジスタと異なる領域に確保する必要
がない。このため、この構造のバイポーラトランジスタ
及び負荷抵抗を抵抗負荷型バイポーラスタティックＲＡ
Ｍのメモリセルに用いた場合には、メモリセルの占有面
積を低減し、メモリの大容量化を実現することが可能と
なる。

【００１１】図３Ａ乃至図３Ｄは図１に示したバイポー
ラトランジスタの製造方法を工程順に示す断面図である
。先ず、図３Ａのように、Ｐ型シリコン基板１にＮ型埋
込層２を形成した後、不純物濃度１×１０１５／ｃｍ３
のＮ型エピタキシャル層３を成長し、かつこのＮ型エピ
タキシャル層の表面のベース相当領域に選択的にボロン
のイオン注入を行い１×１０１６／ｃｍ３　のＰ型低濃
度不純物領域６を形成する。又、Ｎ型エピタキシャル層
３上に厚さ　０．２μｍの酸化膜８を形成し、かつこの
上に多結晶シリコン膜９を形成する。この多結晶シリコ
ン膜９には一部の領域に高濃度のボロンを導入し、隣接
する領域に比較的低濃度のボロンを導入することで高濃
度ボロン多結晶シリコン領域９Ａと低濃度ボロン多結晶
シリコン領域９Ｂを形成する。更に、この上に窒化膜１
１を成長する。

【００１２】次に、図３Ｂのように、前記高濃度ボロン
多結晶シリコン領域９Ａと低濃度ボロン多結晶シリコン
領域９Ｂの境界を跨ぐように窒化膜１１と多結晶シリコ
ン膜９に開口を設ける。その後、全面に窒化膜を成長さ
せ、かつこれを異方性エッチングすることで前記窒化膜
１１と多結晶シリコン膜９の側壁に窒化膜１２を残す。 その後フッ化水素ＨＦを用いたウエットエッチングによ
り酸化膜８をサイドエッチングさせ、前記開口部にオー
バーハング部を形成する。

【００１３】次いで、図３Ｃのように、気相成長により
全面に多結晶シリコン膜１０を形成し前記開口部内のオ
ーバーハング部を埋める。その後、熱処理を施すことに
より高濃度ボロン多結晶シリコン領域９Ａと低濃度ボロ
ン多結晶シリコン領域９Ｂ中のボロンがオーバーハング
部に埋設した多結晶シリコン１０中に拡散される。

【００１４】次いで、図３Ｄのように、ＫＯＨ等のアル
カリ性エッチング液を用いて多結晶シリコン膜１０をエ
ッチングする。ＫＯＨを用いたエッチングでは不純物を
導入していない多結晶シリコンのエッチングレートが速
いため、高濃度のボロンを導入した箇所の多結晶シリコ
ンのエッチングレートは遅く、低濃度のボロンを導入し
た箇所の多結晶シリコンはその中間的なエッチングレー
トを持つ。また、このときＮ型エピタキシャル層３は〔
１１１〕面を用いているため、ＫＯＨ等のアルカリエッ
チングでは殆どエッチングされない。このエッチングに
より、多結晶シリコン膜１０は、高濃度のボロンが導入
された側ではボロンの導入されている領域にエッチング
が達したときエッチングが止まり、低濃度のボロンが導
入された方ではエッチングは止まらずにサイドエッチン
グが進む。結果として高濃度のボロンを導入した側はサ
イドエッチングの小さい形状に形成され、低濃度のボロ
ンを導入した側はサイドエッチングの大きな形状に形成
される。その後、再度の熱処理を施すことにより、エッ
チングされた多結晶シリコン膜１０からボロンがＮ型エ
ピタキシャル層３に拡散され、高濃度Ｐ型のグラフトベ
ース領域５が形成される。このとき、低濃度のボロンが
導入された側では高濃度のボロンが導入された側に比較
してグラフトベース領域５の面積が小さくなる。

【００１５】その後、図１のように、窒化膜を気相成長
しかつこれを異方性エッチングすることでオーバハング
部及び側壁部に窒化膜１３を残す。続いて、ボロンのイ
オン注入を行うことにより、１×１０１８／ｃｍ３　程
度のＰ型不純物領域４を開口部内に形成し真性ベース領
域とする。この結果、この真性ベース領域４と低濃度の
ボロンが導入された側のグラフトベース領域５との間に
前記低濃度Ｐ型不純物領域６が残され、これが負荷抵抗
として形成されることになる。この負荷抵抗は前記多結
晶シリコン膜１０を介して多結晶シリコン膜９で形成さ
れる外部ベース層１５に接続される。

【００１６】そして、全面に多結晶シリコン膜１４を形
成してこれに砒素等のＮ型不純物を導入し、かつこの多
結晶シリコン膜を通してＮ型不純物を真性ベース領域４
に拡散することでＮ型エミッタ領域７を形成する。その
上でアルミニウム等のエミッタ電極２３を形成し、図１
の構造が製造される。このようにして２つの外部ベース
層を持ったエミッタの一方の外部ベースに負荷抵抗を接
続したバイポーラ型トランジスタを容易に形成すること
ができる。

【００１７】図４は本発明の第２実施例を示す抵抗負荷
型のバイポーラスタティックＲＡＭの半導体メモリの一
部の断面図であり、図１及び図７と対応する部分には同
一符号を付してある。この実施例においても、第２エミ
ッタ領域７を形成する真性ベース領域４とグラフトベー
ス領域５との間にＰ型低濃度不純物領域６を形成するこ
とで負荷抵抗を形成している。尚、この負荷抵抗に接続
される外部ベース層１５の他端には、白金シリサイド層
１６とＮ型エピタキシャル層３の接合で構成されるショ
ットキーバリアダイオードが形成されていることは言う
までもない。

【００１８】ここで、前記負荷抵抗としてのＰ型低濃度
不純物領域の不純物濃度を１×１０１４／ｃｍ３　から
１×１０１５／ｃｍ３　程度に増大することで、Ｐ型低
濃度不純物領域にはコレクタ電圧によって空乏層が伸び
るようになり、真性ベース領域をドレインとし、コレク
タ即ちＮ型エピタキシャル層をゲートとし、グラフトベ
ース領域をソースとするＰチャネル接合型電界効果トラ
ンジスタが構成されることになる。

【００１９】したがって、このようにＰ型低濃度不純物
領域の不純物濃度を設定することにより、図５に示すよ
うに負荷抵抗の代わりに接合型電界効果トランジスタＴ
１　，Ｔ２　を接続した接合型ＦＥＴ負荷型バイポーラ
スタティックＲＡＭのメモリセルを構成することができ
る。 このメモリセルは、記憶保持状態では一方のトランジス
タＱ１　が動作状態となり、コレクタに保持電流ｉ０　
を流すので、負荷トランジスタのソース・ゲート間のＶ
Ｆによって、このコレクタに接続されている他方のトラ
ンジスタＱ２　のベースが低電位となり、これを非動作
状態に設定する。このため、他方のトランジスタＱ２　
のコレクタ電位は高電位となり、このコレクタに接続さ
れている負荷トランジスタＴ２　のゲートが高電位とな
り、この負荷トランジスタＴ２　は非動作状態となる。 一方、トランジスタＱ２　のベースは低電位となるため
負荷トランジスタＴ１　は動作状態となる。即ち、２つ
のトランジスタＱ１　，Ｑ２　のいずれかのトランジス
タが動作状態であるかにより情報を蓄えることができる
。

【００２０】この実施例においても、負荷抵抗及び負荷
トランジスタを真性ベース領域とグラフトベース領域の
間に形成しているので、バイポーラトランジスタ及び負
荷の全体面積を縮小でき、半導体装置の高集積化に有利
となる。因みに、図７に示した従来の抵抗負荷型のメモ
リセルの面積を例えば、１５μｍ×３２μｍ＝４８０　
μｍ２　としたとき、本発明によれば負荷抵抗を独立し
て設ける必要がないため、メモリセル面積を３８０　μ
ｍ２　に低減することができる。

【００２１】

【発明の効果】以上説明したように本発明は、バイポー
ラトランジスタの真性ベース領域とグラフトベース領域
との間に不純物領域を形成し、これを負荷として構成し
ているので、これらの負荷をバイポーラトランジスタと
独立した平面領域に形成する必要がなく、バイポーラト
ランジスタと負荷の全体面積を縮小でき、半導体装置の
高集積化を実現することができる。したがって、この種
のバイポーラトランジスタをメモリセルに適用したとき
には、メモリの大容量化を容易に実現することができる
。

【図面の簡単な説明】

【図１】本発明の第１実施例の要部の断面図であり、図
２のＡ−Ａ線に相当する拡大断面図である。

【図２】本発明の第１実施例の平面レイアウト図である
。

【図３Ａ】〜

【図３Ｄ】図１の構造を製造する方法を工程順に示す断
面図である。

【図４】本発明の第２実施例の断面図である。

【図５】図４の構造で構成される接合型ＦＥＴ負荷型バ
イポーラスタティックＲＡＭのメモリセルの回路図であ
る。

【図６】一般的な抵抗負荷型バイポーラスタティックＲ
ＡＭのメモリセルの回路図である。

【図７】図６のメモリセルの従来構造の断面図である。

【符号の説明】

１　　Ｐ型シリコン基板 ２　　Ｎ型埋込層 ３　　Ｎ型エピタキシャル層 ４　　真性ベース領域 ５　　グラフトベース領域 ６　　Ｐ型低濃度不純物領域（負荷領域）７　　エミッ
タ領域 １５　　外部ベース層

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　第１導電型のエピタキシャル層の表面
   に第２導電型の真性ベース領域とグラフトベース領域を
   有し、この真性ベース領域にエミッタ領域を形成し、か
   つ前記エピタキシャル層をコレクタとして構成したバイ
   ポーラトランジスタを備える半導体装置において、前記
   真性ベース領域とグラフトベース領域との間にこれらベ
   ース領域の不純物濃度よりも低濃度でエピタキシャル層
   の不純物濃度よりも高濃度の第２導電型不純物領域を設
   け、この第２導電型不純物領域を負荷として構成したこ
   とを特徴とする半導体装置。
2. 【請求項２】　　第２導電型不純物領域をチャネルとし
   、エピタキシャル層をゲートとし、真性ベース領域及び
   グラフトベース領域をソース・ドレインとした接合型電
   界効果トランジスタを構成してなる請求項１の半導体装
   置。