JPH0383372A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH0383372A
JPH0383372A JP1219253A JP21925389A JPH0383372A JP H0383372 A JPH0383372 A JP H0383372A JP 1219253 A JP1219253 A JP 1219253A JP 21925389 A JP21925389 A JP 21925389A JP H0383372 A JPH0383372 A JP H0383372A
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impurity layer
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Hironori Kanda
神田 浩典
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [産業上の利用分野] 本発明は、半導体記憶装置に関し、特に、バイポーラE
CL−RAM型の半導体記憶装置に関する。
[従来の技術] 最近、ECL −RAMの高速化及び大容量化が一段と
進められているが、ECL・RAMにおいては、トラン
ジスタ(以下、Trと記す)負荷型のものが高密度化に
対して有利であることから、特に4にビット以上のEC
L4AMでは、横型pnpTrを負荷としたメモリセル
が多く用いられるようになってきている。このpnpT
r負荷型のメモリセルの回路図を第7図に、その中のT
rQl、Q3部分の従来例の平面図を第8図(a)に、
そのA−A’線断面図を第8図(b)に示す、第7図に
示すように、対になったpnpTrQl、Q2は、フリ
ップ・フロップを構成するインバータの負荷となされ、
対になったnpnTrQ3、Q4は、インバータの駆動
Trであって、フリップ・フロップを構成するためにそ
れぞれのベースとコレクタは互いに交差接続されている
TrQl、Q2のエミッタ電極El、E2はワード線(
トップ)WTに接続され、TrQ3、Q4のエミッタ電
極E4、E6はワード線(ボトム〉WBに接続されてい
る。また、TrQ3のエミッタ電極E3はデータ!!D
に、TrQ4のエミッタ電極E5はデータ線Fに接続さ
れている。
第8図(a)、(b)に示されるように、TrQl、Q
3は、p−型半導体基板1上に形成されており、T r
、Q 3は、p−型半導体基板1上に形成されたn+型
埋め込み層2およびn−型半導体層3をコレクタ領域と
し、p−型不純物層4、第1、第2の01型不純物層5
.6をそれぞれベース領域、エミッタ領域としており、
また、TrQlは、p−型不純物層4およびその中に形
成されたp+型不純物層7、n−型半導体層3、p+型
不純物層8gをそれぞれコレクタ領域、ベース領域、エ
ミッタ領域としている。
TrQlおよびT r Q 3は、酸化1g110およ
びポリシリコン9からなる分離領域によって他の素子か
ら分離されている。半導体基板表面には、nゝ型埋め込
み層2にコレクタ引き出し領域を介して接続されるコレ
クタtic3、p11型不純物8g、第1、第2の01
型不純物層5.6と接触するエミッタ1c8jiE1、
E3、E4およUp” 型不純物層7と接触するベース
電極B3が形成されている。
[発明が解決しようとする課題] 上述した従来の横型pnpTrを負荷とするTr負荷型
メモリセルを用いたバイポーラECL・RAMは、集積
度及び消費電力の点では優れているものの、ショットキ
ー障壁ダイオードによって負荷を切り替える抵抗負荷型
のメモリセルを用いたものに比べ、高速性能の点、特に
メモリセルの書き込み性能で劣っていた。ショットキー
障壁ダイオードを用いた抵抗負荷型メモリセルでは、ア
クセス時に負荷を切り替えて大電流が流れ易くしている
のに対しTr負荷型ではこのような切り替えはなされな
いからである。
Tr負荷型のメモリセルにおいては、横型pnpTrの
エミッタ接地電流増幅率βが大きいとオン側の縦型np
nTrQ3のベース電流IBが大きくなり、飽和度が高
くなるため、書き込みパルス幅を大きくしなければなら
ない、従って、書き込みの高速化のためには、横型pn
pTrQ1、Q3の利得βを小さくする必要がある。こ
れを達成するために、横型pnpTrのベース幅を大き
くしたり、ベースへの注入効率を落す等の対策がなされ
ている。
ところが、書き込み性能を良くするために、pnpTr
の利得βを小さくすると、保持動作が不安定となる。従
って、横npnTrのβを書き込み動作時、即ち、大電
流流入時(コレクタ電流が数mA)に小さくし、保持動
作時、即ち、小電流流入時〈コレクタ電流が数10μA
〉で大きくすることができれば書き込みを高速に行うこ
とができ、かつ安定した保持動作が可能なメモリセルが
実現できる。しかしながら、第8図に示される従来構造
のpnp負荷用Trのβは、第3図に破線で示すように
、上述の傾向が多少はみられるものの、基本的には利得
βの下限が最小電流域のβで制限されるので、書き込み
動作の高速化を達成することは不可能なことであった。
[課題を解決するための手段] 本発明の半導体記憶装置は、縦型npn)ランジスタを
駆動トランジスタとし横型pnp)ランジスタを負荷ト
ランジスタとするメモリセルを有するものであって、横
型pnp)ランジスタのエミッタ領域はエミッタ電極が
らそのコレクタ領域へ向って延びた部分を有しており、
その延びた部分は少なくともその一部において他の部分
より(さ当りの抵抗値が高くなされている。
[実施例〕 次に、本発明の実施例について図面を参照しズ説明する
第1図(a>は、本発明の第1の実施例を承り平面図で
あり、第1図(b)は、そのA−A’ 1断面図である
。第1図(a)、(b)において、第8図に示す従来例
と共通する部分には同一の1照番号が付されているので
重複した説明は省略するが、この実施例においては、横
型pnpトランジスタのエミッタ領域であるp+型不純
物層8aは、このトランジスタのコレクタ領域であるp
=型不純物層4へ向って延びた、平面形状がT字足の突
出部分を有している。そして、エミッタtaE1は、p
+型不純物層8aのp−型不純物層4から遠隔した部分
に設けられている。
次に、第2図(a>、(b)を参照して、こC実施例の
製造方法について説明する。まず、第2m (a)に示
すように、結晶軸<111>に垂碗な表面を有し、直径
5インチ、比抵抗10Ω口のシリコンからなるp−型半
導体基板1上にn+型埋め込み層2を形成し、その上に
比抵抗5Ω値のn−型半導体層3を厚さ1μmにエピタ
キシャル成長させた半導体基体を準備する。そしてn−
型半導体層3上に厚さ0.5μmの窒化シリコン膜11
を成長させ、レジストM12を塗布し、露光現像する1
次に、第2区(b )に示すように、レジスト[12を
マスクにしてp−型半導体基板1に達するまで、選択的
にエツチングして幅1μmの溝を形成し、横型pnpT
rQ1と縦型npnTrQ3とを形成する領域を他の領
域から分離する。窒化シリコン膜11を除去して、10
00℃で10+熱酸化して厚さ400nmの酸化シリコ
ンIn!10を形成する。続いて、p−型のポリシリコ
ン9で上述の溝を全て埋設する0表面をほぼ平坦にした
後、酸化シリコンM10を開孔し、そこから高濃度のn
型不純物を熱拡散し、n3型埋め込み層2に達するn+
型のコレクタ引き出し領域13を形成する。そして、レ
ジスト膜をマスクとしてボロンを選択的にイオン注入し
て、p−型不純物層4.4′を形成する。これらの層の
層抵抗は約1500Ω/口に設定する。p−型不純物層
4.4′の間のn−型半導体層3がpnpTrのベース
領域となる。p″型不純物層4′の最大幅は従来のpn
pTrのエミッタ領域と同一だが、利得βを調整するた
めに中間で幅が狭められている。また、長さは、従来の
pnpTrのエミッタ領域より幾分長くなされている。
次に、第2図(b)に示すように、p−型不純物層4.
4′にそれぞれ選択的に高濃度のボロン拡散を行ないp
+型不純物層7、p+型不純物層8aを形成する。続い
て、ρ−型不純物層4内に選択的に高濃度にn型不純物
の拡散を行ない、第1、第2のn1型不純物層5.6を
形成する。第1図(b)では便宜上、この状態で酸化シ
リコン膜10に開孔し、AIを被着してエミッタ電極E
1、E3、E4、ベース電極B3、コレクタ電極C3を
形成した状態を図示しであるが、実際には第7図の回路
を構成するために、第1層AI配線形成工程1層間絶縁
膜形成工程、開孔工程、第2層Ajl配線形成工程等の
各工程を経て、本実施例のメモリセルは製造される。
次に、この実施例の横型pnpTrの利得βについて説
明する。第1図(a)に示す、p“型不純物層8aの各
部の寸法をfl=4.1μm、IJ =(lx :W+
 ==1.5μm、WJ =wg =4μmとし、この
不純物層の層抵抗ρSをρs ” 330/口とすると
、不純物層8aのエミッタE1からみた抵抗値Rは、 R=7:11  < (l l/w+ )+ (JJ’
/WJ)+(JX /WX ) ) +Rc =330 ((4,1/1.5)+ (1,5/4)+
 (1,5/4)) +50 =1200Ω となる(但し、Rcはコンタクト抵抗)。
まず、コレクタ電流Ic=25μAの低電流域での利得
β^を求めてみる。p+型不純物層8aの左端の電位V
Aは、ρ11型不純物8aのエミッタ[aiElと接触
している部分の電位を基準として、 VA=1200X0.025=30mVとなる。pnp
Trのベース・エミッタ間順方向電圧V2を800mV
とすれば、p4型不純物層8aの中心部から左側にある
全ての領域がらのホール注入が行なわれ得る。このとき
のベース幅WaA!、tl:)−型不純物層4、p″″
型不純物層8aの間隔にほぼ等しい、ここで、p+型不
純物層8aとn−型半導体層3の抵抗率およびそれらの
領域内の少数キャリアの拡散長をそれぞれρE、ρB、
Lg 、L!+とすれば、低電流領域に於けるpnpT
rの電流増幅率β、は、 β^k ((1:)FLWBA) / (ρB Ll!
 ) +(w B^” )/ (2L+1 ” ))−
’と表わされ、Li =Lm =4μm、ρE/ρB=
0.1、wa^=2μmとすれば、βA=5.7となる
。尚、縦方向の寄生pnpTrは伝達効率が極めて小さ
いので、考慮する必要はない。
次に、高電流域(Ic=1.5mA)での横型pnpT
rQ1の電流増幅率βBを求めてみる。
エミッタ電流がIE =1.5mAのとき、この電流が
、p1型不純物層内を左側に向って流れるとすれば、こ
の領域の左端の電圧VBは、Vm =1200x1.5
=1800mVとなる。従って、VFを約800mVと
すれば、エミッタとして動作するのはp+型不純物層8
aの右側の部分に限定され、エミッタから注入されるホ
ールの大半はエミッタ電極E1の直下から放出され、p
−型不純物層4の直下に到達する。この距離がベース幅
W0である。一部のホールはn“型埋め込み層2を経由
するが、その量は極めて小さい、高電流領域に於いて、
ベース導電変調や再結合の効果でβは1/kに低下する
とすれば、高電流領域に於けるpnpTrの電流増幅率
βBは、 β@た1/k + (ρt Was) / (ρaLg
)+(Waa” ) / (2Ls 2) l −1と
表わされ、WBB= 6 μm 、k = l Qとす
れば、βB=0.08となる。従って、高電流域での電
流増幅率βSは、従来のものに比べ(0,0815,7
)X100=1.4%まで小さくできてpnpTr負荷
型メモリセルの書き込み性能は飛躍的に向上する。
第3図に、本実施例のβの電流依存特性曲線を実線で、
また、従来例のβのそれを破線で示す。
なお、Inはメモリセルの保持電流、Iwは書き込み電
流である。
第4図は、本発明の第2の実施例を示す平面図である0
本実施例では、pnp横型Trのエミッタ領域であるp
+型不純物層8bが、平面的にみてエミッタを極E1近
傍のエミッタ領域とこの領域からコレクタ電極(B3〉
側へ向って棒状に延びるエミッタ領域とによって構成さ
れており、そしてこの棒状のエミッタ領域の3辺を一定
の間隔でコレクタ領域が取り囲む形状となっている。
第5図は、本発明の第3の実施例を示す平面図である0
本実施例では、エミッタ領域であるp1型不純物層8C
がコレクタ領域側に向って連続的に狭くなり、それを一
定の間隔でコレクタ領域が囲む形状となっている。
第6図は、本発明の第4の実施例を示す平面図である8
本実施例では、横型pnpTrのエミッタ領域は、エミ
ッタ電極直下のp+型不純物層8d、コレクタ領域と対
向する部分のp+型不純物層8eおよびこれら2つの不
純物層に挟まれたp−型不純物層8fによって構成され
ている。
なお、以上の実施例では駆動Trがnpn型で負荷Tr
がpnp型であったが、これらの導電型を逆にしても本
発明が同様の効果を奏することは明らかなことである。
[発明の効果] 以上説明したように、本発明は、負荷である横型バイポ
ーラTrのエミッタ領域をエミッタ電極近傍のエミッタ
領域とこの領域からコレクタ領域側へ向って延びるエミ
ッタ領域によって構成し、そしてコレクタ領域側へ延び
る部分においては少なくとも一部分は抵抗値が高くなさ
れたものであるので、本発明によれば、エミッタ領域と
して動作しうる部分が、エミッタ電流の大小によって自
動的に変わり、電流増幅率βを高電流域で小、低電流域
で大に設定できる。したがって、本発明によれば、抵抗
負荷型のECL −RAMの書き込み動作を高速化する
ことができるとともに定常時においてメモリセルの保持
動作を安定化させることができる。
【図面の簡単な説明】 第1図(a)は、本発明の第1の実施例を示す平面図、
第1図(b)はそのA−A’線断面図、第2図(a>、
(b)は、本発明の第1の実施例の製造方法を説明する
ための工程順に配列した半導体チップの断面図、第3図
は、本発明の第1の実施例および従来例の動作特性図、
第4図乃至第6図は、それぞれ本発明の第2乃至第4の
実施例を示す平面図、第7図は、pnpTr負荷型メモ
リセルの回路図、第8図(a)は、従来例を示す平面図
、第8図(b)は、そのA−A’線断面図である。 1・・・p−型半導体基板、  2・・・n+型埋め込
み層、  3・・・n−型半導体層、  4・・・ρ−
型不純物層、  5・・・第1のn1型不純物層、6・
・・第2のn+型不純物層、  7・・・p11型不純
物、  8a〜8e、8g・・・p11型不純物、8f
・・・p−型不純物層、  9・・・ポリシリコン、1
0・・・酸化シリコン膜、  11・・・窒化シリコン
膜、   12・・・レジスト膜、   13・・・コ
レクタ引き出し領域、  B1、B2・・・pnpTr
のベース電極、  B3・・・n p n T rのベ
ース電極、C1,C2・−pnpTrのコレクタ電極、
C3−−−n p n T rのコレクタ電極i、  
  D、rf−・・データ線、  El、B2−pnp
Trのエミッタ電極、  E3〜E6・・・npnTr
のエミッタ電極、  Ql、Q2−=pnpTr、  
 Q3、Q4・・・npnTr、   WT・・・ワー
ド電(トップ)、  WB・・・ワード線(ボトム)。

Claims (1)

    【特許請求の範囲】
  1. 半導体基板上に形成された第1導電型の第1および第2
    の半導体領域と、前記第1および第2の半導体領域の表
    面領域内にそれぞれ形成された第2導電型の第3および
    第4の半導体領域と、前記第1および第2の半導体領域
    の表面領域内にそれぞれ前記第3または第4の半導体領
    域とは隔離されて形成された第2導電型の第5および第
    6の半導体領域と、前記第3の半導体領域の表面領域内
    に形成された第1導電型の第7および第8の半導体領域
    と、前記第4の半導体領域の表面領域内に形成された第
    1導電型の第9および第10の半導体領域と、前記第1
    の半導体領域と前記第4の半導体領域とを接続する第1
    の接続導体と、前記第2の半導体領域と前記第3の半導
    体領域とを接続する第2の接続導体とを具備する半導体
    記憶装置において、前記第5および第6の半導体領域は
    該第5または第6の半導体領域に形成された電極と接触
    する部分から第3または第4の半導体領域へ向って延び
    た部分を有しておりかつ該延びた部分において少なくと
    も一部分は他の部分より長さ当りの抵抗値が高められて
    いることを特徴とする半導体記憶装置。
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