JPH0383372A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体記憶装置に関し、特に、バイポーラＥ
ＣＬ−ＲＡＭ型の半導体記憶装置に関する。

［従来の技術］ 最近、ＥＣＬ　−ＲＡＭの高速化及び大容量化が一段と
進められているが、ＥＣＬ・ＲＡＭにおいては、トラン
ジスタ（以下、Ｔｒと記す）負荷型のものが高密度化に
対して有利であることから、特に４にビット以上のＥＣ
Ｌ４ＡＭでは、横型ｐｎｐＴｒを負荷としたメモリセル
が多く用いられるようになってきている。このｐｎｐＴ
ｒ負荷型のメモリセルの回路図を第７図に、その中のＴ
ｒＱｌ、Ｑ３部分の従来例の平面図を第８図（ａ）に、
そのＡ−Ａ’線断面図を第８図（ｂ）に示す、第７図に
示すように、対になったｐｎｐＴｒＱｌ、Ｑ２は、フリ
ップ・フロップを構成するインバータの負荷となされ、
対になったｎｐｎＴｒＱ３、Ｑ４は、インバータの駆動
Ｔｒであって、フリップ・フロップを構成するためにそ
れぞれのベースとコレクタは互いに交差接続されている
。

ＴｒＱｌ、Ｑ２のエミッタ電極Ｅｌ、Ｅ２はワード線（
トップ）ＷＴに接続され、ＴｒＱ３、Ｑ４のエミッタ電
極Ｅ４、Ｅ６はワード線（ボトム〉ＷＢに接続されてい
る。また、ＴｒＱ３のエミッタ電極Ｅ３はデータ！！Ｄ
に、ＴｒＱ４のエミッタ電極Ｅ５はデータ線Ｆに接続さ
れている。

第８図（ａ）、（ｂ）に示されるように、ＴｒＱｌ、Ｑ
３は、ｐ−型半導体基板１上に形成されており、Ｔ　ｒ
、Ｑ　３は、ｐ−型半導体基板１上に形成されたｎ＋型
埋め込み層２およびｎ−型半導体層３をコレクタ領域と
し、ｐ−型不純物層４、第１、第２の０１型不純物層５
．６をそれぞれベース領域、エミッタ領域としており、
また、ＴｒＱｌは、ｐ−型不純物層４およびその中に形
成されたｐ＋型不純物層７、ｎ−型半導体層３、ｐ＋型
不純物層８ｇをそれぞれコレクタ領域、ベース領域、エ
ミッタ領域としている。

ＴｒＱｌおよびＴ　ｒ　Ｑ　３は、酸化１ｇ１１０およ
びポリシリコン９からなる分離領域によって他の素子か
ら分離されている。半導体基板表面には、ｎゝ型埋め込
み層２にコレクタ引き出し領域を介して接続されるコレ
クタｔｉｃ３、ｐ１１型不純物８ｇ、第１、第２の０１
型不純物層５．６と接触するエミッタ１ｃ８ｊｉＥ１、
Ｅ３、Ｅ４およＵｐ”　型不純物層７と接触するベース
電極Ｂ３が形成されている。

［発明が解決しようとする課題］ 上述した従来の横型ｐｎｐＴｒを負荷とするＴｒ負荷型
メモリセルを用いたバイポーラＥＣＬ・ＲＡＭは、集積
度及び消費電力の点では優れているものの、ショットキ
ー障壁ダイオードによって負荷を切り替える抵抗負荷型
のメモリセルを用いたものに比べ、高速性能の点、特に
メモリセルの書き込み性能で劣っていた。ショットキー
障壁ダイオードを用いた抵抗負荷型メモリセルでは、ア
クセス時に負荷を切り替えて大電流が流れ易くしている
のに対しＴｒ負荷型ではこのような切り替えはなされな
いからである。

Ｔｒ負荷型のメモリセルにおいては、横型ｐｎｐＴｒの
エミッタ接地電流増幅率βが大きいとオン側の縦型ｎｐ
ｎＴｒＱ３のベース電流ＩＢが大きくなり、飽和度が高
くなるため、書き込みパルス幅を大きくしなければなら
ない、従って、書き込みの高速化のためには、横型ｐｎ
ｐＴｒＱ１、Ｑ３の利得βを小さくする必要がある。こ
れを達成するために、横型ｐｎｐＴｒのベース幅を大き
くしたり、ベースへの注入効率を落す等の対策がなされ
ている。

ところが、書き込み性能を良くするために、ｐｎｐＴｒ
の利得βを小さくすると、保持動作が不安定となる。従
って、横ｎｐｎＴｒのβを書き込み動作時、即ち、大電
流流入時（コレクタ電流が数ｍＡ）に小さくし、保持動
作時、即ち、小電流流入時〈コレクタ電流が数１０μＡ
〉で大きくすることができれば書き込みを高速に行うこ
とができ、かつ安定した保持動作が可能なメモリセルが
実現できる。しかしながら、第８図に示される従来構造
のｐｎｐ負荷用Ｔｒのβは、第３図に破線で示すように
、上述の傾向が多少はみられるものの、基本的には利得
βの下限が最小電流域のβで制限されるので、書き込み
動作の高速化を達成することは不可能なことであった。

［課題を解決するための手段］ 本発明の半導体記憶装置は、縦型ｎｐｎ）ランジスタを
駆動トランジスタとし横型ｐｎｐ）ランジスタを負荷ト
ランジスタとするメモリセルを有するものであって、横
型ｐｎｐ）ランジスタのエミッタ領域はエミッタ電極が
らそのコレクタ領域へ向って延びた部分を有しており、
その延びた部分は少なくともその一部において他の部分
より（さ当りの抵抗値が高くなされている。

［実施例〕 次に、本発明の実施例について図面を参照しズ説明する
。

第１図（ａ＞は、本発明の第１の実施例を承り平面図で
あり、第１図（ｂ）は、そのＡ−Ａ’　１断面図である
。第１図（ａ）、（ｂ）において、第８図に示す従来例
と共通する部分には同一の１照番号が付されているので
重複した説明は省略するが、この実施例においては、横
型ｐｎｐトランジスタのエミッタ領域であるｐ＋型不純
物層８ａは、このトランジスタのコレクタ領域であるｐ
＝型不純物層４へ向って延びた、平面形状がＴ字足の突
出部分を有している。そして、エミッタｔａＥ１は、ｐ
＋型不純物層８ａのｐ−型不純物層４から遠隔した部分
に設けられている。

次に、第２図（ａ＞、（ｂ）を参照して、こＣ実施例の
製造方法について説明する。まず、第２ｍ　（ａ）に示
すように、結晶軸＜１１１＞に垂碗な表面を有し、直径
５インチ、比抵抗１０Ω口のシリコンからなるｐ−型半
導体基板１上にｎ＋型埋め込み層２を形成し、その上に
比抵抗５Ω値のｎ−型半導体層３を厚さ１μｍにエピタ
キシャル成長させた半導体基体を準備する。そしてｎ−
型半導体層３上に厚さ０．５μｍの窒化シリコン膜１１
を成長させ、レジストＭ１２を塗布し、露光現像する１
次に、第２区（ｂ　）に示すように、レジスト［１２を
マスクにしてｐ−型半導体基板１に達するまで、選択的
にエツチングして幅１μｍの溝を形成し、横型ｐｎｐＴ
ｒＱ１と縦型ｎｐｎＴｒＱ３とを形成する領域を他の領
域から分離する。窒化シリコン膜１１を除去して、１０
００℃で１０＋熱酸化して厚さ４００ｎｍの酸化シリコ
ンＩｎ！１０を形成する。続いて、ｐ−型のポリシリコ
ン９で上述の溝を全て埋設する０表面をほぼ平坦にした
後、酸化シリコンＭ１０を開孔し、そこから高濃度のｎ
型不純物を熱拡散し、ｎ３型埋め込み層２に達するｎ＋
型のコレクタ引き出し領域１３を形成する。そして、レ
ジスト膜をマスクとしてボロンを選択的にイオン注入し
て、ｐ−型不純物層４．４′を形成する。これらの層の
層抵抗は約１５００Ω／口に設定する。ｐ−型不純物層
４．４′の間のｎ−型半導体層３がｐｎｐＴｒのベース
領域となる。ｐ″型不純物層４′の最大幅は従来のｐｎ
ｐＴｒのエミッタ領域と同一だが、利得βを調整するた
めに中間で幅が狭められている。また、長さは、従来の
ｐｎｐＴｒのエミッタ領域より幾分長くなされている。

次に、第２図（ｂ）に示すように、ｐ−型不純物層４．
４′にそれぞれ選択的に高濃度のボロン拡散を行ないｐ
＋型不純物層７、ｐ＋型不純物層８ａを形成する。続い
て、ρ−型不純物層４内に選択的に高濃度にｎ型不純物
の拡散を行ない、第１、第２のｎ１型不純物層５．６を
形成する。第１図（ｂ）では便宜上、この状態で酸化シ
リコン膜１０に開孔し、ＡＩを被着してエミッタ電極Ｅ
１、Ｅ３、Ｅ４、ベース電極Ｂ３、コレクタ電極Ｃ３を
形成した状態を図示しであるが、実際には第７図の回路
を構成するために、第１層ＡＩ配線形成工程１層間絶縁
膜形成工程、開孔工程、第２層Ａｊｌ配線形成工程等の
各工程を経て、本実施例のメモリセルは製造される。

次に、この実施例の横型ｐｎｐＴｒの利得βについて説
明する。第１図（ａ）に示す、ｐ“型不純物層８ａの各
部の寸法をｆｌ＝４．１μｍ、ＩＪ　＝（ｌｘ　：Ｗ＋
　＝＝１．５μｍ、ＷＪ　＝ｗｇ　＝４μｍとし、この
不純物層の層抵抗ρＳをρｓ　”　３３０／口とすると
、不純物層８ａのエミッタＥ１からみた抵抗値Ｒは、 Ｒ＝７：１１　　＜　（ｌ　ｌ／ｗ＋　）＋　（ＪＪ’
／ＷＪ）＋（ＪＸ　／ＷＸ　）　）　＋Ｒｃ ＝３３０　（（４，１／１．５）＋　（１，５／４）＋
　（１，５／４））　＋５０ ＝１２００Ω となる（但し、Ｒｃはコンタクト抵抗）。

まず、コレクタ電流Ｉｃ＝２５μＡの低電流域での利得
β＾を求めてみる。ｐ＋型不純物層８ａの左端の電位Ｖ
Ａは、ρ１１型不純物８ａのエミッタ［ａｉＥｌと接触
している部分の電位を基準として、 ＶＡ＝１２００Ｘ０．０２５＝３０ｍＶとなる。ｐｎｐ
Ｔｒのベース・エミッタ間順方向電圧Ｖ２を８００ｍＶ
とすれば、ｐ４型不純物層８ａの中心部から左側にある
全ての領域がらのホール注入が行なわれ得る。このとき
のベース幅ＷａＡ！、ｔｌ：）−型不純物層４、ｐ″″
型不純物層８ａの間隔にほぼ等しい、ここで、ｐ＋型不
純物層８ａとｎ−型半導体層３の抵抗率およびそれらの
領域内の少数キャリアの拡散長をそれぞれρＥ、ρＢ、
Ｌｇ　、Ｌ！＋とすれば、低電流領域に於けるｐｎｐＴ
ｒの電流増幅率β、は、 β＾ｋ　（（１：）ＦＬＷＢＡ）　／　（ρＢ　Ｌｌ！
　）　＋（ｗ　Ｂ＾”　）／　（２Ｌ＋１　”　））−
’と表わされ、Ｌｉ　＝Ｌｍ　＝４μｍ、ρＥ／ρＢ＝
０．１、ｗａ＾＝２μｍとすれば、βＡ＝５．７となる
。尚、縦方向の寄生ｐｎｐＴｒは伝達効率が極めて小さ
いので、考慮する必要はない。

次に、高電流域（Ｉｃ＝１．５ｍＡ）での横型ｐｎｐＴ
ｒＱ１の電流増幅率βＢを求めてみる。

エミッタ電流がＩＥ　＝１．５ｍＡのとき、この電流が
、ｐ１型不純物層内を左側に向って流れるとすれば、こ
の領域の左端の電圧ＶＢは、Ｖｍ　＝１２００ｘ１．５
＝１８００ｍＶとなる。従って、ＶＦを約８００ｍＶと
すれば、エミッタとして動作するのはｐ＋型不純物層８
ａの右側の部分に限定され、エミッタから注入されるホ
ールの大半はエミッタ電極Ｅ１の直下から放出され、ｐ
−型不純物層４の直下に到達する。この距離がベース幅
Ｗ０である。一部のホールはｎ“型埋め込み層２を経由
するが、その量は極めて小さい、高電流領域に於いて、
ベース導電変調や再結合の効果でβは１／ｋに低下する
とすれば、高電流領域に於けるｐｎｐＴｒの電流増幅率
βＢは、 β＠た１／ｋ　＋　（ρｔ　Ｗａｓ）　／　（ρａＬｇ
）＋（Ｗａａ”　）　／　（２Ｌｓ　２）　ｌ　−１と
表わされ、ＷＢＢ＝　６　μｍ　、ｋ　＝　ｌ　Ｑとす
れば、βＢ＝０．０８となる。従って、高電流域での電
流増幅率βＳは、従来のものに比べ（０，０８１５，７
）Ｘ１００＝１．４％まで小さくできてｐｎｐＴｒ負荷
型メモリセルの書き込み性能は飛躍的に向上する。

第３図に、本実施例のβの電流依存特性曲線を実線で、
また、従来例のβのそれを破線で示す。

なお、Ｉｎはメモリセルの保持電流、Ｉｗは書き込み電
流である。

第４図は、本発明の第２の実施例を示す平面図である０
本実施例では、ｐｎｐ横型Ｔｒのエミッタ領域であるｐ
＋型不純物層８ｂが、平面的にみてエミッタを極Ｅ１近
傍のエミッタ領域とこの領域からコレクタ電極（Ｂ３〉
側へ向って棒状に延びるエミッタ領域とによって構成さ
れており、そしてこの棒状のエミッタ領域の３辺を一定
の間隔でコレクタ領域が取り囲む形状となっている。

第５図は、本発明の第３の実施例を示す平面図である０
本実施例では、エミッタ領域であるｐ１型不純物層８Ｃ
がコレクタ領域側に向って連続的に狭くなり、それを一
定の間隔でコレクタ領域が囲む形状となっている。

第６図は、本発明の第４の実施例を示す平面図である８
本実施例では、横型ｐｎｐＴｒのエミッタ領域は、エミ
ッタ電極直下のｐ＋型不純物層８ｄ、コレクタ領域と対
向する部分のｐ＋型不純物層８ｅおよびこれら２つの不
純物層に挟まれたｐ−型不純物層８ｆによって構成され
ている。

なお、以上の実施例では駆動Ｔｒがｎｐｎ型で負荷Ｔｒ
がｐｎｐ型であったが、これらの導電型を逆にしても本
発明が同様の効果を奏することは明らかなことである。

［発明の効果］ 以上説明したように、本発明は、負荷である横型バイポ
ーラＴｒのエミッタ領域をエミッタ電極近傍のエミッタ
領域とこの領域からコレクタ領域側へ向って延びるエミ
ッタ領域によって構成し、そしてコレクタ領域側へ延び
る部分においては少なくとも一部分は抵抗値が高くなさ
れたものであるので、本発明によれば、エミッタ領域と
して動作しうる部分が、エミッタ電流の大小によって自
動的に変わり、電流増幅率βを高電流域で小、低電流域
で大に設定できる。したがって、本発明によれば、抵抗
負荷型のＥＣＬ　−ＲＡＭの書き込み動作を高速化する
ことができるとともに定常時においてメモリセルの保持
動作を安定化させることができる。

【図面の簡単な説明】 第１図（ａ）は、本発明の第１の実施例を示す平面図、
第１図（ｂ）はそのＡ−Ａ’線断面図、第２図（ａ＞、
（ｂ）は、本発明の第１の実施例の製造方法を説明する
ための工程順に配列した半導体チップの断面図、第３図
は、本発明の第１の実施例および従来例の動作特性図、
第４図乃至第６図は、それぞれ本発明の第２乃至第４の
実施例を示す平面図、第７図は、ｐｎｐＴｒ負荷型メモ
リセルの回路図、第８図（ａ）は、従来例を示す平面図
、第８図（ｂ）は、そのＡ−Ａ’線断面図である。 １・・・ｐ−型半導体基板、　　２・・・ｎ＋型埋め込
み層、　　３・・・ｎ−型半導体層、　　４・・・ρ−
型不純物層、　　５・・・第１のｎ１型不純物層、６・
・・第２のｎ＋型不純物層、　　７・・・ｐ１１型不純
物、　　８ａ〜８ｅ、８ｇ・・・ｐ１１型不純物、８ｆ
・・・ｐ−型不純物層、　　９・・・ポリシリコン、１
０・・・酸化シリコン膜、　　１１・・・窒化シリコン
膜、　　　１２・・・レジスト膜、　　　１３・・・コ
レクタ引き出し領域、　　Ｂ１、Ｂ２・・・ｐｎｐＴｒ
のベース電極、　　Ｂ３・・・ｎ　ｐ　ｎ　Ｔ　ｒのベ
ース電極、Ｃ１，Ｃ２・−ｐｎｐＴｒのコレクタ電極、
Ｃ３−−−ｎ　ｐ　ｎ　Ｔ　ｒのコレクタ電極ｉ、　　
　　Ｄ、ｒｆ−・・データ線、　　Ｅｌ、Ｂ２−ｐｎｐ
Ｔｒのエミッタ電極、　　Ｅ３〜Ｅ６・・・ｎｐｎＴｒ
のエミッタ電極、　　Ｑｌ、Ｑ２−＝ｐｎｐＴｒ、　　
　Ｑ３、Ｑ４・・・ｎｐｎＴｒ、　　　ＷＴ・・・ワー
ド電（トップ）、　　ＷＢ・・・ワード線（ボトム）。

Claims (1)

【特許請求の範囲】
1. 半導体基板上に形成された第１導電型の第１および第２
   の半導体領域と、前記第１および第２の半導体領域の表
   面領域内にそれぞれ形成された第２導電型の第３および
   第４の半導体領域と、前記第１および第２の半導体領域
   の表面領域内にそれぞれ前記第３または第４の半導体領
   域とは隔離されて形成された第２導電型の第５および第
   ６の半導体領域と、前記第３の半導体領域の表面領域内
   に形成された第１導電型の第７および第８の半導体領域
   と、前記第４の半導体領域の表面領域内に形成された第
   １導電型の第９および第１０の半導体領域と、前記第１
   の半導体領域と前記第４の半導体領域とを接続する第１
   の接続導体と、前記第２の半導体領域と前記第３の半導
   体領域とを接続する第２の接続導体とを具備する半導体
   記憶装置において、前記第５および第６の半導体領域は
   該第５または第６の半導体領域に形成された電極と接触
   する部分から第３または第４の半導体領域へ向って延び
   た部分を有しておりかつ該延びた部分において少なくと
   も一部分は他の部分より長さ当りの抵抗値が高められて
   いることを特徴とする半導体記憶装置。