JPH0383374A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体記憶装置に関し、特に、バイポーラトラ
ンジスタを用いたフリップ・フロップをメモリセルとす
る半導体記憶装置に関する。

［従来の技術］ バイポーラトランジスタを用いたＳＲＡＭにおいては、
低消費電力で高集積化に適した横型でｐｎｐ型のトラン
ジスタ（以下、Ｔｒと記す）を負荷とするメモリセルが
多く用いられている。この種横型ｐｎｐＴｒを負荷とす
るメモリセルの回路図を第４図に、その中のＴｒＱｌと
Ｑ３の平面図を第５図（ａ＞に、その断面図を第５図（
ｂ）に示す、第４図において、対になった横型ｐｎｐＴ
ｒＱｌ、Ｑ２をフリップ・フロップを構成するインバー
タの負荷とし、インバータの駆動ＴｒであるｎｐｎＴｒ
Ｑ３、Ｑ４は、インバータを構成するためにそのベース
とコレクタとが互いに交差接続されている。また、横型
ｐｎｐＴｒＱ１．Ｑ２のエミッタ電極Ｅ１およびＥ２は
ワード線ＷＴに接続され、ｎ　ｐ　ｎ　Ｔ　ｒ　Ｑ　３
、Ｑ４のエミッタ電極Ｅ４およびＥ６はワード線ＷＢに
、また、ＴｒＱ３、Ｑ４のエミッタ電極Ｅ３、Ｅ４は、
それぞれデータ線り、ｆｆに接続されている。

第５図（ａ）、（ｂ）には、第４図に示したメモリセル
の片側分、Ｑｌ、Ｑ３　（以後、半セルと記す）につい
て示しである。第５図（ａ）、（ｂ）において、１はｐ
−型半導体基板、２はｎ″型埋め込み層、３はｎ−型半
導体層、４はｐ−型拡散層、５．６はｎ”型拡散層、７
．８はそれぞれｐ１型拡散層、９はｎ＋型型数散層１０
はシリコン酸化膜、１１は多結晶シリコン層である。ま
たＣ３、Ｂ３、Ｅ３、Ｅ４はそれぞれＴｒＱ３のコレク
タ電極、ベース電極、エミッタ電極であり、ＥｌはＴｒ
Ｑｌのエミッタ電極である。

第５図（ａ）、（ｂ）において、ｐ＋型型数散層８ｎ−
型半導体領域３、ｐ−型拡散層４が、それぞれ横型ｐｎ
ｐＴｒＱ１のエミッタ領域、ベース領域、コレクタ領域
を構成しており、また、ｎ−型半導体領域３およびｎ＋
型埋め込み層２が縦型ｎｐｎＴｒＱ３のコレクタ領域を
、ｐ−型拡散層４がＴｒＱ３のベース領域を、ｎ＋型型
数散層５よび６がＴｒＱ３のマルチエミッタを構成して
いる。メモリセルの半セルＱ１、Ｑ３は、シリコン酸化
膜１０および多結晶シリコン！ｆｊ１１によって構成さ
れる分離領域とｐ−型半導体基板１とによって他の素子
から分離されている。

［発明が解決しようとする課題］ 上述した従来の横型ρｎｐＴｒ負荷型メモリセルを用い
た半導体記憶装置は、オン状態の半セルにおいてＴｒは
飽和状態で動作し、ｎｐｎＴｒのコレクターベース間の
接合が順方向にバイアスされている。また１回路の動作
上保持状態では、ＴｒＱｌ、Ｑ３がオン状態であるとす
ると、エミッタ電極Ｅ４からは保持電流が引かれており
、データ線りに接続されるエミッタ電極Ｅ３には、ノイ
ズマージンを確保するために逆バイアスが印加されてい
る。その結果、逆バイアスされているエミッタがコレク
タとして動作し、電流を吸い込むことになる。従って、
従来例には回路電流が無効に消費されるという欠点があ
った。

［課題を解決するための手段］ 本発明の半導体記憶装置は、半導体基板上に、縦型Ｔｒ
のコレクタと横型Ｔｒのベースを共有した複合型Ｔｒを
対で形威し、前記縦型Ｔｒのコレクタとベースをそれぞ
れ対の縦型Ｔｒのベースとコレクタに交差接続したもの
であって、各縦型Ｔｒのベース領域またはコレクタ領域
には再結合性の高い領域が付設されている。

［実施例］ 次に、本発明の実施例について図面を参照して説明する
。

第１図（ａ）は、本発明の第１の実施例を示す平面図で
あり、第１図（ｂ）は、そのＡ−Ａ’線断面図である。

第１図において、第５図に図示された従来例と共通する
部分には同一の参照番号が付されているので重複する説
明は省略する０本実施例の従来例と相違する点は、縦型
ＴｒＱ３のベース領域であるｐ−型拡散層上のデータ線
りに接続されるエミッタ電極Ｅ３の近くにｐ−型多結晶
シリコン層１２が設けられている点である。

次に、本発明の第１の実施例の製造方法について第２図
（ａ）〜（ｆ）を参照して説明する。まず、第２図（ａ
）に示すように、結晶軸〈１１１〉に垂直な表面を有し
比抵抗１０Ω０のｐ−型半導体基板１上にｎ＋型埋め込
み層２を形成し、その上に比抵抗５Ω０のｎ″型型半体
体層３厚さ１μｍにエピタキシャル成長させて半導体基
体を形成する。その表面に、厚さ０．５μｍの窒化シリ
コン膜１３を成長させ、レジスト膜１４を塗布した後、
これを露光、現像する。次に、第２図（ｂ）に示すよう
に、レジスト膜１４をマスクにしてｐ−型半導体基板１
に達するまで選択的にエツチングして幅１μｍの分Ｍ渭
１５を形成する。

窒化シリコンｗＡ１３を除去した後、１０００℃１０分
で熱酸化し、厚さ０．４μｍのシリコン酸化膜１０を形
成する０次いで、ｐ−型多結晶シリコンで上述した分Ｍ
清を埋設し、その高さが半導体表面とほぼ同一になるよ
うにして多結晶シリコン層１１を形成する〔第２図（ｃ
））。

次に、レジスト膜をマスクとしてＢイオンを注入してｐ
−型拡散層４を形成し、次いで、レジスト膜をマスクと
してＢイオンを注入してｐ＋型拡散ＪＩ７．８を形成す
る〔第２図（ｄ））。

次に、レジスト膜１６をマスクとしてＰイオンを注入し
てｎ′型型数散層９形成する〔第２図（ｅ〉）、続いて
、ｐ−型拡散層４上のシリコン酸化膜１０を選択的に除
去しｐ−型多結晶シリコンを堆積させ、これをバターニ
ングしてエミッタ電ｉＥ３、Ｅ４、ｐ−型多結晶シリコ
ン層１２を形成する０次いで、エミッタ電極Ｅ３．８４
部分の多結晶シリコンにＡｓをイオン注入し、その後、
熱処理することにより、ｎ＋型拡散Ｎ５．６を形成する
とともに損傷の回復を図る〔第２図（ｆ）〕０次に、そ
の他の電極位置にコンタクトホールをあけ、他の電極を
形成して第１図に示す装置を得る。

次に、第１図を参照して、この実施例装置の動作を説明
する。ＴｒＱｌ、Ｑ３がオン状態では、コレクタ領域（
半導体層２．３．９）、ベース領域（拡散層４．７〉間
は順方向にバイアスされるため、少数キャリアの注入が
生じている。特に不純物濃度の比較的低い領域３．４は
少数キャリアの密度が高い０本実施例では、ベース領域
であるｐ−型拡散層４のエミッタ電極Ｅ３の近くにはｐ
−型多結晶シリコン層１２による高再結合領域が形成さ
れているので、この部分で少数キャリアの再結合が生じ
、この部分の近傍において少数キャリアの濃度は低下す
る。その結果、逆バイアスが印加されているエミッタ電
［ｉＥ３によって吸い込まれるキャリア数は減少し、不
要な消費電力は削減される。

なお、再結合の速度は、多結晶シリコン層１２の面積や
その直下の不純物濃度を制御することにより適切な値に
設定できるも２のである。

第３図（ａ）は、本発明の第２の実施例を示す平面図で
あり、第３図（ｂ）は、そのＡ−Ａ’線断面図である。

この実施例では、先の実施例で用いられた多結晶シリコ
ンに替えてシリサイド層１７が用いられており、そして
、この高再結合領域はベース電極Ｂ３と一体的に形成さ
れている。したがって、この実施例では、ベース電極形
成工程中に高再結合領域を形成できるので、製造工程数
の増加を避けることができる。

なお、以上の実施例では、高再結合性領域をｐ〜型型数
散層４は別個の領域として形成していたが、これに替え
て、拡散層４内のエミッタ電！！３寄りの一部の領域に
再結合性を高める材料をドープするようにしてもよい。

また、実施例では高再結合性領域をベース領域に設ける
ものであったが、これをコレクタ領域に設けるようにし
ても、あるいはコレクタ、ベース領域の双方に設けるよ
うにしてもよい。

コレクタ領域に高再結合性領域を設ける場合、例えば、
コレクタ電極Ｃ３をシリサイド層によって形成し該電極
の一部が、ｐ−型拡散層４寄りのｎ−型半導体層３にか
かるようにすればよい。

［発明の効果］ 以上説明したように、本発明は、ＳＲＡＭの駆動Ｔｒで
ある縦型ｎｐｎＴｒのコレクタ領域および／またはベー
ス領域の一部に、高再結合率の領域を設けたものである
ので、本発明によれば、ｎｐｎＴｒのコレクターベース
間の接合が順バイアスされた場合に、前記高再結合率領
域において少数キャリアの再結合が生じ、その結果、ベ
ース領域内の少数キャリアの濃度は低減され、ｎｐｎＴ
ｒの２つのエミッタの内、逆バイアスされているものが
コレクタとして動作した場合の電流の吸い込みが減少し
、回Ｉ！Ｉ電流が無効に消費されるのを防ぐことができ
る。

【図面の簡単な説明】

第１図（ａ）は本発明の第１の実施例を示す平面図、第
１図（ｂ）はそのＡ−Ａ’線断面図、第２図（ａ）〜（
ｆ）は、第１の実施例の製造工程を順に示した半導体チ
ップの断面図、第３図（ａ）は本発明の第２の実施例を
示す平面図、第３図（ｂ）はそのＡ−Ａ’線断面図、第
４図はｐｎｐ負荷型メモリセルの回路図、第５図（ａ）
は従来例を示す平面図、第５図（ｂ）はそのＡ−Ａ’線
断面図である。 １・・・ｐ−型半導体基板、　　２・・・ｎ＋型埋め込
み層、　　３・・・ｎ−型半導体層、　　４・・・ｐ−
型拡散層、　　５．６．９・・・ｎ１型拡散層、７．８
・・・ｐ＋型型数散層　　１０・・・シリコン酸化膜、
　　　１１・・・多結晶シリコン層、　　　　１２・・
・ｐ−型多結晶シリコン層、　　１３・・・窒化シリコ
ン膜、　　　１４．１６・・・レジスト膜、　　　１５
・・・分離溝、　　１７・・・シリサイド層。

Claims (1)

【特許請求の範囲】
1. 半導体基板上に設けられた第１導電型の第１および第２
   の半導体領域と、前記第１および第２の半導体領域の表
   面領域内にそれぞれ形成された第２導電型の第３および
   第４の半導体領域と、前記第１および第２の半導体領域
   の表面領域内にそれぞれ前記第３または第４の半導体領
   域とは隔離されて形成された第２導電型の第５および第
   ６の半導体領域と、前記第３の半導体領域の表面領域内
   に形成された第１導電型の第７および第８の半導体領域
   と、前記第４の半導体領域の表面領域内に形成された第
   １導電型の第９および第１０の半導体領域と、前記第１
   の半導体領域と前記第４の半導体領域とを接続する第１
   の接続導体と、前記第２の半導体領域と前記第３の半導
   体領域とを接続する第２の接続導体とを具備する半導体
   記憶装置において、前記第１および第２の半導体領域ま
   たは前記第３および第４の半導体領域には再結合が発生
   し易い領域が設けられていることを特徴とする半導体記
   憶装置。