JPH022669A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕・ 本発明は、半導体記憶装置に関し、特に接合破壊型のプ
ログラム可能な読出し専用記憶素子を含む半導体記憶装
置に関する。

〔従来の技術〕

プログラム可能な読出し専用記憶素子（以下ＦＲＯＭと
いう）は、その用途からみて特に記憶容量の高密度化と
確実なプログラムが望まれている。

第５図は従来の接合破壊型ＰＲＯＭの一例の断面図であ
る。

Ｐ型シリコン基板１にＮ型埋込層２を形成し、Ｎ型エピ
タキシャル層３を堆積し、エピタキシャル層３にＰ型ベ
ース領域４及びＮ型エミッタ領域５を順次設ける。この
間に、二つのＰＮ接合８゜９が形成される。書込みに当
っては、背中合せに接続されたＰＮ接合８．９に過電流
（ｉｉ込電電流を流し込むことにより、逆方向にバイア
スされたＰＮ接合９を破壊し、順方向のＰＮ接合８のみ
を残すことにより情報を書込む。

〔発明が解決しようとする課題〕

上述した従来の接合破壊型ＰＲＯＭは、エミッタの開口
表面が平坦であるため書込電流がエミッタ表面全体に分
散してしまい接合破壊を起させるために大きな電流を必
要とする。それ故、書込時にかかる電圧が大きく、書込
電流の漏れを起さないようにするため、それ以上の耐圧
が素子に要求されている。そのため、素子間のマージン
を狭くしたり、エピタキシャル層の膜厚を薄くしたりす
ることができなく、高集積化が困難になるという欠点が
ある。

また、書込み電流が分散することから、書込みスパイク
の方向が定まらず、ベース・エミッタ接合とコレクタ・
ベース接合との間の距離が最も短かい方向に向かう可能
性を持つ。そのため、書込スパイクがベース・エミッタ
接合を破壊した後コレクタ・ベース接合をも壊してコレ
クタ・ベース接合の耐圧を低下させて、その後の書込み
において電流漏れが起り、書込めなくなったり、書込み
不足になり、書込み歩留りを悪化させ品質を悪くすると
いう欠点がある。

〔課題を解決するための手段〕

本発明は、半導体基板の一生面に設けられた複数の一導
電型コレクタ領域と、前記コレクタ領域内にそれぞれ一
列に複数個設けられた逆導電型ベース領域と、該ベース
領域内に設けられた一導電型エミッタ領域とから成るト
ランジスタを有する半導体記憶装置において、前記エミ
ッタ領域の全表面または一部の表面が前記ベース領域の
表面より窪ませることによって構成される。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の第１の実施例の断面図である。

Ｐ型シリコン基板１にＮ型埋込層２を設けた後、Ｎ型エ
ピタキシャルＮ３を成長させる。表面にシリコン酸化膜
を設け、開口し、Ｐ型拡散を行ってＰ型ベース領域４を
形成する。再びシリコン酸化膜６を設ける。リソグラフ
ィ技術によりシリコン酸化膜６の開口と同時に、その下
のシリコン基板表面を１００〜２００ｎｍの深さまでエ
ツチングして、エミッタ開口表面１０及び窪みの角１１
を形成する。次に、多結晶シリコン層１２を堆積し、こ
の多結晶シリコン層１２を介してリンまたは砒素等のＮ
型不純物を拡散してＮ型エミッタ領域５を形成する。こ
のようにして、エミッタ領域５を形成すると、窪みの角
１１の部分のベース・エミッタ接合の曲率が小さくなり
、電界集中がし易くなる。その後、ＡＪ？を堆積して、
多結晶シリコン層１２と同時にパターニングしてＡＪ７
電極７を形成する。

このように、Ｎ型エミッタ領域５の開口表面１０がＰ型
ベース領域４の表面より窪んだ構造にすると、この部分
でのベース・エミッタ接合の曲率も小さくなる。そのた
め、書込電流は電界の集中し易い窪みの角１１に集中し
、比較的小さな書込電流（本発明では５０ｍＡ、従来で
は７０ｍＡ）でベース・エミッタ接゛合を破壊でき、な
おかつ、書込みスパイクの方向も電流の集中して流れた
方向へ向かうため、第２図に示すように、表面に対して
外側におよそ４５°の角度でスパイクされる。この方向
ではコレクタ・ベース接合８とベース・エミッタ接合９
との間の距離が長く、書込みスパイクがベース・エミッ
タ接合９を破壊した後、コレクタ・ベース接合８をも壊
わして、コレクタ・ベース接合の耐圧を低下させること
がなくなる。そのため、書込電流を小さくでき、なおか
つコレクタ・ベース接合の耐圧を劣化させないため、高
集積化が容易になり書込歩留り及び信頼性を高くするこ
とができる。

第３図は本発明の第２の実施例の断面図である。

第１の実施例と同様にＰ型ベース領域４を形成した後、
ホトレジストをマスクにしてシリコン酸化膜６を弗酸な
とで等方性エツチングし、その後、プラズマ法などの異
方性エツチングによりその下のシリコン表面を１００〜
２００ｎｍの深さまでエツチングして、エミッタ開口表
面１０および窪みの角１１を形成する。その後、第１の
実施例と同様の作業を行って、Ｎ型エミッタ領域５およ
びＡｔ？電極７を形成する。

このようにすると、エミッタ開口部が２段となるため、
段差が緩和され、電極を形成するＡｌのステップ・カバ
レッジがより良くなり（５０％→７０％）半導体記憶装
置の信頼性が向上するという効果が得られる。

第４図は本発明の第３の実施例の断面図である。

この実施例は、エピタキシャル層３を成長させた後で、
Ｐ型ベース領域４を形成する前に、シリコン酸化膜６及
びその下のシリコン表面をエツチングして窪みを形成す
る。このようにすると、エミッタ直下のベース・コレク
タ接合がより深くなる。このため、メモリセル自身の電
流増幅率βが小さくなり、ラッヂアップによる書込電流
の漏れに強くなり、書込歩留りを向上させるという効果
が得られる。

〔発明の効果〕

以上説明したように、本発明は、接合破壊型ＰＲＯＭの
エミッタ開口表面を周囲のベース表面より窪ませて、窪
みの周囲に角を形成することにより、書込電流をこの窪
みの角に集中させ、より小さな書込電流でベース・エミ
ッタ接合を破壊でき、なおかつ書込スパイクの方向を表
面に対して、外側におよそ４５°の角度でスパイクし、
コレクタ・ベース接合の耐圧の劣化を防止することがで
きるため、高集積化が容易になり、書込み歩留り及び信
頼性を高くすることのできる半導体記憶装置を得ること
ができる効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例の断面図、第２図は本発
明の接合破壊型ＦＲＯＭ素子を書込んだときの書込みス
パイクの方向を示す断面図、第３図及び第４図はそれぞ
れ本発明の第２及び３の実施例の断面図、第５図は従来
の接合破壊型ＰＲＯＭの断面図である。 １・・・Ｐ型シリコン基板、２・・・Ｎ型埋込層、３・
・・Ｎ型エピタキシャル層、４・・・Ｐ型ベース領域、
５・・・Ｎ型エミッタ領域、６・・・シリコン酸化膜、
７・・・Ａｅ電極、８・・・コレクタ・ベース接合、９
・・・ベース・エミッタ接合、１０・・・エミッタ開口
表面、１１・・・窪みの角、１２・・・多結晶シリコン
層、１３・・・書込スパイクの角度。 ／／、？みの角 ＼；ニ 第　ｊ　図 月　２　図 第 ｊ 図

Claims (1)

【特許請求の範囲】
1. 　半導体基板の一主面に設けられた複数の一導電型コレ
   クタ領域と、前記コレクタ領域内にそれぞれ一列に複数
   個設けられた逆導電型ベース領域と、該ベース領域内に
   設けられた一導電型エミッタ領域とから成るトランジス
   タを有する半導体記憶装置において、前記エミッタ領域
   の全表面または一部の表面が前記ベース領域の表面より
   窪んでいることを特徴とする半導体記憶装置。