JPH06260598A - 抵抗内蔵型トランジスタ - Google Patents
抵抗内蔵型トランジスタInfo
- Publication number
- JPH06260598A JPH06260598A JP4677293A JP4677293A JPH06260598A JP H06260598 A JPH06260598 A JP H06260598A JP 4677293 A JP4677293 A JP 4677293A JP 4677293 A JP4677293 A JP 4677293A JP H06260598 A JPH06260598 A JP H06260598A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- transistor
- collector
- base layer
- resistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Bipolar Transistors (AREA)
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 抵抗内蔵型トランジスタの内部抵抗とコレク
タ間の絶縁膜破壊を防止し、ＰＮ接合での逆耐圧を向上
して静電気の印加に対しても破壊しにくい抵抗内蔵型ト
ランジスタを提供する。 【構成】 半導体ウエハ１上にエピタキシャル成長によ
りコレクタ層２が形成され、その上にさらにエピタキシ
ャル成長によりベース層３が形成され、ベース層３の一
部に拡散によりエミッタ層６が形成されると共に、ベー
ス層上にシリコン酸化膜５を介して抵抗膜11が形成され
る。
タ間の絶縁膜破壊を防止し、ＰＮ接合での逆耐圧を向上
して静電気の印加に対しても破壊しにくい抵抗内蔵型ト
ランジスタを提供する。 【構成】 半導体ウエハ１上にエピタキシャル成長によ
りコレクタ層２が形成され、その上にさらにエピタキシ
ャル成長によりベース層３が形成され、ベース層３の一
部に拡散によりエミッタ層６が形成されると共に、ベー
ス層上にシリコン酸化膜５を介して抵抗膜11が形成され
る。
Description
【０００１】
【産業上の利用分野】本発明は抵抗内蔵型トランジスタ
に関する。さらに詳しくは、二層エピタキシャル構造を
呈し、静電耐量が飛躍的に向上した抵抗内蔵型トランジ
スタに関する。
に関する。さらに詳しくは、二層エピタキシャル構造を
呈し、静電耐量が飛躍的に向上した抵抗内蔵型トランジ
スタに関する。
【０００２】
【従来の技術】従来の抵抗内蔵型トランジスタにおいて
は、図３に示されるように、コレクタを構成するフィー
ルドに不純物の拡散によってベース領域が形成され、ポ
リシリコンなどからなる抵抗膜はフィールド上に絶縁膜
を介して形成されるのが通常である。
は、図３に示されるように、コレクタを構成するフィー
ルドに不純物の拡散によってベース領域が形成され、ポ
リシリコンなどからなる抵抗膜はフィールド上に絶縁膜
を介して形成されるのが通常である。
【０００３】すなわち、たとえばシリコン基板を用いた
ＮＰＮ型トランジスタについていえば、図３中に51で示
されるＮ+ 型シリコン基板の主面上に、コレクタ層52と
なるＮ型層がエピタキシャル成長させられており、コレ
クタ層52の上面にシリコン酸化膜53が形成され、パター
ニングされた部分のコレクタ層52の上面に不純物の拡散
によってベース層54が形成されている。さらに、ベース
層54の上面にシリコン酸化膜が形成され、開口部が設け
られて不純物の拡散によってエミッタ層55が形成されて
いる。そしてアルミニウム蒸着によって各電極56、56
ａ、56ｂが配線されている。そして、コレクタ層52の上
面に相当する部位に前記シリコン酸化膜53を介してポリ
シリコンなどからなる抵抗膜57が形成され、一端は電極
56ａによりベース層54と接続されている。これは、ベー
ス層54が前述のように拡散により形成されているため面
積が小さく、一方、抵抗膜57は広範囲の領域であるエピ
タキシャル成長されたコレクタ層52上にシリコン酸化膜
53を介して形成される必要があるからである。
ＮＰＮ型トランジスタについていえば、図３中に51で示
されるＮ+ 型シリコン基板の主面上に、コレクタ層52と
なるＮ型層がエピタキシャル成長させられており、コレ
クタ層52の上面にシリコン酸化膜53が形成され、パター
ニングされた部分のコレクタ層52の上面に不純物の拡散
によってベース層54が形成されている。さらに、ベース
層54の上面にシリコン酸化膜が形成され、開口部が設け
られて不純物の拡散によってエミッタ層55が形成されて
いる。そしてアルミニウム蒸着によって各電極56、56
ａ、56ｂが配線されている。そして、コレクタ層52の上
面に相当する部位に前記シリコン酸化膜53を介してポリ
シリコンなどからなる抵抗膜57が形成され、一端は電極
56ａによりベース層54と接続されている。これは、ベー
ス層54が前述のように拡散により形成されているため面
積が小さく、一方、抵抗膜57は広範囲の領域であるエピ
タキシャル成長されたコレクタ層52上にシリコン酸化膜
53を介して形成される必要があるからである。
【０００４】なお、ＰＮＰ型トランジスタであっても抵
抗膜、酸化膜、コレクタ層、ベース層およびエミッタ層
の配置は同様にされている。
抗膜、酸化膜、コレクタ層、ベース層およびエミッタ層
の配置は同様にされている。
【０００５】
【発明が解決しようとする課題】前記従来の抵抗内蔵型
トランジスタにおいては、前記抵抗膜57は、コレクタ層
52とのあいだに約１μｍ程度のシリコン酸化膜53を介在
させただけで対向しているため、抵抗膜57とコレクタ層
52との対向面間に静電気などによって瞬間的に印加され
るサージ電圧などにより容易に静電破壊が発生する。ま
た、サージ電圧などのように瞬間的に印加されないばあ
いには、電子が電極56ａを経てベース領域に達し、逆耐
圧のばあいはＰＮ接合面（ベース層54とコレクタ層52と
のＰＮ接合面）で逆耐圧を保持する必要があり、ＰＮ接
合の面積が小さいと大きな静電気に絶えられないという
問題がある。
トランジスタにおいては、前記抵抗膜57は、コレクタ層
52とのあいだに約１μｍ程度のシリコン酸化膜53を介在
させただけで対向しているため、抵抗膜57とコレクタ層
52との対向面間に静電気などによって瞬間的に印加され
るサージ電圧などにより容易に静電破壊が発生する。ま
た、サージ電圧などのように瞬間的に印加されないばあ
いには、電子が電極56ａを経てベース領域に達し、逆耐
圧のばあいはＰＮ接合面（ベース層54とコレクタ層52と
のＰＮ接合面）で逆耐圧を保持する必要があり、ＰＮ接
合の面積が小さいと大きな静電気に絶えられないという
問題がある。
【０００６】しかも、前述のごとく、抵抗膜57は、ベー
ス層54およびエミッタ層55の電極形成場所には形成でき
ず、離して形成する必要がある（結果的にコレクタ層52
の上面となる）ため、チップの所要面積が大きなものと
なってしまう。
ス層54およびエミッタ層55の電極形成場所には形成でき
ず、離して形成する必要がある（結果的にコレクタ層52
の上面となる）ため、チップの所要面積が大きなものと
なってしまう。
【０００７】本発明は前記問題を解消するためになされ
たものであり、静電耐量が飛躍的に向上し、かつチップ
サイズの縮小化を可能とする抵抗内蔵型トランジスタを
提供することを目的としている。
たものであり、静電耐量が飛躍的に向上し、かつチップ
サイズの縮小化を可能とする抵抗内蔵型トランジスタを
提供することを目的としている。
【０００８】
【課題を解決するための手段】本発明の抵抗内蔵型トラ
ンジスタは、基板の主面上にエピタキシャル成長により
形成されたコレクタ層と、該コレクタ層の上面にエピタ
キシャル成長により形成されたベース層と、該ベース層
の上面の一領域に形成されたエミッタ層と、前記ベース
層の上面に絶縁膜を介して形成された抵抗と、前記ベー
ス層の側部に上面から前記コレクタ層に達するように形
成された側面コレクタ領域とからなることを特徴として
いる。
ンジスタは、基板の主面上にエピタキシャル成長により
形成されたコレクタ層と、該コレクタ層の上面にエピタ
キシャル成長により形成されたベース層と、該ベース層
の上面の一領域に形成されたエミッタ層と、前記ベース
層の上面に絶縁膜を介して形成された抵抗と、前記ベー
ス層の側部に上面から前記コレクタ層に達するように形
成された側面コレクタ領域とからなることを特徴として
いる。
【０００９】
【作用】本発明の抵抗内蔵型トランジスタ（以下、単に
トランジスタという）においては、２層のエピタキシャ
ル層が形成されている。したがってベース層もエピタキ
シャル層で形成されているため広い面積がえられ、該ベ
ース層上に絶縁膜を介して内蔵する抵抗を形成すること
ができる。その結果、内蔵抵抗とコレクタ層との対向面
間距離は、絶縁膜だけが介在する従来のトランジスタに
比較するとベース層の厚さ分増加するので、内蔵抵抗と
コレクタ間にサージ電圧などが印加されてもその耐圧
は、はるかに大きなものとなり、絶縁膜の破壊を防止で
きる。また、サージ電圧でない逆方向電圧が印加された
ばあいには、ＰＮ接合面で逆方向電圧に耐えることにな
るが、ベース層とコレクタ層は広い面積で接合している
ため、広いＰＮ接合面積で負担すればよく、静電気耐量
が大幅に改善される。
トランジスタという）においては、２層のエピタキシャ
ル層が形成されている。したがってベース層もエピタキ
シャル層で形成されているため広い面積がえられ、該ベ
ース層上に絶縁膜を介して内蔵する抵抗を形成すること
ができる。その結果、内蔵抵抗とコレクタ層との対向面
間距離は、絶縁膜だけが介在する従来のトランジスタに
比較するとベース層の厚さ分増加するので、内蔵抵抗と
コレクタ間にサージ電圧などが印加されてもその耐圧
は、はるかに大きなものとなり、絶縁膜の破壊を防止で
きる。また、サージ電圧でない逆方向電圧が印加された
ばあいには、ＰＮ接合面で逆方向電圧に耐えることにな
るが、ベース層とコレクタ層は広い面積で接合している
ため、広いＰＮ接合面積で負担すればよく、静電気耐量
が大幅に改善される。
【００１０】しかも、内蔵抵抗がベース領域上に配置さ
れるため、スペースの無駄がなく、チップ面積の縮小が
可能となる。
れるため、スペースの無駄がなく、チップ面積の縮小が
可能となる。
【００１１】
【実施例】つぎに、添付図面を参照しながら本発明のト
ランジスタを説明する。
ランジスタを説明する。
【００１２】図１は本発明の一実施例にかかるトランジ
スタを製造する手順の一例を示す工程図、図２は図１の
製造工程によって製造された本発明のトランジスタの一
実施例を示す断面図である。
スタを製造する手順の一例を示す工程図、図２は図１の
製造工程によって製造された本発明のトランジスタの一
実施例を示す断面図である。
【００１３】まず、理解を容易にするために、図１を参
照しながら本発明の一実施例にかかるトランジスタの製
法の一例を説明する。
照しながら本発明の一実施例にかかるトランジスタの製
法の一例を説明する。
【００１４】図１中のａ工程において、不純物（リンな
ど）を高濃度にドープした Ｎ+ 型のシリコン単結晶か
らなる半導体基板ウエハ（以下、単にウエハという）１
を準備し、その主面を鏡面に研磨する。
ど）を高濃度にドープした Ｎ+ 型のシリコン単結晶か
らなる半導体基板ウエハ（以下、単にウエハという）１
を準備し、その主面を鏡面に研磨する。
【００１５】ついでｂ工程において、Ｎ+ 型ウエハ１の
主面上にＮ型層をエピタキシャル成長させる。これがコ
レクタ層２となる。その上面に、さらにベース層３とな
るＰ型層をエピタキシャル成長させる。
主面上にＮ型層をエピタキシャル成長させる。これがコ
レクタ層２となる。その上面に、さらにベース層３とな
るＰ型層をエピタキシャル成長させる。
【００１６】ついでｃ工程において、前記ベース層３の
上面の両側から、たとえば熱拡散することにより前記コ
レクタ層２の上面にまで達する側面コレクタ領域４を形
成する。そののち、ＣＶＤ法などにより約１μｍの厚さ
のシリコン酸化膜５を形成する。この拡散領域およびシ
リコン酸化膜の形成は従来行われている周知の方法で行
う。
上面の両側から、たとえば熱拡散することにより前記コ
レクタ層２の上面にまで達する側面コレクタ領域４を形
成する。そののち、ＣＶＤ法などにより約１μｍの厚さ
のシリコン酸化膜５を形成する。この拡散領域およびシ
リコン酸化膜の形成は従来行われている周知の方法で行
う。
【００１７】ｄ工程において、シリコン酸化膜５にエミ
ッタを形成するためのパターニングを施したのち、不純
物（リンなど）を熱拡散させてエミッタ層６となるＮ+
型層を形成し、その上面に再度シリコン酸化膜７を形成
しておく。
ッタを形成するためのパターニングを施したのち、不純
物（リンなど）を熱拡散させてエミッタ層６となるＮ+
型層を形成し、その上面に再度シリコン酸化膜７を形成
しておく。
【００１８】ｅ工程では、シリコン酸化膜５にベースコ
ンタクトを形成するためのパターニングを施したうえ
で、たとえばホウ素を拡散させてベースコンタクト８と
なるＰ+ 型層を形成し、その上面に再度シリコン酸化膜
９を形成しておく。
ンタクトを形成するためのパターニングを施したうえ
で、たとえばホウ素を拡散させてベースコンタクト８と
なるＰ+ 型層を形成し、その上面に再度シリコン酸化膜
９を形成しておく。
【００１９】ｆ工程においては、エッチングにより各コ
ンタクトホール10を形成すると共に、内蔵抵抗となる抵
抗膜11を前記ベース層３上方のシリコン酸化膜５上に形
成する。具体例としては、ＣＶＤ法によりポリシリコン
を堆積し、パターニングし抵抗膜11とする。
ンタクトホール10を形成すると共に、内蔵抵抗となる抵
抗膜11を前記ベース層３上方のシリコン酸化膜５上に形
成する。具体例としては、ＣＶＤ法によりポリシリコン
を堆積し、パターニングし抵抗膜11とする。
【００２０】ついでｇ工程において配線パターニングを
行なう。具体例としては、ウエハ１の主面全面にアルミ
ニウムを真空蒸着したのち、フォトエッチングによって
配線部12を残して不要部を除去する。
行なう。具体例としては、ウエハ１の主面全面にアルミ
ニウムを真空蒸着したのち、フォトエッチングによって
配線部12を残して不要部を除去する。
【００２１】最後にウエハ１の上面にパッシベーション
膜13を施せば、図２に示される抵抗内蔵型トランジスタ
14が完成する。図２から明らかなように本トランジスタ
14においては、抵抗膜11およびその一端側電極15がそれ
ぞれシリコン酸化膜５とベース層３とを介してコレクタ
層２と対向している。そしてベース層３とコレクタ層２
との界面16、すなわちＰＮ接合面の面積が従来（図３参
照）のものよりはるかに広くなっている。
膜13を施せば、図２に示される抵抗内蔵型トランジスタ
14が完成する。図２から明らかなように本トランジスタ
14においては、抵抗膜11およびその一端側電極15がそれ
ぞれシリコン酸化膜５とベース層３とを介してコレクタ
層２と対向している。そしてベース層３とコレクタ層２
との界面16、すなわちＰＮ接合面の面積が従来（図３参
照）のものよりはるかに広くなっている。
【００２２】以上説明した例においては、ウエハ表面に
シリコン酸化膜をＣＶＤ法により形成しているが、ＣＶ
Ｄ法以外の他の方法で形成してもよく、またシリコンチ
ッ化膜など他の絶縁膜でもよい。さらに導電型のＰ型と
Ｎ型は逆になっても同様である。またエピタキシャル成
長や不純物の拡散などは周知の他の方法で行うことがで
きる。また内蔵抵抗はポリシリコンからなる抵抗膜には
限定されない。
シリコン酸化膜をＣＶＤ法により形成しているが、ＣＶ
Ｄ法以外の他の方法で形成してもよく、またシリコンチ
ッ化膜など他の絶縁膜でもよい。さらに導電型のＰ型と
Ｎ型は逆になっても同様である。またエピタキシャル成
長や不純物の拡散などは周知の他の方法で行うことがで
きる。また内蔵抵抗はポリシリコンからなる抵抗膜には
限定されない。
【００２３】このような構成のトランジスタ14において
は、抵抗膜11の一端側電極15とコレクタ層２とのあいだ
に静電気などの高電圧が印加されても、たとえばコレク
タに対して電極15側に正のチャージ、コレクタ側に負の
チャージが印加されたばあいは、ベースとコレクタとの
あいだは順方向となるため、負のチャージはコレクタ層
２からベース層３、ベースコンタクト８および抵抗11を
経由して電極15に流れて中和される。
は、抵抗膜11の一端側電極15とコレクタ層２とのあいだ
に静電気などの高電圧が印加されても、たとえばコレク
タに対して電極15側に正のチャージ、コレクタ側に負の
チャージが印加されたばあいは、ベースとコレクタとの
あいだは順方向となるため、負のチャージはコレクタ層
２からベース層３、ベースコンタクト８および抵抗11を
経由して電極15に流れて中和される。
【００２４】これとは逆に、電極15側に負のチャージ、
コレクタに正のチャージが印加されたばあい、電極15の
負のチャージは抵抗11およびベースコンタクト８を経由
してベース層３に流れ込み、ベース層３とコレクタ層２
との界面16に帯電する。しかしながら、本トランジスタ
14は、前述のごとくベース層３とコレクタ層２とのＰＮ
接合（図中の界面16）の面積がきわめて大きいため、単
位面積当りの帯電量が小さくなり、結果的に静電耐量の
きわめて高いものとなっている。しかも、ベース層３と
同電位の抵抗膜11とコレクタ層２との間隔は、前述のご
とく、シリコン酸化膜５およびベース層３を和した厚さ
となり、かなり厚いため、サージ電圧など瞬間的な高電
圧が印加されたばあいでも、この部分における静電耐量
が飛躍的に向上している。
コレクタに正のチャージが印加されたばあい、電極15の
負のチャージは抵抗11およびベースコンタクト８を経由
してベース層３に流れ込み、ベース層３とコレクタ層２
との界面16に帯電する。しかしながら、本トランジスタ
14は、前述のごとくベース層３とコレクタ層２とのＰＮ
接合（図中の界面16）の面積がきわめて大きいため、単
位面積当りの帯電量が小さくなり、結果的に静電耐量の
きわめて高いものとなっている。しかも、ベース層３と
同電位の抵抗膜11とコレクタ層２との間隔は、前述のご
とく、シリコン酸化膜５およびベース層３を和した厚さ
となり、かなり厚いため、サージ電圧など瞬間的な高電
圧が印加されたばあいでも、この部分における静電耐量
が飛躍的に向上している。
【００２５】本トランジスタは、ベース層３上に絶縁膜
を介して内蔵抵抗を設けているため、チップ面積を縮小
できる。
を介して内蔵抵抗を設けているため、チップ面積を縮小
できる。
【００２６】また、本トランジスタ14において、ベース
層３の不純物濃度をコレクタ層２の不純物濃度より小さ
くすることにより、コレクタ層２の抵抗を下げることが
できる。
層３の不純物濃度をコレクタ層２の不純物濃度より小さ
くすることにより、コレクタ層２の抵抗を下げることが
できる。
【００２７】
【発明の効果】本発明のトランジスタによれば、静電耐
量が大幅に向上するので信頼性の高い、耐久性にすぐれ
た半導体デバイスがえられる。
量が大幅に向上するので信頼性の高い、耐久性にすぐれ
た半導体デバイスがえられる。
【００２８】さらに、無駄なレイアウトを削減すること
によって、チップの縮小化が図れると共に安価なチップ
がえられる。
によって、チップの縮小化が図れると共に安価なチップ
がえられる。
【図１】本発明の一実施例にかかるトランジスタを製造
する手順の一例を示す工程図である。
する手順の一例を示す工程図である。
【図２】図１の製造工程によって製造された本発明のト
ランジスタの一実施例を示す断面図である。
ランジスタの一実施例を示す断面図である。
【図３】従来のトランジスタの一例を示す断面図であ
る。
る。
１ 半導体基板ウエハ ２ コレクタ層 ３ ベース層 ４ 側面コレクタ領域 ５ シリコン酸化膜 ６ エミッタ層 11 抵抗膜 14 トランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/73
Claims (1)
- 【請求項１】 基板の主面上にエピタキシャル成長によ
り形成されたコレクタ層と、該コレクタ層の上面にエピ
タキシャル成長により形成されたベース層と、該ベース
層の上面の一領域に形成されたエミッタ層と、前記ベー
ス層の上面に絶縁膜を介して形成された抵抗と、前記ベ
ース層の側部に上面から前記コレクタ層に達するように
形成された側面コレクタ領域とからなる抵抗内蔵型トラ
ンジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4677293A JP2813518B2 (ja) | 1993-03-08 | 1993-03-08 | 抵抗内蔵型トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4677293A JP2813518B2 (ja) | 1993-03-08 | 1993-03-08 | 抵抗内蔵型トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06260598A true JPH06260598A (ja) | 1994-09-16 |
| JP2813518B2 JP2813518B2 (ja) | 1998-10-22 |
Family
ID=12756624
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4677293A Expired - Fee Related JP2813518B2 (ja) | 1993-03-08 | 1993-03-08 | 抵抗内蔵型トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2813518B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001127167A (ja) * | 1999-10-28 | 2001-05-11 | Mitsumi Electric Co Ltd | 半導体装置 |
| JP2011119780A (ja) * | 2011-03-25 | 2011-06-16 | Mitsumi Electric Co Ltd | 半導体装置 |
-
1993
- 1993-03-08 JP JP4677293A patent/JP2813518B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001127167A (ja) * | 1999-10-28 | 2001-05-11 | Mitsumi Electric Co Ltd | 半導体装置 |
| JP2011119780A (ja) * | 2011-03-25 | 2011-06-16 | Mitsumi Electric Co Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2813518B2 (ja) | 1998-10-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5367189A (en) | Vertical semiconductor device | |
| GB2060252A (en) | Mutually isolated complementary semiconductor elements | |
| US5336632A (en) | Method for manufacturing capacitor and bipolar transistor | |
| JPS6159852A (ja) | 半導体装置の製造方法 | |
| JPH07114210B2 (ja) | 半導体装置の製造方法 | |
| EP0789403B1 (en) | Zener zap diode and method of manufacturing the same | |
| JP2813518B2 (ja) | 抵抗内蔵型トランジスタ | |
| JP3117005B2 (ja) | サージ防護素子の製造方法 | |
| JP3474595B2 (ja) | 半導体装置 | |
| JPH09181335A (ja) | 半導体装置 | |
| JP2000294563A (ja) | ラテラルバイポーラトランジスタ | |
| JP3302742B2 (ja) | 横形ｐｎｐトランジスタの製造方法 | |
| JPH04112564A (ja) | 半導体装置 | |
| JPS61269373A (ja) | 半導体装置 | |
| JP2002222938A (ja) | 半導体装置 | |
| JPH02202032A (ja) | 半導体装置及びその製造方法 | |
| JPH0677237A (ja) | プレーナ型ダイオードの製造方法 | |
| JPS6058634A (ja) | 半導体集積回路装置 | |
| JPH01253272A (ja) | バイポーラトランジスタ | |
| JPS58210659A (ja) | 半導体装置およびその製造方法 | |
| JPS6046820B2 (ja) | 半導体装置の製法 | |
| JPS60103640A (ja) | 半導体装置 | |
| JPS5931860B2 (ja) | 半導体装置 | |
| JPH08330606A (ja) | ツェナーザップダイオードおよびその製造方法 | |
| JPH053200A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |