JPH01268163A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野］ 本発明は、プログラム可能な読出し専用記憶素子を含む
半導体記憶装置に関する。

［従来の技術］ プログラム可能な読出し専用記憶素子（以下、ＰＲＯＭ
という）は、その用途からみて、特に、記憶容量を高密
度化することと、確実にプログラム可能であることが望
まれている。

第５図は、従来の接合破壊型のＰＲＯＭの縦断面図であ
る。このＰＲＯＭは、Ｐ型のシリコン基板２１にＮ型の
埋込層２２を形成し、更にその上にコレクタ領域となる
Ｎ型のエピタキシャル層２３を堆積し、このＮ型エピタ
キシャル層２３の表面側にＰ型のベース領域２４及びＮ
型のエミッタ領域２５を順次形成したものである。これ
によりエピタキシャル層２３とベース領域２４との間に
ＰＮ接合２６が形成され、またベース領域２４とエミッ
タ領域２５との間にＰＮ接合２７が形成される。

これらのＰＮ接合２６．２７の形成位置を覆うと共に、
エミッタ領域２５に整合する位置に開口部２９を有する
シリコン酸化膜２８が形成されている。また、このシリ
コン酸化膜２８上に導電性の多結晶シリコンＭ３０及び
アルミニウム（Ａ℃）膜３１からなる電極３２が形成さ
れており、この電極３２か開口部２つを介してエミッタ
領域２５に電気的に接続されている。

このＰＲＯＭにおいて、書込みを行う場合には、電極３
２に電圧を印加して背中合わせに接続されたＰＮ接合２
６．２７に過電流く書込電流）を流し込む。これにより
、逆方向にバイアスされなＰＮ接合２７が破壊され、順
方向のＰＮ接合２６のみが残存して情報が書込まれる。

［発明が解決しようとする課題］ しかしながら、上述した従来の接合破壊型のＰＲＯＭは
、エミッタ領域２５の開口部２つにおける表面が平坦で
あるため、書込電流がエミッタ領域２５の表面全体に分
散してしまう。このため、接合破壊を起こさせるために
は、大きな電流を必要とする。従って、書込時に印加す
る電圧か大きくするため、書込電流の漏れを起こさない
ようにするなめに、素子にはそれ以上の耐圧が要求され
ている。

このように耐圧を確保する必要上、従来のＰＲＯＭにお
いては、素子間のマージンを狭くしたり、エピタキシャ
ル層２３の膜厚を薄くしたりすることかできす、高集積
化か困難になるという欠点かあった。

また、書込電流が分散することから、書込みスパイクの
方向が定まらず、コレクタ・ベース間のＰＮ接合２６と
ベース・エミッタ間のＩ）Ｎ接合２７との間の距離が最
も短い方向に向う可能性がある。そのため、書込スパイ
クかＰＮ接合２７を破壊した後、ＰＮ接合２６をも破壊
して、ＰＮ接合２６の耐圧を低下させる虞かある。この
ため、その後の書込みを行う場合に電流漏れが起こって
書込みが不能になったり、書込み不足になる結果、書込
みの歩留りか悪化し、品質が低下するという欠点かあっ
た。

本発明はかかる問題点に鑑みてなされたものであって、
より小さな書込電流てベース・エミッタ間のＰＮ接合を
破壊できると共に、コレクタ・ベース間のＰＮ接合の耐
圧の劣化を防止することかでき、高集積化か容易である
と共に、書込みの歩留り及び信頼性が向上した半導体記
憶装置を提供することを目的とする。

［課題を解決するための手段］ 本発明に係る半導体記憶装置は、一導電型の半導体基板
と、この半導体基板の一主面に設けられた逆導電型のコ
レクタ領域と、このコレクタ領域の内部に設けられた一
導電型のベース領域と、このベース領域の内部に設けら
れた逆導電型のエミッタ領域と、前記コレクタ領域上に
設けられると共に前記エミッタ領域に整合させて開口部
が設けられた絶縁膜と、前記開口部を介して前記エミッ
タ領域に電気的に接続される電極部とを備えた半導体記
憶装置において、前記エミッタ領域の前記電極部との接
続面に少なくとも１つの段差部を設けたことを特徴とす
る。

［作用］ 上記構成により、本発明の半導体記憶装置では、電極部
に電圧を印加して書込みをするときに、エミッタ領域表
面における段差部の角部に電界が集中する。従って、よ
り小さな書込電流でベース・エミッタ間のＰＮ接合を破
壊できると共に、書込スパイクの方向を半導体基板の表
面に対して外側に一定の角度で定めることができるため
、コレクタ・ベース間のＰＮ接合の耐圧の劣化を防止す
ることができる。また、書込スパイクの方向も一方に定
めることかできる。

［実施例コ 次に、添付の図面を参照して本発明の実施例について具
体的に説明する。

第１図は本発明の実施例に係る接合破壊型ＰＲ○Ｍの主
要部を示す縦断面図である。

図中、Ｐ型のシリコン基板１にＮ型の埋込層２が設けら
れ、この埋込層２の上にはコレクタ領域となるＮ型のエ
ピタキシャル層３が設けられている。エピタキシャル層
３にはＰ型のベース領域４が設けられると共に、このベ
ース領域４内にＮ型のエミッタ領域５か設けられており
、エピタキシャル層３とベース領域４との間てコレクタ
・ベース間のＰＮ接合６が形成され、また、ベース領域
４とエミッタ領域５との間でベース・エミッタ間のＰＮ
接合７が形成されている。

Ｎ型のエミッタ領域５０表面のＰＮ接合７の一端部を含
む領域には段差部８が形成され、この段差部８を含むシ
リコン基板１の表面にはシリコン酸化膜９が形成されて
いる。このシリコン酸化膜９には上記段差部８の一方の
角部を含むエミッタ領域５に整合させて開口部１０が設
けられている。

また、シリコン酸化膜９上には導電性の多結晶シリコン
膜１１及びアルミニウム（Ａρ）膜１２からなる電極１
３が形成されている。この電極１３の多結晶シリコン膜
１１は開口部１０を介してエミッタ領域５に電気的に接
続されている。ここで、エミッタ領域５の表面には段差
部８が設けられているため、多結晶シリコン膜１１はこ
の段差部８に沿って階段状に形成された状態となってい
る。

このように構成されたＰＲＯＭにおいては、段差部８に
角部があるため、電極１３の多結晶シリコン膜１１とＮ
型エミッタ領域５との間の接続面１４に角部ができる。

従って、電極１３に電圧を印加して書込みを行うときに
この角部に電界が集中し易く、比較的小さな書込電流（
本発明では５０ｍＡ、従来は７０ｍＡ）でベース・エミ
ッタ間のＰＮ接合７を破壊することができる。

また、書込スパイク方向は電流が集中して流れた方向へ
向かうため、第２図にＰＮ接合６，７の近傍を示すよう
に、Ｎ型エピタキシャル層３の表面に対して約４５°の
角度をなしてスパイクされる。これにより、スパイク跡
１５が形成される。

このスパイク方向ではコレクタ・ベース間のＰＮ接合６
とベース・エミッタ間のＰＮ接合７との間の距離が長く
なるため、書込スパイクがＰＮ接合７を破壊した後にＰ
Ｎ接合６をも破壊する虞れが軽減され、ＰＮ接合６の耐
圧の低下を抑制することができる。

従って、このＰＲＯＭにおいては、書込電流を小さくす
ることができると共に、コレクタ・ベース間のＰＮ接合
６の耐圧が劣化しないため、高集積化が容易になると共
に、書込歩留り及び信頼性が向上する。

次に、上記エミッタ領域５の表面に段差部８を形成する
方法を第１図及び第３図を参照して説明する。第３図は
パターン平面図であり、第３図のＸ−Ｘ線に沿う断面図
が第２図となっている。先ず、Ｐ型シリコン基板１上の
Ｎ型エピタキシャル層３内にＰ型のベース領域４を形成
した後、リソグラフィー技術により第３図に示すような
シリコンエツチングパターン１６でＰ型ベース領域４の
表面をエツチングする。なお、エツチングはＲＩＥ　（
Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）等の異方
性エツチングにより行い、１０００乃至２０００人はど
エツチングして段差部８を形成する。その後、全面を酸
化してシリコン酸化膜９を形成し、続いて第３図に示す
ようなエミッタコンタクトパターン１７でシリコン酸化
膜９をエツチングする。

次に、全面に多結晶シリコン膜１１を堆積形成し、この
多結晶シリコンＭ１１を介してＮ型不純物（リンＰ又は
ヒ素Ａｓ）を拡散させることにより、多結晶シリコン膜
１１を導電化すると共に、Ｎ型のエミッタ領域５をＰ型
ベース領域４内に形成する。このようにして、エミッタ
領域５を形成すると、エミッタ領域５の表面の段差部８
の角部に電界集中が生じ易く、書込スパイク方向を定め
ることができる。その後、アルミニウム膜１２を堆積形
成して、多結晶シリコン膜１１と同時にパターニングす
ることにより電極１３を形成する。

このように、エミッタ領域５の表面に段差部８が１つあ
る構造では、書込電流を小さくし、書込スパイクの角度
を定めることができるばかりでなく、書込スパイクの方
向をも一方向に定めることができる。そのため、書込ス
パイクの方向を定めた部分のベース領域４を、このベー
ス領域４の形成時に予め深さ方向及び横方向に広げてお
き、これにより、コレクタ・ベース間のＰＮ接合６の耐
圧劣化をより安全な方向にもっていくことができる。

第４図は本発明の他の実施例に係るＰＲＯＭの縦断面図
である。第４図において、第１図と同一物には同一符号
を付してその説明は省略する。本実施例ではベース領域
を低濃度不純物ベース領域１８と高濃度不純物ベース領
域１９に分けて形成しである。

従来のＰＲＯＭでは、書込み後のスパイク方向が定まっ
ていなかったため、コレクタ　ベース間のＰＮ接合の耐
圧を劣化させないように、ベース領域の不純物濃度を高
くして、ベース領域の接合の深さを深くしていた。その
ため、接合容量か大きくなり、アクセスが遅くなるとい
う欠点を有していた。

これに対して、本実施例のＰＲＯＭでは、エミッタ領域
５の表面の段差部８によって書込み後のスパイク方向が
定まっているため、スパイクする部分のみ高濃度領域に
しておいても、コレクタ・ベース間のＰＮ接合７の耐圧
が劣化する虞れはない。このため、本実施例においては
、高濃度不純物領域１９の面積を小さくして接合容量を
小さくすることができるので、アクセスを速くすること
ができるという利点がある。

なお、上記各実施例においては段差部８を１つ設ける構
成としたが、本発明はこれに限定されるものではなく、
段差部８を複数設ける構成としてもよいことは勿論であ
る。

［発明の効果］ 以上説明したように、本発明に係る半導体記憶装置は、
エミッタ領域の電極部との接続面に段差部を設けるよう
にしたのて、書込み時に段差部の角部に電界か集中し、
より小さな書込電流でベース・エミッタ間のＰＮ接合を
破壊でき、また、書込スパイクの方向を表面に対して外
側に約４５゜の角度とすることがてきるため、コレクタ
・ベース間の接合の耐圧の劣化を防止することかできる
。

更に、書込スパイクの方向も一方向に定めることができ
るため、高集積化か容易になると共に、書込みの歩留り
及び信頼性か向上するという効果を奏する。

【図面の簡単な説明】

第１図は本発明の実施例に係る接合破壊型ＰＲ○Ｍを示
す縦断面図、第２図は第１図のＰ　ＲＯＭにおける書込
スパイクの方向を示す縦断面図、第３図は第１図のＰＲ
ＯＭ素子の製造方法を説明するためのパターン平面図、
第４図は本発明の他の実施例に係る接合破壊型ＰＲＯＭ
を示す縦断面図、第５図は従来の接合破壊型ＰＲＯＭを
示す縦断面図である。 １．２１；Ｐ型シリコン基板、３．２３．Ｎ型エピタキ
シャル層、４，２４．Ｐ型ベース領域、５．２５．Ｎ型
エミッタ領域、６，２６；ＰＮ接合（コレクタ・ベース
接合）、７，２７．ＰＮ接合（ベース・エミッタ接合）
８；段差部、９，２８；シリコン酸化膜、１０；開口部
、１１．多結晶シリコン膜、１３．３１電極、１５；書
込スパイク跡、１８；低濃度不純物ベース領域、１９；
高濃度不純物ベース領域

Claims (1)

【特許請求の範囲】
1. （１）一導電型の半導体基板と、この半導体基板の一主
   面に設けられた逆導電型のコレクタ領域と、このコレク
   タ領域の内部に設けられた一導電型のベース領域と、こ
   のベース領域の内部に設けられた逆導電型のエミッタ領
   域と、前記コレクタ領域上に設けられると共に前記エミ
   ッタ領域に整合させて開口部が設けられた絶縁膜と、前
   記開口部を介して前記エミッタ領域に電気的に接続され
   る電極部とを備えた半導体記憶装置において、前記エミ
   ッタ領域の前記電極部との接続面に少なくとも１つの段
   差部を設けたことを特徴とする半導体記憶装置。