JPS59150471A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS59150471A JPS59150471A JP1400383A JP1400383A JPS59150471A JP S59150471 A JPS59150471 A JP S59150471A JP 1400383 A JP1400383 A JP 1400383A JP 1400383 A JP1400383 A JP 1400383A JP S59150471 A JPS59150471 A JP S59150471A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- junction
- glass
- guard ring
- passivation film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 20
- 239000011521 glass Substances 0.000 claims abstract description 29
- 238000002161 passivation Methods 0.000 claims abstract description 22
- 239000000758 substrate Substances 0.000 claims 5
- 238000004519 manufacturing process Methods 0.000 abstract description 7
- 230000007423 decrease Effects 0.000 abstract description 2
- 239000012528 membrane Substances 0.000 description 3
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 240000003021 Tsuga heterophylla Species 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Bipolar Transistors (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、半導体装Hに係り、特にガード半導体装置
に関する。
に関する。
従来、半導体装置例えはガードリング構造を有する半導
体装置においては、その電気的特性を安定化させるため
に、例えば第1図に示すようなガラスパシベーション構
造が用いられている。すなわち、第1図において、Lは
N 層2 ゛及び8層3 (コレクタ)、2層4
(ベース)、及びN+堆・5 (エミッタ)Kより栖成
されるNPNI−ランジスタであり、このNPN l−
ランジスタJは、2層6,7 (ガードリング)Kよシ
囲まれている。そして、8層3と、p jm 4及びP
)Li6*7のそれぞれの間のPN接合部(空乏層領域
を含む。)の表面K例えばPSG(IJン・ガラス)か
らなるガラスパシベーション膜8が形成され、各PN接
合部への外部からの湿気、不純物等の侵入を防止するよ
うになっている0このガラスパシベーション膜8の幅(
図においてaで示す。)は逆耐圧の保証値により左右さ
れるものであるが、約300〜500μmとなっている
。
体装置においては、その電気的特性を安定化させるため
に、例えば第1図に示すようなガラスパシベーション構
造が用いられている。すなわち、第1図において、Lは
N 層2 ゛及び8層3 (コレクタ)、2層4
(ベース)、及びN+堆・5 (エミッタ)Kより栖成
されるNPNI−ランジスタであり、このNPN l−
ランジスタJは、2層6,7 (ガードリング)Kよシ
囲まれている。そして、8層3と、p jm 4及びP
)Li6*7のそれぞれの間のPN接合部(空乏層領域
を含む。)の表面K例えばPSG(IJン・ガラス)か
らなるガラスパシベーション膜8が形成され、各PN接
合部への外部からの湿気、不純物等の侵入を防止するよ
うになっている0このガラスパシベーション膜8の幅(
図においてaで示す。)は逆耐圧の保証値により左右さ
れるものであるが、約300〜500μmとなっている
。
3上記のように従来の構造においては、ガラスの破損が
生じ易く、製造歩留りの低下の原因となっていた。
生じ易く、製造歩留りの低下の原因となっていた。
この発明1.は上記実情に鑑みてなされたもので、七の
目的は、電気的特性を損うこと々〈ガラスクラック等の
破損を防止でき、製造歩留りを向上きせることのでへる
半導体装ti提供することにある。
目的は、電気的特性を損うこと々〈ガラスクラック等の
破損を防止でき、製造歩留りを向上きせることのでへる
半導体装ti提供することにある。
すなわち、この発BAはガードリング構造を有するガラ
スパシベーション型の半導体装Wにおいて、その表面に
付着形成するガラスパシベーション膜を、少くともガー
ドリング層のPN接合部を含せない内側頭載を除いた領
域に形成すること1てより、カラスパシベーション膜ヲ
ガードリング層の表面領域において分割する構造とする
もので、ガラスパシベーション膜の面積を従来構造に比
べ狭くするものである。
スパシベーション型の半導体装Wにおいて、その表面に
付着形成するガラスパシベーション膜を、少くともガー
ドリング層のPN接合部を含せない内側頭載を除いた領
域に形成すること1てより、カラスパシベーション膜ヲ
ガードリング層の表面領域において分割する構造とする
もので、ガラスパシベーション膜の面積を従来構造に比
べ狭くするものである。
以下、11面を参照してこの発明の一実施例を説明する
。第2図において、N層1ノの表面にはPfft12.
xs(ガードリング)のそれぞれのPN接合部を含まな
い内側頭載(A、Bで示す。)を除き、2層14の外周
部のPN接合部15から2層13の外周部のPN接合部
16にわたってカラスパシベーション膜17が付N形成
されている。
。第2図において、N層1ノの表面にはPfft12.
xs(ガードリング)のそれぞれのPN接合部を含まな
い内側頭載(A、Bで示す。)を除き、2層14の外周
部のPN接合部15から2層13の外周部のPN接合部
16にわたってカラスパシベーション膜17が付N形成
されている。
この構造においては、ガラスパシベーション膜17がP
JfJ12,1.qの各内側領域A、Hの表面部にて分
断されているため、第1図に示した従来構造に比べ、ガ
ラスパシベーション膜J7の面積が大幅に狭くなる。従
って、製造加工工程において、ガラスパシベーション膜
17に機械的、熱的負荷がかかった場合のがラスクラッ
クの発生率が低下する。また、この構造においては、各
PN接合部(空乏層領域を含む0)の界面にはガラスパ
シベーションr莫J 7が伺着形成されているため、電
気的特性が劣化することはない。
JfJ12,1.qの各内側領域A、Hの表面部にて分
断されているため、第1図に示した従来構造に比べ、ガ
ラスパシベーション膜J7の面積が大幅に狭くなる。従
って、製造加工工程において、ガラスパシベーション膜
17に機械的、熱的負荷がかかった場合のがラスクラッ
クの発生率が低下する。また、この構造においては、各
PN接合部(空乏層領域を含む0)の界面にはガラスパ
シベーションr莫J 7が伺着形成されているため、電
気的特性が劣化することはない。
次に、上記構造の製造工程を第3図(a)〜(d)及び
第4図により説明する。第3kl(a)はプレナー型の
選択拡散法により完成した電極形成前のNPN l−ラ
ンジスタHの構造を示すものである。このNPN l−
ランジスタz、xldN Jfj4zz及びN層23
(:I L/ りf) 、P M24 (へ10
、及びN 層25 (エミッタ)にまり桁成されていい
る。このNPNトランジスタLはPMz6.27 (ガ
ードリング)により囲まれ、またその表r7ilKはS
i02 #2 Bが形成されている。
第4図により説明する。第3kl(a)はプレナー型の
選択拡散法により完成した電極形成前のNPN l−ラ
ンジスタHの構造を示すものである。このNPN l−
ランジスタz、xldN Jfj4zz及びN層23
(:I L/ りf) 、P M24 (へ10
、及びN 層25 (エミッタ)にまり桁成されていい
る。このNPNトランジスタLはPMz6.27 (ガ
ードリング)により囲まれ、またその表r7ilKはS
i02 #2 Bが形成されている。
この状態から、第3図(b)に示すようにPEP(Ph
oto Engrafxng Process )を用
い12層26.27のそれぞれのPN接合部を含まない
内仰j領域A、B全除き、2層24の外周部のPN接合
部29から2層27の外周部のPN接合部301での領
域の8102膜28を除去して開孔部31,32.33
を形成する。その後、エツチング液(硝酸十弗酸)にて
上記開孔部31〜33における半導体層を数μm〜数十
μmエツチングし、第3図(c) K示すように溝部3
4.35.36を形成する。しyapる後、第3図(d
) K示すように溝部34〜36K例えばPSG(リン
・ガラス)を付着し、焼成してガラスパシベーション膜
371,372.、?7.を形成する。第4図は上記工
程により形成されたNPNトランジスタの最終構造を示
すもので、38はエミッタ電極、39はベース電極、4
θはコレクタ電極、41はSin、膜である。
oto Engrafxng Process )を用
い12層26.27のそれぞれのPN接合部を含まない
内仰j領域A、B全除き、2層24の外周部のPN接合
部29から2層27の外周部のPN接合部301での領
域の8102膜28を除去して開孔部31,32.33
を形成する。その後、エツチング液(硝酸十弗酸)にて
上記開孔部31〜33における半導体層を数μm〜数十
μmエツチングし、第3図(c) K示すように溝部3
4.35.36を形成する。しyapる後、第3図(d
) K示すように溝部34〜36K例えばPSG(リン
・ガラス)を付着し、焼成してガラスパシベーション膜
371,372.、?7.を形成する。第4図は上記工
程により形成されたNPNトランジスタの最終構造を示
すもので、38はエミッタ電極、39はベース電極、4
θはコレクタ電極、41はSin、膜である。
上記実施例においては、この発明をトランジスタに適用
した例について説明したが、第6図に示すようにサイリ
スタに適用することも可能である。同図において、51
はN層(ベース)52はP層(ベース)、53はN層層
(エミッタ)、54up層(エミツタフ、55はカソー
ド電極、56はゲート電極、57はアノード電極、5B
、59..60,61はそれぞれP層(ガードリング)
、621d 5i02膜、631゜632 g 63
B 、641 g 6421643は分割されたガラス
パシベーション膜を示している。
した例について説明したが、第6図に示すようにサイリ
スタに適用することも可能である。同図において、51
はN層(ベース)52はP層(ベース)、53はN層層
(エミッタ)、54up層(エミツタフ、55はカソー
ド電極、56はゲート電極、57はアノード電極、5B
、59..60,61はそれぞれP層(ガードリング)
、621d 5i02膜、631゜632 g 63
B 、641 g 6421643は分割されたガラス
パシベーション膜を示している。
以上のようにこの発明に、しれば、ガードリング構造を
鳴するガラスパシベーション型の半導体装置において、
電気的特性を損うことなく、ガラスクラック等の破1B
を防止することが可能であり、製造歩留りが向上する。
鳴するガラスパシベーション型の半導体装置において、
電気的特性を損うことなく、ガラスクラック等の破1B
を防止することが可能であり、製造歩留りが向上する。
第1図は従来の半導体装置の構成を示す断面図、第2図
はこの発明の一実施例に係る半導体装置の要部構成を示
す断面図、第3[AI(a)〜(d)は上記装置の製造
工程を示す断面図、第4図は上記工h′により製造され
たNPNトランジヌタの給進を示す断面図、第5図は同
じくサイリスクの構造を示す断面図である。 11・・・N層、12.13・・・P層(ガードリング
)、14・・・P層、15.16・・・PN接合部、1
7・・・ガラスパシベーション膜、互」・・・NPNト
ランジスタ、26.27・・・P層(ガードリング)、
28・・・Sin、膜、371、.97.、、?7sガ
ラスパシベーション膜0 ツ牙゛51
はこの発明の一実施例に係る半導体装置の要部構成を示
す断面図、第3[AI(a)〜(d)は上記装置の製造
工程を示す断面図、第4図は上記工h′により製造され
たNPNトランジヌタの給進を示す断面図、第5図は同
じくサイリスクの構造を示す断面図である。 11・・・N層、12.13・・・P層(ガードリング
)、14・・・P層、15.16・・・PN接合部、1
7・・・ガラスパシベーション膜、互」・・・NPNト
ランジスタ、26.27・・・P層(ガードリング)、
28・・・Sin、膜、371、.97.、、?7sガ
ラスパシベーション膜0 ツ牙゛51
Claims (1)
- 半導体基体と、この半導体基体内に形成された半導体素
子と、この半導体素子を囲むように前記半導体基体内に
形成されたガードリング層と、少くとも前記ガードリン
グ層のPN接合部を含まない内側領域を除き、前記半導
体基体の表面部に設けられたガラスパシベーション欣と
を具備したことを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1400383A JPS59150471A (ja) | 1983-01-31 | 1983-01-31 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1400383A JPS59150471A (ja) | 1983-01-31 | 1983-01-31 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59150471A true JPS59150471A (ja) | 1984-08-28 |
Family
ID=11849034
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1400383A Pending JPS59150471A (ja) | 1983-01-31 | 1983-01-31 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59150471A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6177713B1 (en) * | 1998-07-29 | 2001-01-23 | Mitsubishi Denki Kabushiki Kaisha | Free wheel diode for preventing destruction of a field limiting innermost circumferential layer |
US6605830B1 (en) * | 1999-01-07 | 2003-08-12 | Mitsubishi Denki Kaisha | Power semiconductor device including an IGBT with a MOS transistor as a current suppressing device incorporated therein |
-
1983
- 1983-01-31 JP JP1400383A patent/JPS59150471A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6177713B1 (en) * | 1998-07-29 | 2001-01-23 | Mitsubishi Denki Kabushiki Kaisha | Free wheel diode for preventing destruction of a field limiting innermost circumferential layer |
US6605830B1 (en) * | 1999-01-07 | 2003-08-12 | Mitsubishi Denki Kaisha | Power semiconductor device including an IGBT with a MOS transistor as a current suppressing device incorporated therein |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4179794A (en) | Process of manufacturing semiconductor devices | |
JPH05175537A (ja) | フォトダイオードアレイおよびその製造法 | |
US4524376A (en) | Corrugated semiconductor device | |
US4040084A (en) | Semiconductor device having high blocking voltage with peripheral circular groove | |
JP2005183891A (ja) | 双方向ブロック型プレーナデバイスの構造と製法 | |
JPS59150471A (ja) | 半導体装置 | |
JPS6246534A (ja) | ガラス被覆半導体チツプの製造方法 | |
JPS584815B2 (ja) | 半導体装置の製造方法 | |
JPH01262654A (ja) | 半導体装置 | |
JPS613469A (ja) | 双方向性ツエナ−ダイオ−ド | |
JPH01272151A (ja) | ガードリングを有する半導体素子及びその製造方法 | |
JPS61253830A (ja) | 半導体装置の製造方法 | |
JPH03165541A (ja) | 半導体装置の製造方法 | |
JPS62105427A (ja) | ガラス被覆半導体チツプの製造方法 | |
JPS6038889A (ja) | 半導体装置およびその製造方法 | |
JPS6126267A (ja) | 双方向性ツエナ−ダイオ−ド | |
JP3070705B2 (ja) | 半導体装置 | |
JPS5951150B2 (ja) | 逆メサ型半導体装置の製法 | |
JPH06260598A (ja) | 抵抗内蔵型トランジスタ | |
JPH0191463A (ja) | 高耐圧半導体素子及びその製造方法 | |
JPH01143273A (ja) | アノード共通ダイオード | |
JPS5936433B2 (ja) | サイリスタの製造方法 | |
JPS59100563A (ja) | メサ型半導体装置の製造方法 | |
JPH02202032A (ja) | 半導体装置及びその製造方法 | |
JPH05243502A (ja) | 集積回路 |