JPS59150471A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS59150471A JPS59150471A JP1400383A JP1400383A JPS59150471A JP S59150471 A JPS59150471 A JP S59150471A JP 1400383 A JP1400383 A JP 1400383A JP 1400383 A JP1400383 A JP 1400383A JP S59150471 A JPS59150471 A JP S59150471A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- junction
- glass
- guard ring
- passivation film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 239000011521 glass Substances 0.000 claims abstract description 29
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Bipolar Transistors (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、半導体装Ｈに係り、特にガード半導体装置
に関する。
に関する。
従来、半導体装置例えはガードリング構造を有する半導
体装置においては、その電気的特性を安定化させるため
に、例えば第１図に示すようなガラスパシベーション構
造が用いられている。すなわち、第１図において、Ｌは
Ｎ 層２ ゛及び８層３ （コレクタ）、２層４
（ベース）、及びＮ＋堆・５ （エミッタ）Ｋより栖成
されるＮＰＮＩ−ランジスタであり、このＮＰＮ ｌ−
ランジスタＪは、２層６，７ （ガードリング）Ｋよシ
囲まれている。そして、８層３と、ｐ ｊｍ ４及びＰ
）Ｌｉ６＊７のそれぞれの間のＰＮ接合部（空乏層領域
を含む。）の表面Ｋ例えばＰＳＧ（ＩＪン・ガラス）か
らなるガラスパシベーション膜８が形成され、各ＰＮ接
合部への外部からの湿気、不純物等の侵入を防止するよ
うになっている０このガラスパシベーション膜８の幅（
図においてａで示す。）は逆耐圧の保証値により左右さ
れるものであるが、約３００〜５００μｍとなっている
。
体装置においては、その電気的特性を安定化させるため
に、例えば第１図に示すようなガラスパシベーション構
造が用いられている。すなわち、第１図において、Ｌは
Ｎ 層２ ゛及び８層３ （コレクタ）、２層４
（ベース）、及びＮ＋堆・５ （エミッタ）Ｋより栖成
されるＮＰＮＩ−ランジスタであり、このＮＰＮ ｌ−
ランジスタＪは、２層６，７ （ガードリング）Ｋよシ
囲まれている。そして、８層３と、ｐ ｊｍ ４及びＰ
）Ｌｉ６＊７のそれぞれの間のＰＮ接合部（空乏層領域
を含む。）の表面Ｋ例えばＰＳＧ（ＩＪン・ガラス）か
らなるガラスパシベーション膜８が形成され、各ＰＮ接
合部への外部からの湿気、不純物等の侵入を防止するよ
うになっている０このガラスパシベーション膜８の幅（
図においてａで示す。）は逆耐圧の保証値により左右さ
れるものであるが、約３００〜５００μｍとなっている
。
３上記のように従来の構造においては、ガラスの破損が
生じ易く、製造歩留りの低下の原因となっていた。
生じ易く、製造歩留りの低下の原因となっていた。
この発明１．は上記実情に鑑みてなされたもので、七の
目的は、電気的特性を損うこと々〈ガラスクラック等の
破損を防止でき、製造歩留りを向上きせることのでへる
半導体装ｔｉ提供することにある。
目的は、電気的特性を損うこと々〈ガラスクラック等の
破損を防止でき、製造歩留りを向上きせることのでへる
半導体装ｔｉ提供することにある。
すなわち、この発ＢＡはガードリング構造を有するガラ
スパシベーション型の半導体装Ｗにおいて、その表面に
付着形成するガラスパシベーション膜を、少くともガー
ドリング層のＰＮ接合部を含せない内側頭載を除いた領
域に形成すること１てより、カラスパシベーション膜ヲ
ガードリング層の表面領域において分割する構造とする
もので、ガラスパシベーション膜の面積を従来構造に比
べ狭くするものである。
スパシベーション型の半導体装Ｗにおいて、その表面に
付着形成するガラスパシベーション膜を、少くともガー
ドリング層のＰＮ接合部を含せない内側頭載を除いた領
域に形成すること１てより、カラスパシベーション膜ヲ
ガードリング層の表面領域において分割する構造とする
もので、ガラスパシベーション膜の面積を従来構造に比
べ狭くするものである。
以下、１１面を参照してこの発明の一実施例を説明する
。第２図において、Ｎ層１ノの表面にはＰｆｆｔ１２．
ｘｓ（ガードリング）のそれぞれのＰＮ接合部を含まな
い内側頭載（Ａ、Ｂで示す。）を除き、２層１４の外周
部のＰＮ接合部１５から２層１３の外周部のＰＮ接合部
１６にわたってカラスパシベーション膜１７が付Ｎ形成
されている。
。第２図において、Ｎ層１ノの表面にはＰｆｆｔ１２．
ｘｓ（ガードリング）のそれぞれのＰＮ接合部を含まな
い内側頭載（Ａ、Ｂで示す。）を除き、２層１４の外周
部のＰＮ接合部１５から２層１３の外周部のＰＮ接合部
１６にわたってカラスパシベーション膜１７が付Ｎ形成
されている。
この構造においては、ガラスパシベーション膜１７がＰ
ＪｆＪ１２，１．ｑの各内側領域Ａ、Ｈの表面部にて分
断されているため、第１図に示した従来構造に比べ、ガ
ラスパシベーション膜Ｊ７の面積が大幅に狭くなる。従
って、製造加工工程において、ガラスパシベーション膜
１７に機械的、熱的負荷がかかった場合のがラスクラッ
クの発生率が低下する。また、この構造においては、各
ＰＮ接合部（空乏層領域を含む０）の界面にはガラスパ
シベーションｒ莫Ｊ ７が伺着形成されているため、電
気的特性が劣化することはない。
ＪｆＪ１２，１．ｑの各内側領域Ａ、Ｈの表面部にて分
断されているため、第１図に示した従来構造に比べ、ガ
ラスパシベーション膜Ｊ７の面積が大幅に狭くなる。従
って、製造加工工程において、ガラスパシベーション膜
１７に機械的、熱的負荷がかかった場合のがラスクラッ
クの発生率が低下する。また、この構造においては、各
ＰＮ接合部（空乏層領域を含む０）の界面にはガラスパ
シベーションｒ莫Ｊ ７が伺着形成されているため、電
気的特性が劣化することはない。
次に、上記構造の製造工程を第３図（ａ）〜（ｄ）及び
第４図により説明する。第３ｋｌ（ａ）はプレナー型の
選択拡散法により完成した電極形成前のＮＰＮ ｌ−ラ
ンジスタＨの構造を示すものである。このＮＰＮ ｌ−
ランジスタｚ、ｘｌｄＮ Ｊｆｊ４ｚｚ及びＮ層２３
（：Ｉ Ｌ／ りｆ） 、Ｐ Ｍ２４ （へ１０
、及びＮ 層２５ （エミッタ）にまり桁成されていい
る。このＮＰＮトランジスタＬはＰＭｚ６．２７ （ガ
ードリング）により囲まれ、またその表ｒ７ｉｌＫはＳ
ｉ０２ ＃２ Ｂが形成されている。
第４図により説明する。第３ｋｌ（ａ）はプレナー型の
選択拡散法により完成した電極形成前のＮＰＮ ｌ−ラ
ンジスタＨの構造を示すものである。このＮＰＮ ｌ−
ランジスタｚ、ｘｌｄＮ Ｊｆｊ４ｚｚ及びＮ層２３
（：Ｉ Ｌ／ りｆ） 、Ｐ Ｍ２４ （へ１０
、及びＮ 層２５ （エミッタ）にまり桁成されていい
る。このＮＰＮトランジスタＬはＰＭｚ６．２７ （ガ
ードリング）により囲まれ、またその表ｒ７ｉｌＫはＳ
ｉ０２ ＃２ Ｂが形成されている。
この状態から、第３図（ｂ）に示すようにＰＥＰ（Ｐｈ
ｏｔｏ Ｅｎｇｒａｆｘｎｇ Ｐｒｏｃｅｓｓ ）を用
い１２層２６．２７のそれぞれのＰＮ接合部を含まない
内仰ｊ領域Ａ、Ｂ全除き、２層２４の外周部のＰＮ接合
部２９から２層２７の外周部のＰＮ接合部３０１での領
域の８１０２膜２８を除去して開孔部３１，３２．３３
を形成する。その後、エツチング液（硝酸十弗酸）にて
上記開孔部３１〜３３における半導体層を数μｍ〜数十
μｍエツチングし、第３図（ｃ） Ｋ示すように溝部３
４．３５．３６を形成する。しｙａｐる後、第３図（ｄ
） Ｋ示すように溝部３４〜３６Ｋ例えばＰＳＧ（リン
・ガラス）を付着し、焼成してガラスパシベーション膜
３７１，３７２．、？７．を形成する。第４図は上記工
程により形成されたＮＰＮトランジスタの最終構造を示
すもので、３８はエミッタ電極、３９はベース電極、４
θはコレクタ電極、４１はＳｉｎ、膜である。
ｏｔｏ Ｅｎｇｒａｆｘｎｇ Ｐｒｏｃｅｓｓ ）を用
い１２層２６．２７のそれぞれのＰＮ接合部を含まない
内仰ｊ領域Ａ、Ｂ全除き、２層２４の外周部のＰＮ接合
部２９から２層２７の外周部のＰＮ接合部３０１での領
域の８１０２膜２８を除去して開孔部３１，３２．３３
を形成する。その後、エツチング液（硝酸十弗酸）にて
上記開孔部３１〜３３における半導体層を数μｍ〜数十
μｍエツチングし、第３図（ｃ） Ｋ示すように溝部３
４．３５．３６を形成する。しｙａｐる後、第３図（ｄ
） Ｋ示すように溝部３４〜３６Ｋ例えばＰＳＧ（リン
・ガラス）を付着し、焼成してガラスパシベーション膜
３７１，３７２．、？７．を形成する。第４図は上記工
程により形成されたＮＰＮトランジスタの最終構造を示
すもので、３８はエミッタ電極、３９はベース電極、４
θはコレクタ電極、４１はＳｉｎ、膜である。
上記実施例においては、この発明をトランジスタに適用
した例について説明したが、第６図に示すようにサイリ
スタに適用することも可能である。同図において、５１
はＮ層（ベース）５２はＰ層（ベース）、５３はＮ層層
（エミッタ）、５４ｕｐ層（エミツタフ、５５はカソー
ド電極、５６はゲート電極、５７はアノード電極、５Ｂ
、５９．．６０，６１はそれぞれＰ層（ガードリング）
、６２１ｄ ５ｉ０２膜、６３１゜６３２ ｇ ６３
Ｂ 、６４１ ｇ ６４２１６４３は分割されたガラス
パシベーション膜を示している。
した例について説明したが、第６図に示すようにサイリ
スタに適用することも可能である。同図において、５１
はＮ層（ベース）５２はＰ層（ベース）、５３はＮ層層
（エミッタ）、５４ｕｐ層（エミツタフ、５５はカソー
ド電極、５６はゲート電極、５７はアノード電極、５Ｂ
、５９．．６０，６１はそれぞれＰ層（ガードリング）
、６２１ｄ ５ｉ０２膜、６３１゜６３２ ｇ ６３
Ｂ 、６４１ ｇ ６４２１６４３は分割されたガラス
パシベーション膜を示している。
以上のようにこの発明に、しれば、ガードリング構造を
鳴するガラスパシベーション型の半導体装置において、
電気的特性を損うことなく、ガラスクラック等の破１Ｂ
を防止することが可能であり、製造歩留りが向上する。
鳴するガラスパシベーション型の半導体装置において、
電気的特性を損うことなく、ガラスクラック等の破１Ｂ
を防止することが可能であり、製造歩留りが向上する。
第１図は従来の半導体装置の構成を示す断面図、第２図
はこの発明の一実施例に係る半導体装置の要部構成を示
す断面図、第３［ＡＩ（ａ）〜（ｄ）は上記装置の製造
工程を示す断面図、第４図は上記工ｈ′により製造され
たＮＰＮトランジヌタの給進を示す断面図、第５図は同
じくサイリスクの構造を示す断面図である。 １１・・・Ｎ層、１２．１３・・・Ｐ層（ガードリング
）、１４・・・Ｐ層、１５．１６・・・ＰＮ接合部、１
７・・・ガラスパシベーション膜、互」・・・ＮＰＮト
ランジスタ、２６．２７・・・Ｐ層（ガードリング）、
２８・・・Ｓｉｎ、膜、３７１、．９７．、、？７ｓガ
ラスパシベーション膜０ ツ牙゛５１
はこの発明の一実施例に係る半導体装置の要部構成を示
す断面図、第３［ＡＩ（ａ）〜（ｄ）は上記装置の製造
工程を示す断面図、第４図は上記工ｈ′により製造され
たＮＰＮトランジヌタの給進を示す断面図、第５図は同
じくサイリスクの構造を示す断面図である。 １１・・・Ｎ層、１２．１３・・・Ｐ層（ガードリング
）、１４・・・Ｐ層、１５．１６・・・ＰＮ接合部、１
７・・・ガラスパシベーション膜、互」・・・ＮＰＮト
ランジスタ、２６．２７・・・Ｐ層（ガードリング）、
２８・・・Ｓｉｎ、膜、３７１、．９７．、、？７ｓガ
ラスパシベーション膜０ ツ牙゛５１
Claims (1)
- 半導体基体と、この半導体基体内に形成された半導体素
子と、この半導体素子を囲むように前記半導体基体内に
形成されたガードリング層と、少くとも前記ガードリン
グ層のＰＮ接合部を含まない内側領域を除き、前記半導
体基体の表面部に設けられたガラスパシベーション欣と
を具備したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1400383A JPS59150471A (ja) | 1983-01-31 | 1983-01-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1400383A JPS59150471A (ja) | 1983-01-31 | 1983-01-31 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59150471A true JPS59150471A (ja) | 1984-08-28 |
Family
ID=11849034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1400383A Pending JPS59150471A (ja) | 1983-01-31 | 1983-01-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59150471A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6177713B1 (en) * | 1998-07-29 | 2001-01-23 | Mitsubishi Denki Kabushiki Kaisha | Free wheel diode for preventing destruction of a field limiting innermost circumferential layer |
| US6605830B1 (en) * | 1999-01-07 | 2003-08-12 | Mitsubishi Denki Kaisha | Power semiconductor device including an IGBT with a MOS transistor as a current suppressing device incorporated therein |
-
1983
- 1983-01-31 JP JP1400383A patent/JPS59150471A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6177713B1 (en) * | 1998-07-29 | 2001-01-23 | Mitsubishi Denki Kabushiki Kaisha | Free wheel diode for preventing destruction of a field limiting innermost circumferential layer |
| US6605830B1 (en) * | 1999-01-07 | 2003-08-12 | Mitsubishi Denki Kaisha | Power semiconductor device including an IGBT with a MOS transistor as a current suppressing device incorporated therein |
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