JPS639382B2 - - Google Patents
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- JPS639382B2 JPS639382B2 JP16469978A JP16469978A JPS639382B2 JP S639382 B2 JPS639382 B2 JP S639382B2 JP 16469978 A JP16469978 A JP 16469978A JP 16469978 A JP16469978 A JP 16469978A JP S639382 B2 JPS639382 B2 JP S639382B2
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は、接合破壊形プログラマブルROM、
特に半導体基板上に成長されたエピタキシヤル成
長層にＶ溝を形成して区分した区分セルを構成
し、該区分セル内の上記エピタキシヤル成長層中
に形成されたベース領域の周辺を拡張することに
よつて、コレクタ・ベース耐圧およびコレクタ・
エミツタ耐圧を向上させると共に集積度を増大さ
せるようにした接合破壊形プログラマブルROM
に関するものである。
特に半導体基板上に成長されたエピタキシヤル成
長層にＶ溝を形成して区分した区分セルを構成
し、該区分セル内の上記エピタキシヤル成長層中
に形成されたベース領域の周辺を拡張することに
よつて、コレクタ・ベース耐圧およびコレクタ・
エミツタ耐圧を向上させると共に集積度を増大さ
せるようにした接合破壊形プログラマブルROM
に関するものである。
従来から一般に、接合破壊形プログラマブル
ROM（以下―ROMと略す）は、例えばＰ型半導
体基板上に成長せしめたｎ型エピタキシヤル層を
もうけ、該エピタキシヤル層をいわゆるＶ溝によ
つて区分してセルを構成するようにされる。そし
て該セル内にｐ型のベース領域とｎ型のエミツタ
領域とを形成して、事実上２つの半導体ダイオー
ドが逆極性に直列に接続された構成をつくり、１
方の半導体ダイオードのnpジヤンクシヨン例え
ば上記エミツタ・ベースジヤンクシヨンを破壊す
ることによつて記憶するようにされる。
ROM（以下―ROMと略す）は、例えばＰ型半導
体基板上に成長せしめたｎ型エピタキシヤル層を
もうけ、該エピタキシヤル層をいわゆるＶ溝によ
つて区分してセルを構成するようにされる。そし
て該セル内にｐ型のベース領域とｎ型のエミツタ
領域とを形成して、事実上２つの半導体ダイオー
ドが逆極性に直列に接続された構成をつくり、１
方の半導体ダイオードのnpジヤンクシヨン例え
ば上記エミツタ・ベースジヤンクシヨンを破壊す
ることによつて記憶するようにされる。
第１図Ａ，Ｂ，Ｃは、従来のＰ―ROMの製造
過程の概要を説明する説明図を示す。図中、１は
例えばＰ型半導体基板、２は埋め込み層n+であ
つてＰ型半導体基板１内に形成されるもの、３は
ｎ型エピタキシヤル層であつて上記埋め込み層２
上にエピタキシヤル成長されるもの、４はＶ溝で
あつて上記エピタキシヤル層３を〔100〕面に沿
つて切り込んでセルを区分するもの、５はセルで
あつて上記Ｖ溝４によつて全周が区分されるも
の、６は絶縁膜、７は多結晶シリコンであつて絶
縁膜６を介して上記Ｖ溝４内を埋めて上記セル５
をいわゆるアイソレーシヨンするものを表わして
いる。
過程の概要を説明する説明図を示す。図中、１は
例えばＰ型半導体基板、２は埋め込み層n+であ
つてＰ型半導体基板１内に形成されるもの、３は
ｎ型エピタキシヤル層であつて上記埋め込み層２
上にエピタキシヤル成長されるもの、４はＶ溝で
あつて上記エピタキシヤル層３を〔100〕面に沿
つて切り込んでセルを区分するもの、５はセルで
あつて上記Ｖ溝４によつて全周が区分されるも
の、６は絶縁膜、７は多結晶シリコンであつて絶
縁膜６を介して上記Ｖ溝４内を埋めて上記セル５
をいわゆるアイソレーシヨンするものを表わして
いる。
第１図Ａは上記セル５がアイソレーシヨンされ
た状態を示している。その状態において、第１図
Ｂ図示の如く絶縁膜６の１部をエツチングした窓
８を形成し、次いで窓８を介してＰ型のベース領
域９を形成する。そして更に第１図Ｃ図示の如
く、再び窓１０をあけて上記ベース領域内にｎ型
のエミツタ領域１１を形成する。次いで図示を省
略したが、上記エミツタ領域１１に対して電極を
形成する。即ち、上記セル５内に上下層状にnp，
pnの２つのジヤンクシヨンを形成し、必要に応
じて例えばエミツタ領域１１とベース領域９との
間のnpジヤンクシヨンを破壊することによつて
書き込みが行なわれる。該npジヤンクシヨンの
破壊は、上記エミツタ１１領域に接続されている
図示しない電極に必要とする高電圧を印加するこ
とによつて行なわれるが、上記npジヤンクシヨ
ンを破壊する際、誤つて上記ベース領域１１とコ
レクタ領域であるエピタキシヤル層３との間の
pnジヤンクシヨンをも破壊されることがある。
非所望な上記pnジヤンクシヨンの破壊を防止す
るためには、上記コレクタ（エピタキシヤル層
３）・エミツタ１１間耐圧VCEOを大きくとる必要
があり、該耐圧VCEOを大きくするためには、上記
コレクタ（エピタキシヤル層３）・ベース９間耐
圧VCBOを大きくとると共に電流増幅率hFEを小さ
くすることが必要である。一般に、上記耐圧VCBO
を大、上記電流増幅率を小とする手段としては、
上記ベース領域９の深さ即ち第１図Ｃ図示寸法Ｄ
が大きくなるよう該ベース領域９を形成するよう
にされている。しかしながら、図示しない電極を
介して上記エミツタ領域１１に電圧が印加された
際、上記ベース領域９と絶縁膜６とが接している
境界面に廻り込んでリークする電流が存在する現
象が見られる。該リーク電流は、上記境界面の幅
が狭ければ狭いほど即ち第１図図示寸法Ｗが小さ
いほど大きくなり、上記非所望なpnジヤンクシ
ヨン破壊の可能性が高くなる。すなわち、境界面
でのリーク電流に伴い、境界面に書込み電流が流
れ、図示しないエミツタ電極と基板の半導体との
共晶合金がエミツタとベース間のPN接合に加
え、ベースとコレクタ間のPN接合まで貫通し非
所望なベース・コレクタ間PN接合の破壊が生じ
るのである。また共晶合金がエミツタ・ベース間
PN接合のみを貫通するだけであつても、その合
金の先端からベース・コレクタ間接合の距離が短
いため耐圧の低下を招来する。従つて、該pnジ
ヤンクシヨンの破壊を防止するためには、上記寸
法Ｗおよび寸法Ｄは大きくすれば良いことになる
が、該寸法Ｗを大きくすることは、上記Ｖ溝４の
第１図図示間隔Ｌが大きくなくなることにつなが
り、ひいては１つの上記セル５の占める面積が広
くなつて全体としての集積度を向上させることが
困難であつた。
た状態を示している。その状態において、第１図
Ｂ図示の如く絶縁膜６の１部をエツチングした窓
８を形成し、次いで窓８を介してＰ型のベース領
域９を形成する。そして更に第１図Ｃ図示の如
く、再び窓１０をあけて上記ベース領域内にｎ型
のエミツタ領域１１を形成する。次いで図示を省
略したが、上記エミツタ領域１１に対して電極を
形成する。即ち、上記セル５内に上下層状にnp，
pnの２つのジヤンクシヨンを形成し、必要に応
じて例えばエミツタ領域１１とベース領域９との
間のnpジヤンクシヨンを破壊することによつて
書き込みが行なわれる。該npジヤンクシヨンの
破壊は、上記エミツタ１１領域に接続されている
図示しない電極に必要とする高電圧を印加するこ
とによつて行なわれるが、上記npジヤンクシヨ
ンを破壊する際、誤つて上記ベース領域１１とコ
レクタ領域であるエピタキシヤル層３との間の
pnジヤンクシヨンをも破壊されることがある。
非所望な上記pnジヤンクシヨンの破壊を防止す
るためには、上記コレクタ（エピタキシヤル層
３）・エミツタ１１間耐圧VCEOを大きくとる必要
があり、該耐圧VCEOを大きくするためには、上記
コレクタ（エピタキシヤル層３）・ベース９間耐
圧VCBOを大きくとると共に電流増幅率hFEを小さ
くすることが必要である。一般に、上記耐圧VCBO
を大、上記電流増幅率を小とする手段としては、
上記ベース領域９の深さ即ち第１図Ｃ図示寸法Ｄ
が大きくなるよう該ベース領域９を形成するよう
にされている。しかしながら、図示しない電極を
介して上記エミツタ領域１１に電圧が印加された
際、上記ベース領域９と絶縁膜６とが接している
境界面に廻り込んでリークする電流が存在する現
象が見られる。該リーク電流は、上記境界面の幅
が狭ければ狭いほど即ち第１図図示寸法Ｗが小さ
いほど大きくなり、上記非所望なpnジヤンクシ
ヨン破壊の可能性が高くなる。すなわち、境界面
でのリーク電流に伴い、境界面に書込み電流が流
れ、図示しないエミツタ電極と基板の半導体との
共晶合金がエミツタとベース間のPN接合に加
え、ベースとコレクタ間のPN接合まで貫通し非
所望なベース・コレクタ間PN接合の破壊が生じ
るのである。また共晶合金がエミツタ・ベース間
PN接合のみを貫通するだけであつても、その合
金の先端からベース・コレクタ間接合の距離が短
いため耐圧の低下を招来する。従つて、該pnジ
ヤンクシヨンの破壊を防止するためには、上記寸
法Ｗおよび寸法Ｄは大きくすれば良いことになる
が、該寸法Ｗを大きくすることは、上記Ｖ溝４の
第１図図示間隔Ｌが大きくなくなることにつなが
り、ひいては１つの上記セル５の占める面積が広
くなつて全体としての集積度を向上させることが
困難であつた。
本発明は上記の点を解決することを目的として
おり、本発明の接合破壊形プログラマブルROM
は半導体基板上に１方の導電型の半導体層をエピ
タキシヤル成長せしめ、該エピタキシヤル成長層
の下面に少なくとも達するＶ溝をもつて全周を区
分したセルをもつと共に該Ｖ溝内に絶縁膜を介し
て多結晶シリコンを埋めて構成し、かつ上記セル
内の上記エピタキシヤル成長層内にもうけられた
他方の導電型のベース領域と該ベース領域内に形
成された一方の導電型のエミツタ領域とをそなえ
て、上記エミツタ領域に接続される電極を残して
表面が絶縁膜によつて覆われ、上記ベース領域に
電極が形成されないで、上記エミツタ領域と上記
エピタキシヤル成長層との間に電圧を印加してエ
ミツタ・ベース間接合を破壊することによつて書
込みを行う接合破壊形プログラマブルROMにお
いて、上記絶縁膜の下面に沿つて上記ベース領域
から上記Ｖ溝側に延在するよう上記絶縁膜の下面
にもうけられるベース拡張領域をそなえ、該ベー
ス拡張領域は上記ベース領域と同一の導電性であ
つて該ベース領域よりも小さい導電性をもつ層で
形成されていることを特徴としている。以下図面
を参照しつつ本発明を説明する。
おり、本発明の接合破壊形プログラマブルROM
は半導体基板上に１方の導電型の半導体層をエピ
タキシヤル成長せしめ、該エピタキシヤル成長層
の下面に少なくとも達するＶ溝をもつて全周を区
分したセルをもつと共に該Ｖ溝内に絶縁膜を介し
て多結晶シリコンを埋めて構成し、かつ上記セル
内の上記エピタキシヤル成長層内にもうけられた
他方の導電型のベース領域と該ベース領域内に形
成された一方の導電型のエミツタ領域とをそなえ
て、上記エミツタ領域に接続される電極を残して
表面が絶縁膜によつて覆われ、上記ベース領域に
電極が形成されないで、上記エミツタ領域と上記
エピタキシヤル成長層との間に電圧を印加してエ
ミツタ・ベース間接合を破壊することによつて書
込みを行う接合破壊形プログラマブルROMにお
いて、上記絶縁膜の下面に沿つて上記ベース領域
から上記Ｖ溝側に延在するよう上記絶縁膜の下面
にもうけられるベース拡張領域をそなえ、該ベー
ス拡張領域は上記ベース領域と同一の導電性であ
つて該ベース領域よりも小さい導電性をもつ層で
形成されていることを特徴としている。以下図面
を参照しつつ本発明を説明する。
第２図ＡないしＤは、本発明によるＰ―ROM
の製造過程を順に説明すると共に本発明のＰ―
ROMの一実施例構成を示す。図中の符号、１な
いし７，９，１１は夫々第１図に対応し、５′，
５″は夫々セル、１２はコレクタ・セルであつて、
上記セル５，５′，５″，…に対する共通のコレク
タ電極がもうけられるもの、１３はROM形成領
域、１４はトランジスタ形成領域であつて半導体
基板１上にトランジスタ素子を一緒に構成する場
合における該トランジスタ素子が形成される領域
である。さらに、１５はホト・レジスト、１６は
ベース拡張領域P-，１７はコレクタ半導体層、
１８はエミツタ電極、１９はコレクタ電極を夫々
表わしている。
の製造過程を順に説明すると共に本発明のＰ―
ROMの一実施例構成を示す。図中の符号、１な
いし７，９，１１は夫々第１図に対応し、５′，
５″は夫々セル、１２はコレクタ・セルであつて、
上記セル５，５′，５″，…に対する共通のコレク
タ電極がもうけられるもの、１３はROM形成領
域、１４はトランジスタ形成領域であつて半導体
基板１上にトランジスタ素子を一緒に構成する場
合における該トランジスタ素子が形成される領域
である。さらに、１５はホト・レジスト、１６は
ベース拡張領域P-，１７はコレクタ半導体層、
１８はエミツタ電極、１９はコレクタ電極を夫々
表わしている。
本発明によるＰ―ROMは、例えば次のような
過程を経て製造される。即ち、 (1) 第２図Ａ図示の状態は、第１図において説明
した従来のＰ―ROM製造過程を経てセル５，
５′，５″…等がアイソレーシヨンされた状態を
示している。即ちＰ型半導体基板１内に埋め込
み層n+２が形成され、該埋め込み層２上にｎ
型エピタキシヤル成長層３が形成されたのち該
エピタキシヤル成長層３を〔100〕面に沿つて
Ｖ溝４を切り込んでセル５，５′，５″等が区分
される。ROM領域１３とトランジスタ領域１
４との境界に切り込まれるＶ溝４は、該Ｖ溝４
の先端が上記埋め込み層２を超える深さに形成
されている。さらに、各Ｖ溝４内を絶縁膜６を
介して多結晶シリコン７を埋めたのち、全体を
アニーリングして上記エピタキシヤル成長層３
の表面に絶縁膜６を形成する。上記の如き過程
を経た状態が第２図Ａに示されている。
過程を経て製造される。即ち、 (1) 第２図Ａ図示の状態は、第１図において説明
した従来のＰ―ROM製造過程を経てセル５，
５′，５″…等がアイソレーシヨンされた状態を
示している。即ちＰ型半導体基板１内に埋め込
み層n+２が形成され、該埋め込み層２上にｎ
型エピタキシヤル成長層３が形成されたのち該
エピタキシヤル成長層３を〔100〕面に沿つて
Ｖ溝４を切り込んでセル５，５′，５″等が区分
される。ROM領域１３とトランジスタ領域１
４との境界に切り込まれるＶ溝４は、該Ｖ溝４
の先端が上記埋め込み層２を超える深さに形成
されている。さらに、各Ｖ溝４内を絶縁膜６を
介して多結晶シリコン７を埋めたのち、全体を
アニーリングして上記エピタキシヤル成長層３
の表面に絶縁膜６を形成する。上記の如き過程
を経た状態が第２図Ａに示されている。
(2) 第２図Ａ図示状態において、セル領域５，
５′…の夫々にＰ型不純物（ホウ素）を例えば
絶縁膜６を介してイオン注入して導入すること
によつて必要とする深さを有するベース領域９
を形成する。該ベース領域９が形成された状態
を第２図Ｂに図示している。なお第２図Ｃは、
第２図ＢにおけるROM形成領域１３およびト
ランジスタ形成領域１４の総ての表面の絶縁膜
６を取り除いた平面図を示している。
５′…の夫々にＰ型不純物（ホウ素）を例えば
絶縁膜６を介してイオン注入して導入すること
によつて必要とする深さを有するベース領域９
を形成する。該ベース領域９が形成された状態
を第２図Ｂに図示している。なお第２図Ｃは、
第２図ＢにおけるROM形成領域１３およびト
ランジスタ形成領域１４の総ての表面の絶縁膜
６を取り除いた平面図を示している。
(3) 次いで、第２図Ｄ図示の如く、トランジスタ
形成領域１４およびコレクタ・セル１２の領域
をホト・レジスト１５によつてマスクし、セル
５，５′，５″…の夫々の領域にイオン注入によ
つてＰ型不純物（ホウ素）を導入してP-ベー
ス拡張領域１６を形成する。該Ｐ型不純物のド
ーズ量は、後述する電極１８（第２図Ｅ図示）
にnpジヤンクシヨン破壊のための電圧が印加
されたときに上記ベース拡張領域１６が空乏層
となるように決められる。
形成領域１４およびコレクタ・セル１２の領域
をホト・レジスト１５によつてマスクし、セル
５，５′，５″…の夫々の領域にイオン注入によ
つてＰ型不純物（ホウ素）を導入してP-ベー
ス拡張領域１６を形成する。該Ｐ型不純物のド
ーズ量は、後述する電極１８（第２図Ｅ図示）
にnpジヤンクシヨン破壊のための電圧が印加
されたときに上記ベース拡張領域１６が空乏層
となるように決められる。
(4) 次に、上記ホト・レジスト１５を除去し、し
かるのちにアニーリング処理を行なう。
かるのちにアニーリング処理を行なう。
(5) 上記処理４以後の製造過程は従来技術によつ
て、第２図Ｅ図示の如く、上記セル５，５′，
５″…の夫々にエミツタ領域１１およびコレク
タ・セル１２にコレクタ半導体層１７に同時に
形成し、上記エミツタ領域１１には夫々電極１
８を、また上記コレクタ半導体層１７には電極
１９をもうける。なお、上記コレクタ半導体層
１７は第２図Ｅ図示点線、１７′の如く深く形
成してもよい。
て、第２図Ｅ図示の如く、上記セル５，５′，
５″…の夫々にエミツタ領域１１およびコレク
タ・セル１２にコレクタ半導体層１７に同時に
形成し、上記エミツタ領域１１には夫々電極１
８を、また上記コレクタ半導体層１７には電極
１９をもうける。なお、上記コレクタ半導体層
１７は第２図Ｅ図示点線、１７′の如く深く形
成してもよい。
本発明のＰ―ROMは上述の如く製造され、か
つ構成されている。即ち、第２図Ｅ図示の如く、
ベース領域９が絶縁膜６に沿つて拡張されたベー
ス拡張領域１６が形成されており、該ベース拡張
領域１６は電極１８に電圧が印加された際、空乏
層となるためコレクタ・ベース間耐圧VCBOが大き
くなり、かつ実質上ベース領域９の容積が増大す
ることになるため電流増幅率hFEが小さくなるこ
とによつて、セル面積を小さくしても即ちＶ溝４
の間隔Ｌを小さくしても、コレクタ・エミツタ間
耐圧VCEOを高くすることが出来る。
つ構成されている。即ち、第２図Ｅ図示の如く、
ベース領域９が絶縁膜６に沿つて拡張されたベー
ス拡張領域１６が形成されており、該ベース拡張
領域１６は電極１８に電圧が印加された際、空乏
層となるためコレクタ・ベース間耐圧VCBOが大き
くなり、かつ実質上ベース領域９の容積が増大す
ることになるため電流増幅率hFEが小さくなるこ
とによつて、セル面積を小さくしても即ちＶ溝４
の間隔Ｌを小さくしても、コレクタ・エミツタ間
耐圧VCEOを高くすることが出来る。
以上説明した如く、本発明によれば、各セル間
を絶縁物を充填したＶ溝によつて区分しかつイオ
ン注入によつてベース周辺を拡張してコレクタ・
エミツタ間の耐圧を向上せしめることによつて、
製造工程が簡略化されるとともに集積度を増大さ
せることが可能な接合破壊形プログラマブル
ROMを提供することが出来る。
を絶縁物を充填したＶ溝によつて区分しかつイオ
ン注入によつてベース周辺を拡張してコレクタ・
エミツタ間の耐圧を向上せしめることによつて、
製造工程が簡略化されるとともに集積度を増大さ
せることが可能な接合破壊形プログラマブル
ROMを提供することが出来る。
第１図Ａ，Ｂ，Ｃは従来の接合破壊形プログラ
マブルROMの製造過程の概要を説明する説明
図、第２図ＡないしＥは本発明による接合破壊形
プログラマブルROMの製造過程を順に説明する
と共に本発明によるROMの一実施例構成を示す
図である。 図中、１は半導体基板、２は埋め込み層、３は
エピタキシヤル層、４はＶ溝、５，５′，５″は
夫々セル、６は絶縁膜、７は多結晶シリコン、９
はベース領域、１１はエミツタ領域、１２はコレ
クタ・セル、１３はROM形成領域、１４はトラ
ンジスタ形成領域、５はホト・レジスト、１６は
ベース拡張領域、１７はコレクタ半導体層、１８
はエミツタ電極、１９はコレクタ電極を夫々表わ
す。
マブルROMの製造過程の概要を説明する説明
図、第２図ＡないしＥは本発明による接合破壊形
プログラマブルROMの製造過程を順に説明する
と共に本発明によるROMの一実施例構成を示す
図である。 図中、１は半導体基板、２は埋め込み層、３は
エピタキシヤル層、４はＶ溝、５，５′，５″は
夫々セル、６は絶縁膜、７は多結晶シリコン、９
はベース領域、１１はエミツタ領域、１２はコレ
クタ・セル、１３はROM形成領域、１４はトラ
ンジスタ形成領域、５はホト・レジスト、１６は
ベース拡張領域、１７はコレクタ半導体層、１８
はエミツタ電極、１９はコレクタ電極を夫々表わ
す。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板上に１方の導電型の半導体層をエ
ピタキシヤル成長せしめ、 該エピタキシヤル成長層の下面に少なくとも達
するＶ溝をもつて全周を区分したセルをもつと共
に該Ｖ溝内に絶縁膜を介して多結晶シリコンを埋
めて構成し、 かつ上記セル内の上記エピタキシヤル成長層内
にもうけられた他方の導電型のベース領域と該ベ
ース領域内に形成された一方の導電型のエミツタ
領域とをそなえて、 上記エミツタ領域に接続される電極を残して表
面が絶縁膜によつて覆われ、 上記ベース領域に電極が形成されないで、上記
エミツタ領域と上記エピタキシヤル成長層との間
に電圧を印加してエミツタ・ベース間接合を破壊
することによつて書込みを行う接合破壊形プログ
ラマブルROMにおいて、 上記絶縁膜の下面に沿つて上記ベース領域から
上記Ｖ溝側に延在するよう上記絶縁膜の下面にも
うけられるベース拡張領域をそなえ、該ベース拡
張領域は上記ベース領域と同一の導電性であつて
該ベース領域よりも小さい導電性をもつ層で形成
されていることを特徴とする接合破壊形プログラ
マブルROM。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16469978A JPS5591164A (en) | 1978-12-28 | 1978-12-28 | Junction collapsible type programmable rom |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16469978A JPS5591164A (en) | 1978-12-28 | 1978-12-28 | Junction collapsible type programmable rom |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5591164A JPS5591164A (en) | 1980-07-10 |
| JPS639382B2 true JPS639382B2 (ja) | 1988-02-29 |
Family
ID=15798182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16469978A Granted JPS5591164A (en) | 1978-12-28 | 1978-12-28 | Junction collapsible type programmable rom |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5591164A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5825260A (ja) * | 1981-08-08 | 1983-02-15 | Fujitsu Ltd | 接合短絡型プログラマブルリ−ドオンリメモリ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5271992A (en) * | 1975-12-11 | 1977-06-15 | Nec Corp | Programmable monolithic circuit system |
-
1978
- 1978-12-28 JP JP16469978A patent/JPS5591164A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5271992A (en) * | 1975-12-11 | 1977-06-15 | Nec Corp | Programmable monolithic circuit system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5591164A (en) | 1980-07-10 |
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