JPS5825260A - 接合短絡型プログラマブルリ−ドオンリメモリ - Google Patents

接合短絡型プログラマブルリ−ドオンリメモリ

Info

Publication number
JPS5825260A
JPS5825260A JP56124582A JP12458281A JPS5825260A JP S5825260 A JPS5825260 A JP S5825260A JP 56124582 A JP56124582 A JP 56124582A JP 12458281 A JP12458281 A JP 12458281A JP S5825260 A JPS5825260 A JP S5825260A
Authority
JP
Japan
Prior art keywords
collector
layer
area
word
wires
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP56124582A
Other languages
English (en)
Other versions
JPH0346981B2 (ja
Inventor
Koji Ueno
上野　公二
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP56124582A priority Critical patent/JPS5825260A/ja
Priority to EP82304139A priority patent/EP0072209A3/en
Priority to US06/406,096 priority patent/US4536858A/en
Publication of JPS5825260A publication Critical patent/JPS5825260A/ja
Publication of JPH0346981B2 publication Critical patent/JPH0346981B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1004—Base region of bipolar transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は量會蝋藉臘グロダツマツルリードオンリメモ９
　＜ｐｘｏｈｉ）ＫＬ）　ｓ書込み勤皐を＾好にし。
ｉ４ａ積化及び高遮ｆヒを図りた斬属亀榔鳳に関するも
のであ、６゜ 従来の一般的な菱會短踏履ＦＲＯＭは、セＪＲｙＱ梼造
が通常のパイポーラトランジス／１１１Ｉ歳と岡等で。
工考ツメをビット−にコｖｌｌをワード−Ｋｉｌｌｌｇ
し両省の間に過大電流を諷して工ｔｖＩ＠ベース閾優合
を破Ｓ短絡して情＠Ｏ書込みを骨な５４０である・ ａｌｌｌａｌｌ、薦１−は従来のＰ恩ＱＭＩＤ關踏−１
十膚図である０１１〜ｗ、はワードｓｌ、Ｂ１〜１．は
ビット−でそＯ交差部にセルＯ１ｌ〜０．１が置けられ
ている。ＤＲＩ−Ｄ凰−はドツイパで１例えはビシト１
１１Ｂｍ−七ル０１１−ワードｇ＊ｓの一路で書込み電
流を框して、セル０．、＜Ｄ装管を蝋藉する４０である
・なシセル０ｓｓＦｉ夷巖に輝踏畜れて−み例である・
従来ＯＦＲＯＭはＮｓ図に示す＊に、牛４体基板１０表
１部に複畝のコレクタ領域４を設け、その中に値数のベ
ース領域８、エミッタ領域４を設けている。そしてコレ
クタ電極５は４〜８−毎に設けられワードｊｉｎｘ　Ｎ
５ＦＣ澱ｆｉｌｌされている。またエミッタ債１１！４
はその上のエミッタｍｍを介してピットｊｌＢｔ〜Ｂ、
に澱絖される・ 例えば第１層の俵なＰＢＱＭ（Ｑ＠造では、セル４置毎
にｌｉＩのコレクタ電極５が設けられているため、セル
の位置により膏込み電はのばらつきが生じるとｉう欠点
がある〇 セルへの齋込みは、“所望のビット巌、ワード旙に電流
を訛し、セルのペース領ｌｌＲａとエミッタ領ｊ１１！
４とＯＰＮ、ｇ盆を逆バイアス電流にょシ破壊短藉し、
導通状ｊｌｉＫ端足することにょシ行われる。
その際１例えば第２図中のセルＣＳＳに誉込もうとし喪
場曾、ピッ）＠Ｂ、に流す書込み電ｅｔＩｗかか左右の
コレクタ電極５へ分ｔｌｔ　（ｉｗｔ　、　ｉ　ｗｓ　
）　してしオう。このことは、二ぐツタｉｉＩ域４とベ
ース領域畠とのＰＮ嶽合鵠への書込み電流が分歓し１電
訛の系中式を低下させ、捩曾短絡のためにょル大きな電
流を供給する必要があることを１疎する。
一方では、セル０１１を選択した４曾はほとんど分流せ
ず、を渡来中度が艮く、より低ｉ電訛で綾曾短絡可矩と
なる。
すなわち、セルＣＩＸと０１ｓとではコレクタ電極まで
のコレクタ抵抗（脅威抵抗）が異な夕、その結果書込み
電流が異なることＫなる。従って誉込み不足を防止する
ためＪｌ悪の１会の誉込み電流を供給する必要があｐ４
辺回路の増大等の系内となって＾た〇 このような問題点を解決する手渡として１脣鮨昭５５−
５５５６１号公報に、第８・４図の平面図、断面図に示
すセルの構造が！１案されている。
この構造によると、顧＜分割したコレクタ１ｇ鷹２の中
に１ｇのコレクタ電極５とその両ｆ７Ｒりにそれぞれ１
個の＃ｆ２−のベース領域８を設け、そのようなコレク
タ領域ｍｆ、−列に並べている。即ちセルＯ１ｌ・Ｃ１
麿及び０１ｓｅ０１４をそれぞれ一組としてそれぞれ独
立し次コレクタ領ｘｇに設け、それＩこ対応してそれぞ
れ専用のコンフタ電憾５を配している。
この様なＳ造にすれば膏込み電流は、必ずセルの一方（
コレクタ電極５−）にのみ果申し、しかも全てのセルに
ついて同等の電流系中が生じるため、前述の問題点は解
決される。
しかしながら、上記の弾な構造では冥厭の大容量で＾速
のＰＢＱＭをｍ成しようとした揚台、歩留りの同上、高
集積化及び高速ｆヒの点で重大な幣害を伴う。以下睨明
する・ ｇ４凶に！Ｉｓ図の断面図を示す。講８図と同じ部分に
は岡じ着号を何した。７はＮ十屋の壌込みノーでベース
領域８の直下に設けられ、６はコレクタコンタクト用の
Ｎ　層でコレクタ電極５の下に設けられ、虐込み層７に
這するよう形成されている。８は各コレクタ領域２を分
離するためのＰ十型分離拡散領域である。９は８ｉ０ｓ
等の絶縁属でそれぞれに開口部を設けて各電極ｔ−設け
ている。
さらにワードＩｌｉ！ｖｋ１はＰＥＧ裏等の絶縁属１Ｇ
を介してｔルアレイ上にＡｔ等の雀属配−によ夕形敢さ
れている。このワード−■１は、ＩＩ８縁属ｌｏに設け
たスルホールＴＨを介してコレクタ電−５に媛絖されて
いる。
まず、各コレクタ領域８には１つのコレクタ電極５が設
けられているだけであるため、電極５とワード融を結ぶ
杷−膜１０のスルホールＴＩ（や電極５とコレクタ領ｉ
Ｒ２とを結ぶための絶縁属９への開口部が不足に形成さ
れ７＋場会、そのコレクタ領域２のセルは救済されず不
良セルとなる。即ちコレクタ領域２をワード−■１に法
統する他の手段がないためでるる。メモリの容ｔが増し
て扁四坂化してくると、籍にビｙ　）ｄＢＩＢｍやコレ
クタ電極５等のための配−ノーとワードｆＩＩＩ■１等
のための配線層とを結ぶスルホールＴＨ形成の歩１ｉＩ
りが看しく低下するのが一般的で、そういう意味からも
第３゜４図の＃ｇ造は歩留り同上の弊害となる。
マタ各コレクタ領ＩＲ８を第２図の如くビット一方向に
分離するだけでなく、ワード一方ｆ弓についても分離す
る必要があシ、そのために分＃ＩＫ領域８を設けること
は一果槓比にとって大きな弊害となる。
さらに、第４図の即き４１１道になるため、コレクタ領
域２と基板ｌとのｔ−の艦曾谷麓Ｃ１及び分離拡散領域
８との接曾谷りＯｓ咎が、各コレクタ領域毎に形成され
、それが全てワード−９１につながる。従ってワード１
ＩｊＡ■！の負荷谷麓が飛躍釣に増大し、メモリの高速
比にとって重大な！＄沓となる。
以上睨明した従来の入点、弊害を除去することを本発明
は目的とする。
本発明の特徴は、複数のワード巌とピット巌とを有し、
その交差部にメモリセルをゼしてなる艦１！１１−１Ｅ
ｉ型プログラマブルリードオンリメモリにおいて、 一導電型の半導体基板上に設けられた榎畝の反対導電型
の惜状コレクタ領域と、該コレクタ慣域内にそれぞれ一
列に設けられ７１ｃａ威の一４１１１１ｔ型のペースｇ
４城と、該ベース饋填円にそれぞれ設けられた反対導電
型のエミッタ領域と、咳牛導停基板と令状コレクタ領域
との闇に連続して埋設された反対導電渥で高年＃Ｉ智−
区の瑞込み層と、該コレクタ領域に設けられ’ａ＠の一
〕曾うペース領域を１組として各組の間に設けられ九コ
レクタ電極とを具備し、酸エミッタｍ域が該ピタトーに
該コＶクタ電ｍ、ｚ該ワード−に一絖されてなることに
ある。
以下本発明の一実施例を図面に従って詳述する。
８５ｍは本実ａＩＰｌの平面図で、第６図は第６図０Ａ
−Ａ’に沿り九断ｌ１ｌｉ−である。各部に何し走査号
は第１−４図のそれと同じである。
本実施例ではコレクメ領域ａｔｅ状に配置し、基４１ｊ
ｌとコレクタ領ｍｌとの閣に高不純物端板の埋込層７を
連続的に設け、かつコＶクメ電憔５ｔ″ｇｓｏベース領
域８おきに配設している・すなわ６ｉ−のメモリセル毎
に１ｖＡのコレクタ電極を設けている０コＶクタ電砺５
はワードＩｉｌ町ｗ１に艦絖され、エミッタ領域」は電
礪を介してピット−Ｂ１〜Ｂ、　Ｋ像絖されている。ワ
ード−及びピット廖は例えは異なる層の金属配＃ＫＪニ
ル形成される・本ＳＡ施例ではこのよりなｓｍをとるた
め次のような作用効果をＭする。
４１）ｊｌ１図の従来例と比べて まず、８−のセルお龜にコＶりＩ電−６を設けているた
め、ビット−からの書込み電流はほとんど分流すること
なく、有効に電流系中が生じる。
今ピットｇ　Ｂ　ｓ　　とワードＪ１ｗｓを遥んで−に
＃Ｏｓｍに書込もうとした場合、ピッ）ｊｌｌｉｍから
の畳込み電流は、はとんど−擬するコレクタ電極Ｂａ＠
に眞れ、ｓｂ側に娘はとんと分流しない・それは構造上
、セルＯＨからコレク／電゛礁５ａ＊５に壇での抵抗１
［ＲｔＲｓの比が、Ａｔ　／　Ｒｓａｇ　０．０４１と
非常に小さくなるためである・ ちなみに纂ｌ−に示し九構造でセル０１１を適訳した場
合、Ｒ＊／Ｒｓ＝　０−６１　　となル、は＃里半分づ
つ分流していた０ 従って本実７ｍ例によれば書込み電流のばらつきがなく
、効果的にセルの破壊を行なうことがで聡る・ なお本実施例では上記の如（有効に電流系中か生じるた
め、またｉｌＬ　＠　／Ｒ１の曾成抵抗はすべてＯセル
で同じ大きさで、かつ従来の曾成抵抗に比べ小さくなる
ことから（ナベてのセルがコレクタ電極にｇ４農するた
め）コレクタ領域２の幅ＷＩを狭くすることがで龜る。
従って第８図に比ベコレクタ電極Ｓが増えた分は１幅９
工を狭くすることで十分カバーして余ルあるため、高＃
＆横１との点での弊害はない。
（ＩＩＪＪｇａ、４図の従来例に比べて。
まず、歩留りの同上が得られる・前述し九ように高系横
丁とが進むと、絶＃虞１０等に形成するスルホールＴＨ
の歩留）が低下するが、例えばコレクタ電礪５とワード
＠Ｗ、とを緒ぶスルホールＴＨＳ１か所不足であっても
、コレクタ領域急には他に複数のコレ電礪電他５が設け
られる九め、そこを介して薔込み電流の供給中、続出し
を行なうことかて暑る。従って従来の様にセルが全く不
良になることはなく救済される。
次に高集積化、大容量１ヒが図れる。従来の様に分離拡
散領域８を設ける必要がなく、各セル間の距離を最小に
することかできる口 さらに？ＩＩＪ遍動作が図れる０本構達によれは、前述
した如１１ｍ合容量Ｏｓ偽がないため、従来に比べてワ
ード嫌の善意が小さくなル、高這アクセスが可能となる
。
なお、本実Ｍ内では舒状のコＶりＩ領域Ｓ間の分離は、
ｖ１１ｉ溝円に絶縁層を形成し九絶嫌層分＃１Ｉｌｌ造
（図示せず）によ〕行われてｉる。１らにコレクメ領域
Ｓｏ％ペース領域畠Ｏ閾及びベース領域８とコレクタ電
−！Ｉ　Ｋ１１ｌ［され、６Ｎ＋層６との関に、場込み
層γに遍するｖｊｌ！絶縁層１１を設けている。このｖ
ｉＩｉＩＩＰ３緻層１１はよ起し九コレクタ霞填閲の絶
縁層を同−１橿で形ＩＩ＆され、−緩するセル関に形成
されるＰＮＰＮの寄慎ナイリスタがラッテアップするの
を防止してｉる・さらＫＶｍ絶嫌層１１によル各拡散層
１．６等が−にルアアクインで形成でき、高１ＩｋｌＲ
化の役に立つものでｈｈ・以上ｉｍ明したように本発明
によれば、秦横麓を間よさせつつセルの僧酋鄭への電ｇ
系中を良好にし、壷込み電流のばらつ逃をなくＬ、＊足
し九プログラム励作を行なうことができる。さらに歩−
りの同上、高集積化及びｆ％逮１ヒを図ることができる
。
【図面の簡単な説明】
第１図は一般的な接合破壊型ＦＲＯＭの回路図、第２．
８図は従来のＦＲＯＭＯ平（３）図、第４凶は第８図の
断面図、第５．６図は本発明の一夷九例のＦＲＯＭの平
面図及び断ｒｋＪ図である。 図中％Ｂ１〜Ｂ−はビｙ　）　融、　Ｖｌｓ〜貫。はワ
ード巌、ｏｌｌ〜Ｃｍｎ％　ｌは半導体基板、２はコン
フタ領域、８はベース領域、４はエミッタ領域、５はコ
レクタ電極、７は埋込みノーである。

Claims (1)

  1. 【特許請求の範囲】 ａａのワード鑞とピット１とを有し、その交差部にメ篭
    りセルを有してなる盪會＊ｓｍプ党グツｉプルリードオ
    ンリメモリにおいて。 −導電層のＭＰ４体１ＩｉＩ板よに設けられ九複数の反
    対導電ｊｌの帯状コレクメ領域と、 鎮＝レクメ領域円にそれぞれ一列に設けられ九複数の一
    導電鳳のペース領域と、 該ベース領域内にそれぞれ設けられた反対４電履のニオ
    ツタ領域と、 該半導体Ｊｔ板と借状コＶクメ領域との閣に連続して１
    設され九反対導電屋で＾不純物Ｉｌ＆直の填込φ層と、 ａ＝レクメ領域に設けられ５ｉｓｏｓル會うベース領域
    をｌｉｌ！として各組の閣に設けられ次コレクタ電極と
    を＾備し、 該エミ′νり領域が鍍ビシ）ＩＩＫ鎖スレクメ電憶が鍍
    ワードＩＩＡＫａＩＩＲされてなることを脣黴とする媛
    會短＃Ｉｊｌ　７’　ｏダ２マプルリードオンリメ４％
    Ｐ６
JP56124582A 1981-08-08 1981-08-08 接合短絡型プログラマブルリ−ドオンリメモリ Granted JPS5825260A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP56124582A JPS5825260A (ja) 1981-08-08 1981-08-08 接合短絡型プログラマブルリ−ドオンリメモリ
EP82304139A EP0072209A3 (en) 1981-08-08 1982-08-05 Junction short-circuiting-type programmable read-only memory device
US06/406,096 US4536858A (en) 1981-08-08 1982-08-06 Junction short-circuiting-type programmable read-only memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP56124582A JPS5825260A (ja) 1981-08-08 1981-08-08 接合短絡型プログラマブルリ−ドオンリメモリ

Publications (2)

Publication Number Publication Date
JPS5825260A true JPS5825260A (ja) 1983-02-15
JPH0346981B2 JPH0346981B2 (ja) 1991-07-17

Family

ID=14889032

Family Applications (1)

Application Number Title Priority Date Filing Date
JP56124582A Granted JPS5825260A (ja) 1981-08-08 1981-08-08 接合短絡型プログラマブルリ−ドオンリメモリ

Country Status (3)

Country Link
US (1) US4536858A (ja)
EP (1) EP0072209A3 (ja)
JP (1) JPS5825260A (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60182160A (ja) * 1984-02-29 1985-09-17 Fujitsu Ltd 半導体記憶装置
JPS61150367A (ja) * 1984-12-25 1986-07-09 Nec Corp 接合破壊型ｐｒｏｍ
JPS61154163A (ja) * 1984-12-27 1986-07-12 Nec Corp 接合破壊型ｐｒｏｍ
JPS61231752A (ja) * 1985-04-08 1986-10-16 Nec Corp 接合破壊型ｐｒｏｍ
JPS62125663A (ja) * 1985-11-26 1987-06-06 Nec Corp 半導体記憶装置

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6434037B1 (en) * 1999-10-08 2002-08-13 University Of New Mexico MUX-based ROM using n-bit subfunction encoding
US6472286B1 (en) * 2000-08-09 2002-10-29 Taiwan Semiconductor Manufacturing Company Bipolar ESD protection structure
US8547756B2 (en) 2010-10-04 2013-10-01 Zeno Semiconductor, Inc. Semiconductor memory device having an electrically floating body transistor
US8130547B2 (en) 2007-11-29 2012-03-06 Zeno Semiconductor, Inc. Method of maintaining the state of semiconductor memory having electrically floating body transistor
US10340276B2 (en) 2010-03-02 2019-07-02 Zeno Semiconductor, Inc. Method of maintaining the state of semiconductor memory having electrically floating body transistor

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5552256A (en) * 1978-10-11 1980-04-16 Nec Corp Semicondutor memory
JPS5555561A (en) * 1978-10-20 1980-04-23 Hitachi Ltd Junction destructive programmable memory cell
JPS5591164A (en) * 1978-12-28 1980-07-10 Fujitsu Ltd Junction collapsible type programmable rom
JPS55140265A (en) * 1979-04-13 1980-11-01 Fujitsu Ltd Semiconductor memory device and method of fabricating the same

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60182160A (ja) * 1984-02-29 1985-09-17 Fujitsu Ltd 半導体記憶装置
JPH0580830B2 (ja) * 1984-02-29 1993-11-10 Fujitsu Ltd
JPS61150367A (ja) * 1984-12-25 1986-07-09 Nec Corp 接合破壊型ｐｒｏｍ
JPS61154163A (ja) * 1984-12-27 1986-07-12 Nec Corp 接合破壊型ｐｒｏｍ
JPS61231752A (ja) * 1985-04-08 1986-10-16 Nec Corp 接合破壊型ｐｒｏｍ
JPS62125663A (ja) * 1985-11-26 1987-06-06 Nec Corp 半導体記憶装置

Also Published As

Publication number Publication date
US4536858A (en) 1985-08-20
JPH0346981B2 (ja) 1991-07-17
EP0072209A3 (en) 1986-02-12
EP0072209A2 (en) 1983-02-16

Similar Documents

Publication Publication Date Title
EP0175870B1 (en) Wafer scale integrated circuit device
US4989062A (en) Semiconductor integrated circuit device having multilayer power supply lines
US4811073A (en) Gate array arrangement
EP0176078A3 (en) Programmable semiconductor structures and method for using the same
DE2334405B2 (de) Hochintegrierte (LSI-) Halbleiterschaltung und Verfahren zur Herstellung einer Vielzahl derartiger Halbleiterschaltungen
DE19639247A1 (de) Schaltungsanordnung
JPH08153883A (ja) ソーラーセル
JPS5825260A (ja) 接合短絡型プログラマブルリ−ドオンリメモリ
JPH02234469A (ja) Ｃａｄによってレイアウトされた２金属層集積回路ゲート・アレイ
US4750027A (en) Master slice semiconductor device
JPH0691225B2 (ja) 集積回路チツプ
US4748488A (en) Master-slice-type semiconductor integrated circuit device
JPH02177345A (ja) 半導体集積回路装置
DE2113306A1 (de) Zugangsschaltungsanordnung fuer eine ausgeglichene Belastung in integrierten schaltungsanordnungen
JPH0573275B2 (ja)
JP3647323B2 (ja) 半導体集積回路
DE102004060345A1 (de) Halbleitervorrichtung mit geschichteten Chips
JPS63152148A (ja) 半導体素子
US5506428A (en) Gate array LSI
US4566022A (en) Flexible/compressed array macro design
JPS62104153A (ja) 集積論理回路
KR920001638B1 (ko) 반도체기억장치
JPS62177963A (ja) 半導体記憶装置
EP0074804A2 (en) Semiconductor integrated circuit comprising a semiconductor substrate and interconnecting layers
JPS6256662B2 (ja)