JPS62291962A - ラテラル型トランジスタ - Google Patents
ラテラル型トランジスタInfo
- Publication number
- JPS62291962A JPS62291962A JP13474986A JP13474986A JPS62291962A JP S62291962 A JPS62291962 A JP S62291962A JP 13474986 A JP13474986 A JP 13474986A JP 13474986 A JP13474986 A JP 13474986A JP S62291962 A JPS62291962 A JP S62291962A
- Authority
- JP
- Japan
- Prior art keywords
- region
- collector
- layer
- emitter
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000969 carrier Substances 0.000 abstract description 7
- 238000000034 method Methods 0.000 abstract description 2
- 230000003321 amplification Effects 0.000 abstract 2
- 238000003199 nucleic acid amplification method Methods 0.000 abstract 2
- 238000002955 isolation Methods 0.000 description 7
- 239000012535 impurity Substances 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
Ａ、産業上の利用分野
本発明はラテラル型トランジスタの構造に関する。
Ｂ１発明の概要
エピタキシャル成長を２回に分けて行ない、一層目のエ
ピタキシャル成長後、コレクタ用埋込みｐ＋層を形成し
、二層目のエピタキシャル成長後。
ピタキシャル成長後、コレクタ用埋込みｐ＋層を形成し
、二層目のエピタキシャル成長後。
エミッタおよびコレクタ形成用 ｐ＋層を形成すること
によって、上下の２１層を連続させ、コレクタ領域をエ
ミッタ領域よ１も深くする。
によって、上下の２１層を連続させ、コレクタ領域をエ
ミッタ領域よ１も深くする。
Ｃ６従来の技術
第４図は従来方式のラテラル型ｐｎｐ トランジスタ
の断面図で１図中、１はｐ−型半導体基板、２はｎ＋型
埋込み層、３はｎ″″型エピタキシャル成長層、４は
Ｐ＋型アイソレーション領域、５はエミッタ領域、６は
コレクタ領域、７はベースコンタクト領域、Ｅはエミッ
タ電極、Ｃはコレクタ電極、Ｂはベース電極を表わす。
の断面図で１図中、１はｐ−型半導体基板、２はｎ＋型
埋込み層、３はｎ″″型エピタキシャル成長層、４は
Ｐ＋型アイソレーション領域、５はエミッタ領域、６は
コレクタ領域、７はベースコンタクト領域、Ｅはエミッ
タ電極、Ｃはコレクタ電極、Ｂはベース電極を表わす。
Ｄ０発明が解決しようとする問題点
第４図に示す従来方式では、高いｈＰＲを得ることは難
しい、すなわち、エミッタ領域５ からエピタキシャル
成長層３へ注入される少数キヤ、リアのうち、コレクタ
電流となるのは、殆んどコレクタ領域６ に対向するエ
ミッタ領域５ の側面から放出されるものだけである。
しい、すなわち、エミッタ領域５ からエピタキシャル
成長層３へ注入される少数キヤ、リアのうち、コレクタ
電流となるのは、殆んどコレクタ領域６ に対向するエ
ミッタ領域５ の側面から放出されるものだけである。
さらに、ラテラル型ｐｎｐ ）’ランジスタのエミッ
タ領域５およびコレクタ領域６は、ｎｐｎ トランジ
スタのベースと同時に形成されるから、あまり深くでき
ない、したがって、輸送効率がさらに悪くなるという欠
点があった。
タ領域５およびコレクタ領域６は、ｎｐｎ トランジ
スタのベースと同時に形成されるから、あまり深くでき
ない、したがって、輸送効率がさらに悪くなるという欠
点があった。
本発明の目的は、少数キャリアの輸送効率を高くし、従
来と同一のエピタキシャル成長層の不純物濃度およびベ
ース幅でも、従来より高い ｈＦＲを有するラテラル型
トランジスタを提供することである。
来と同一のエピタキシャル成長層の不純物濃度およびベ
ース幅でも、従来より高い ｈＦＲを有するラテラル型
トランジスタを提供することである。
Ｅ０問題点を解決するための手段
上記目的を達成するために１本発明によるラテラル型ト
ランジスタはエミッタ領域よりも深いコレクタ領域を有
することを要旨とする。
ランジスタはエミッタ領域よりも深いコレクタ領域を有
することを要旨とする。
本発明の有利な実施の態様においては、上記コレクタ領
域はエミッタ領域の略２倍の深さである。。
域はエミッタ領域の略２倍の深さである。。
Ｆ０作用
第２図（ａ）、（ｂ）は、それぞれ従来法および本発明
による方法で作成されたトランジスタにおけるエミッタ
領域 ５ からコレクタ領域６ への少数キャリアの流
れを模式的に示す０図中、二重矢印はコレクタ電流とな
る少数キャリア（ホール）の流れを示し、−重矢印はベ
ース電流となる少数キャリア（ホール）の流れを示して
いる。
による方法で作成されたトランジスタにおけるエミッタ
領域 ５ からコレクタ領域６ への少数キャリアの流
れを模式的に示す０図中、二重矢印はコレクタ電流とな
る少数キャリア（ホール）の流れを示し、−重矢印はベ
ース電流となる少数キャリア（ホール）の流れを示して
いる。
第２図かられかるように、コレクタ領域６ をエミッタ
領域５ に較べ深くすることによって、エミッタ領域５
から注入される少数キャリアをより効率よくコレクタ
領域６ に収集できるため。
領域５ に較べ深くすることによって、エミッタ領域５
から注入される少数キャリアをより効率よくコレクタ
領域６ に収集できるため。
ベース電流を減らすことができ、高い ｈｕｇのトラン
ジスタを実現することができる。
ジスタを実現することができる。
Ｇ、実施例
以下に、図面を参照しながら、実施例を用いて本発明を
一層詳細に説明するが、それらは例示に過ぎず、本発明
の枠を越えることなしにいろいろな変形や改良があり得
ることは勿論である。
一層詳細に説明するが、それらは例示に過ぎず、本発明
の枠を越えることなしにいろいろな変形や改良があり得
ることは勿論である。
第１図は１本発明によるラテラル型ｐｎｐ トランジ
スタの断面図で、図中、第４図と共通する引用番号は第
４図におけるものと同じか、またはそれに対応する部分
を表わす。
スタの断面図で、図中、第４図と共通する引用番号は第
４図におけるものと同じか、またはそれに対応する部分
を表わす。
本発明によれば、エピタキシャル成長は２回に分けて行
なわれる。ｐ−型半導体基板１表面のｎ＋埋込み層２
となる領域にｎ 型不純物、アイソレーション領域４
となる領域に Ｐ型不純物を拡散させる。ついで、その
上に第１の ｎ−型エピタキシャル成長層 ３′を成長
させる。その際、前に拡散された不純物は、第１図に模
式的に示されているように、エピタキシャル成長層３′
内で上に向かっても拡散し、埋込み層を形成する。その
表面のコレクタ領域６ となる領域およびアイソレーシ
ョン領域４ に ｐ 型不純物を拡散させる。さらに、
その上に第２の ｎ−型エピタキシャル成長層 ３ を
成長させ、その表面にアイソレーション領域４、エミッ
タ領域５、コレクタ領域６ およびベースコンタクト領
域 ７を形成する。第１のエピタキシャル成長層３′の
中に拡散させられた不純物は上に向がっても拡散し、第
２のエピタキシャル成長層表面から拡散によって設けら
れた領域と一体となった領域を形成する。このようにし
て形成されたコレクタ領域６ はエミッタ領域５ より
も深く、前者の深さは後者の深さのほぼ２倍となる。
なわれる。ｐ−型半導体基板１表面のｎ＋埋込み層２
となる領域にｎ 型不純物、アイソレーション領域４
となる領域に Ｐ型不純物を拡散させる。ついで、その
上に第１の ｎ−型エピタキシャル成長層 ３′を成長
させる。その際、前に拡散された不純物は、第１図に模
式的に示されているように、エピタキシャル成長層３′
内で上に向かっても拡散し、埋込み層を形成する。その
表面のコレクタ領域６ となる領域およびアイソレーシ
ョン領域４ に ｐ 型不純物を拡散させる。さらに、
その上に第２の ｎ−型エピタキシャル成長層 ３ を
成長させ、その表面にアイソレーション領域４、エミッ
タ領域５、コレクタ領域６ およびベースコンタクト領
域 ７を形成する。第１のエピタキシャル成長層３′の
中に拡散させられた不純物は上に向がっても拡散し、第
２のエピタキシャル成長層表面から拡散によって設けら
れた領域と一体となった領域を形成する。このようにし
て形成されたコレクタ領域６ はエミッタ領域５ より
も深く、前者の深さは後者の深さのほぼ２倍となる。
第３図は本発明の他の一つの実施の態様によるラテラル
型ｐｎｐ トランジスタの断面図で、図示のようにエ
ミッタ領域５ の直下に ｎ＋型埋込み層の突出部を設
けることによって、エミッタ底面からのホールの注入が
支配的になる。こうするとコレクタを深くした効果はさ
らに大きくなり。
型ｐｎｐ トランジスタの断面図で、図示のようにエ
ミッタ領域５ の直下に ｎ＋型埋込み層の突出部を設
けることによって、エミッタ底面からのホールの注入が
支配的になる。こうするとコレクタを深くした効果はさ
らに大きくなり。
余分なベース電流は低下し、ｈＰＢは高くなる。
第１図および第３図において、ｐ＋型コレクタ層 ６
は ｐ＋型エミッタ層 ５ に較べ深くなっているが、
ｐ＋型コレクタ層 ６ の上層がＰ中型エミッタ層 ５
と同一マスクで形成されている点は従来の方法と同じ
であるから、ｈｕｇの制御性は従来の形状と変わらない
。
は ｐ＋型エミッタ層 ５ に較べ深くなっているが、
ｐ＋型コレクタ層 ６ の上層がＰ中型エミッタ層 ５
と同一マスクで形成されている点は従来の方法と同じ
であるから、ｈｕｇの制御性は従来の形状と変わらない
。
Ｈ５発明の詳細
な説明した通り、本発明によれば、ｈＦｆｌが高いラテ
ラル型トランジスタを実現することができる。さらに、
コレクタ抵抗が減少し、また、第１図に示すように、コ
レクタ用埋込みｐ＋層を形成する際にアイソレーション
部にも埋込み ２１層を形成することにより、従来のよ
うに１回の拡散でアイソレーション拡散をする必要がな
くなる。
ラル型トランジスタを実現することができる。さらに、
コレクタ抵抗が減少し、また、第１図に示すように、コ
レクタ用埋込みｐ＋層を形成する際にアイソレーション
部にも埋込み ２１層を形成することにより、従来のよ
うに１回の拡散でアイソレーション拡散をする必要がな
くなる。
そのため、アイソレーション部の横方向拡散が小さく、
トランジスタの寸法を小さくでき高集積化に有利である
。
トランジスタの寸法を小さくでき高集積化に有利である
。
第１図は１本発明によるラテラル型ｐｎｐ トランジ
スタの断面図、第２図はラテラル型トランジスタにおけ
るエミッタ領域からコレクタ領域への少数キャリアの流
れを模式的に示す図、第３図は本発明の他の一つの実施
の態様によるラテラル型ｐｎｐ トランジスタの断面
図、第４図は従来方式のラテラル型ｐｎｐ トランジ
スタの断面図である。 ０．ｙ・・・・・・・・・Ｐ′″型半導体基板、２・・
・・・・・・・ｎ１型埋込み層、３．３’・・・・・・
・・・ ｎ″″型エピタキシャル成長層、４・・・・・
・・・・ Ｐ÷型アイソレーション領域、５・・・・・
・・・・エミッタ領域、６・・・・・・・・・コレクタ
領域、７・・・・・・・・・ベースコンタクト領域、Ｅ
・・・・・・・・・エミッタ電極、Ｃ・・・・・・・・
・コレクタ電極、Ｂ・・・・・・・・・ベース電極。
スタの断面図、第２図はラテラル型トランジスタにおけ
るエミッタ領域からコレクタ領域への少数キャリアの流
れを模式的に示す図、第３図は本発明の他の一つの実施
の態様によるラテラル型ｐｎｐ トランジスタの断面
図、第４図は従来方式のラテラル型ｐｎｐ トランジ
スタの断面図である。 ０．ｙ・・・・・・・・・Ｐ′″型半導体基板、２・・
・・・・・・・ｎ１型埋込み層、３．３’・・・・・・
・・・ ｎ″″型エピタキシャル成長層、４・・・・・
・・・・ Ｐ÷型アイソレーション領域、５・・・・・
・・・・エミッタ領域、６・・・・・・・・・コレクタ
領域、７・・・・・・・・・ベースコンタクト領域、Ｅ
・・・・・・・・・エミッタ電極、Ｃ・・・・・・・・
・コレクタ電極、Ｂ・・・・・・・・・ベース電極。
Claims (2)
- （１） （ａ）エミッタ領域よりも深いコレクタ領域を有するこ
とを特徴とするラテラル型トランジスタ。 - （２）上記コレクタ領域がエミッタ領域の略２倍の深さ
であることを特徴とする、特許請求の範囲第１項記載の
ラテラル型トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13474986A JPS62291962A (ja) | 1986-06-12 | 1986-06-12 | ラテラル型トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13474986A JPS62291962A (ja) | 1986-06-12 | 1986-06-12 | ラテラル型トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62291962A true JPS62291962A (ja) | 1987-12-18 |
Family
ID=15135677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13474986A Pending JPS62291962A (ja) | 1986-06-12 | 1986-06-12 | ラテラル型トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62291962A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07169772A (ja) * | 1993-12-13 | 1995-07-04 | Nec Corp | バイポ−ラトランジスタ及びその製造方法 |
| JP2002319590A (ja) * | 2001-04-20 | 2002-10-31 | Denso Corp | 半導体装置 |
| EP2827373A3 (en) * | 2013-07-19 | 2015-04-29 | Freescale Semiconductor, Inc. | Protection device and related fabrication methods |
-
1986
- 1986-06-12 JP JP13474986A patent/JPS62291962A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07169772A (ja) * | 1993-12-13 | 1995-07-04 | Nec Corp | バイポ−ラトランジスタ及びその製造方法 |
| JP2653019B2 (ja) * | 1993-12-13 | 1997-09-10 | 日本電気株式会社 | バイポ−ラトランジスタ及びその製造方法 |
| JP2002319590A (ja) * | 2001-04-20 | 2002-10-31 | Denso Corp | 半導体装置 |
| EP2827373A3 (en) * | 2013-07-19 | 2015-04-29 | Freescale Semiconductor, Inc. | Protection device and related fabrication methods |
| US9543420B2 (en) | 2013-07-19 | 2017-01-10 | Nxp Usa, Inc. | Protection device and related fabrication methods |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS62291962A (ja) | ラテラル型トランジスタ | |
| JPH0478163A (ja) | 半導体装置 | |
| JPS61160967A (ja) | 半導体注入集積論理回路装置 | |
| JPH0439788B2 (ja) | ||
| JPS6092674A (ja) | 定電圧ダイオ−ド | |
| JPS60105265A (ja) | 相補型半導体装置の製造方法 | |
| JPS63136660A (ja) | 半導体装置とその製造法 | |
| JPH0439787B2 (ja) | ||
| JPS61164251A (ja) | 半導体注入集積論理回路装置 | |
| JPH0383374A (ja) | 半導体記憶装置 | |
| JPS61207066A (ja) | バイポ−ラトランジスタ | |
| JPS63293974A (ja) | 半導体装置及びその製造方法 | |
| JPH01187868A (ja) | 半導体装置 | |
| JPS6393154A (ja) | 半導体装置 | |
| JPS6318674A (ja) | 化合物半導体装置 | |
| JPH061814B2 (ja) | 半導体装置 | |
| JPS5848452A (ja) | Ｉ↑２ｌ集積回路装置及びその製造方法 | |
| JPH01196173A (ja) | 半導体装置 | |
| JPS62293666A (ja) | 半導体集積回路装置の製造方法 | |
| JPS61242061A (ja) | 半導体装置 | |
| JPH0138378B2 (ja) | ||
| JPS58212171A (ja) | 半導体装置 | |
| JPS6370569A (ja) | ダンパ−ダイオ−ド内蔵型トランジスタ | |
| JPH03123033A (ja) | 半導体装置 | |
| JPH0439789B2 (ja) |