JPS5848452A - Ｉ↑２ｌ集積回路装置及びその製造方法 - Google Patents
Ｉ↑２ｌ集積回路装置及びその製造方法Info
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- JPS5848452A JPS5848452A JP56146667A JP14666781A JPS5848452A JP S5848452 A JPS5848452 A JP S5848452A JP 56146667 A JP56146667 A JP 56146667A JP 14666781 A JP14666781 A JP 14666781A JP S5848452 A JPS5848452 A JP S5848452A
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- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 239000004065 semiconductor Substances 0.000 claims abstract description 42
- 239000012535 impurity Substances 0.000 claims abstract description 31
- 238000000034 method Methods 0.000 claims abstract description 12
- 239000000758 substrate Substances 0.000 claims description 8
- 230000005284 excitation Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 abstract 2
- 230000006641 stabilisation Effects 0.000 abstract 1
- 238000011105 stabilization Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 41
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 241000208140 Acer Species 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0229—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of bipolar structures
- H01L27/0233—Integrated injection logic structures [I2L]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＩ２Ｌ （Ｉｎｔｇｒａｔｔｄ ｉｎ）ｅｃｔ
ｉｏｎＬｏｇｉｔｙ）集積回路装置及びその製造方法に
関する。
ｉｏｎＬｏｇｉｔｙ）集積回路装置及びその製造方法に
関する。
Ｔ２Ｌ回路は、一般めリニアなアナログ回路と共に同一
半導体チップ上に集積回路装置れて形成されることが多
い。かかる集積回路装置の概略断面を第１図に示す。ｌ
はＰ型半導体基−であシ、その−主面上に低濃緻のＮ重
工ｆタキシャル成長層２が被着形成されている。このＮ
型半導体層を互いに分離して島領゛域２α、２Ａとナベ
くＰ型のアイソレーション領域３が選択的に形成されて
卦シ、これら島領域’ｌａ、’ｌｂ内にそれぞれＩ２５
回路及びリニア回路の各セルが集積化されているｇ “すなわち、高値域２σ゛丙の干型領域４及び５がそれ
ぞれインバータトラン−）ムクのペース及びインジェク
タトランジスタのエミッタ（インジェクタ）であり、ペ
ース４内にＮ型のコレクタ領域６が形成されている。ま
た、島領域２ｈ内のＰ型領域７がバイポーラトランジス
タのペースであ楓１Ｎ型領域８がエミッタである。かか
る場合においては、■２Ｌ回路の領域４及び５はリニア
回路のペース領域７と同時に形成され、またＩ２５回路
の領域６はリニア回路のエミッタ領域８と同時に形成さ
れる。
半導体チップ上に集積回路装置れて形成されることが多
い。かかる集積回路装置の概略断面を第１図に示す。ｌ
はＰ型半導体基−であシ、その−主面上に低濃緻のＮ重
工ｆタキシャル成長層２が被着形成されている。このＮ
型半導体層を互いに分離して島領゛域２α、２Ａとナベ
くＰ型のアイソレーション領域３が選択的に形成されて
卦シ、これら島領域’ｌａ、’ｌｂ内にそれぞれＩ２５
回路及びリニア回路の各セルが集積化されているｇ “すなわち、高値域２σ゛丙の干型領域４及び５がそれ
ぞれインバータトラン−）ムクのペース及びインジェク
タトランジスタのエミッタ（インジェクタ）であり、ペ
ース４内にＮ型のコレクタ領域６が形成されている。ま
た、島領域２ｈ内のＰ型領域７がバイポーラトランジス
タのペースであ楓１Ｎ型領域８がエミッタである。かか
る場合においては、■２Ｌ回路の領域４及び５はリニア
回路のペース領域７と同時に形成され、またＩ２５回路
の領域６はリニア回路のエミッタ領域８と同時に形成さ
れる。
尚、９α、９ｂはいわゆるコーレクタ埋込層であシ、工
１ピタキシャル層２α、２ｂの抵抗を低くするためのも
のである。
１ピタキシャル層２α、２ｂの抵抗を低くするためのも
のである。
ここで、■２Ｌ回路にあっては、ペース領域４のシャロ
ー化を図って回路の集積度を向上させるために、Ｎ型コ
レクタ領域６の形成に際しドープドポリシリコンｉを用
いた不純物導入法が用いらｈることが多いが、コレクタ
領域６の濃度や深さを調整することがプロセス上困難で
ある。また熱拡散による方法も用いられるが、この場合
も同様な欠点を有する。特に、図示したように、リニア
回路のバイポーラ素子のエミッタ拡散と同時にＩ２５回
路のインバータ素子のコレクタ拡散が行われる関係上プ
ロセスのバラツキが直接歩留シに影響して好ましくない
。
ー化を図って回路の集積度を向上させるために、Ｎ型コ
レクタ領域６の形成に際しドープドポリシリコンｉを用
いた不純物導入法が用いらｈることが多いが、コレクタ
領域６の濃度や深さを調整することがプロセス上困難で
ある。また熱拡散による方法も用いられるが、この場合
も同様な欠点を有する。特に、図示したように、リニア
回路のバイポーラ素子のエミッタ拡散と同時にＩ２５回
路のインバータ素子のコレクタ拡散が行われる関係上プ
ロセスのバラツキが直接歩留シに影響して好ましくない
。
本発明゛の目的はプロセスの安定化を図りかつ特性の安
定なＩ２Ｌ’回路装置及びその製造方法を提供すること
である。
定なＩ２Ｌ’回路装置及びその製造方法を提供すること
である。
本発明によるＩ２Ｌ集積回路装置は、低濃度の半導体層
と、この半導体層の一部を島領域とすべくこの一部領域
の周囲及び底部に設けられてこの領域を囲繞する逆導電
型の囲繞領域とを有し、島領域をコレクタ、囲繞領域を
ペース、半導体層をエミッタとしてＩ２５回路のインバ
ータトランジスタ素子としてなることを特徴としている
。
と、この半導体層の一部を島領域とすべくこの一部領域
の周囲及び底部に設けられてこの領域を囲繞する逆導電
型の囲繞領域とを有し、島領域をコレクタ、囲繞領域を
ペース、半導体層をエミッタとしてＩ２５回路のインバ
ータトランジスタ素子としてなることを特徴としている
。
体層を形成し、この半導体層に選択的に基板と同導電型
の不純物領域を形成し、半導体層上に再び同導電型の低
濃度の半導体層を形成し、不純物領域直上の半導体層の
部分をリング状に囲繞しかつ不純物領域と連結してこの
領域と同導電型の別の不純物領域を選択的に形成するも
ので、不純物領域直上の半導体層の部分をコレクタ、不
純物領域をペース、半導体層をエミッタとしてＩ２５回
路のインバータトランジスタ素子として用い得るように
したことを特徴としている。
の不純物領域を形成し、半導体層上に再び同導電型の低
濃度の半導体層を形成し、不純物領域直上の半導体層の
部分をリング状に囲繞しかつ不純物領域と連結してこの
領域と同導電型の別の不純物領域を選択的に形成するも
ので、不純物領域直上の半導体層の部分をコレクタ、不
純物領域をペース、半導体層をエミッタとしてＩ２５回
路のインバータトランジスタ素子として用い得るように
したことを特徴としている。
以下に図面を参照しつつ本発明を説明する。
第２図は本発明の実施例を示す製造工程順の各断面図で
あり、（Ａ）のように例えば５−＝１０Ωｍ位のＰ型半
導体基板１にアンチモン等のＮ型不純物を用いて高濃度
のＮ型埋込層９を形成し、基板１の上面にＮ型の単結晶
層２鷺エピタキシヤル成長法によシ形成する。次に、（
Ｂ）の如く、この半導体層２にがロン等のＰ型不純物を
用いて低濃度のＰ型不純物領域４を選択的に形成する。
あり、（Ａ）のように例えば５−＝１０Ωｍ位のＰ型半
導体基板１にアンチモン等のＮ型不純物を用いて高濃度
のＮ型埋込層９を形成し、基板１の上面にＮ型の単結晶
層２鷺エピタキシヤル成長法によシ形成する。次に、（
Ｂ）の如く、この半導体層２にがロン等のＰ型不純物を
用いて低濃度のＰ型不純物領域４を選択的に形成する。
そして、（Ｃ）の様に半導体層２９上面に再びＮ型の低
濃度のエピタキシャル成長層２′を設け、しかる後に、
（Ｄ）に示す如く不純物領域４の直上における半導体層
２０１部を囲んで島領域６とすべく、リング状のＰ型高
濃度領域４′を選択的に形成する。この領域４′Ｆ！、
不純物領域４と連結して形成される必要がある。この時
、同時にインジェクタ領域となるべきＰ型領域５も同時
に形成される。
濃度のエピタキシャル成長層２′を設け、しかる後に、
（Ｄ）に示す如く不純物領域４の直上における半導体層
２０１部を囲んで島領域６とすべく、リング状のＰ型高
濃度領域４′を選択的に形成する。この領域４′Ｆ！、
不純物領域４と連結して形成される必要がある。この時
、同時にインジェクタ領域となるべきＰ型領域５も同時
に形成される。
次に、表面保護膜１０を選択的に開口して電極配線の導
出がなされるが、（Ｅ）に示す如く、１１がコレクタ電
極、１２がペース電極、１３がインジェクタ電極となっ
ている。この場合、電極１２及び１３は対応する領域４
′及び５が共に高濃度であるからオーミックコンタクト
となっているが、コレクタ領域となる部分６はエピタキ
シャル層２がそのまま用いられているために低濃度とな
っており、−よって電極１１とのオーミックコンタクト
は困難である。従って、−例えば電極１１としてＮ型不
純物を予め高濃度に含有したいわゆる、ドープドポリシ
リコン層を用いれば、熱処理によシこの４ｖシシコン層
内のＮ型不純物がＮ型領域６内に導入拡散されてオーミ
ックコンタクトが極めて狭い開口で可能となる利点があ
や。
出がなされるが、（Ｅ）に示す如く、１１がコレクタ電
極、１２がペース電極、１３がインジェクタ電極となっ
ている。この場合、電極１２及び１３は対応する領域４
′及び５が共に高濃度であるからオーミックコンタクト
となっているが、コレクタ領域となる部分６はエピタキ
シャル層２がそのまま用いられているために低濃度とな
っており、−よって電極１１とのオーミックコンタクト
は困難である。従って、−例えば電極１１としてＮ型不
純物を予め高濃度に含有したいわゆる、ドープドポリシ
リコン層を用いれば、熱処理によシこの４ｖシシコン層
内のＮ型不純物がＮ型領域６内に導入拡散されてオーミ
ックコンタクトが極めて狭い開口で可能となる利点があ
や。
かかる方法により得られた製造において Ｉ２５回路の
インジェクタトランジスタ素子は、Ｐ型領斌５がインジ
ェクタ用のエミッタ、半導体層２がペース、不純物領域
４．４’７５ｆコレクタであるラテラルＰＮＰでアシ、
インバータトランジスタ素子は、不純物領域４．４にて
囲繞された半導体層２の部分６がコレクタ、この不純物
領域４，４′カニペース、埋込層９及び半導体層２がエ
ミッタとなる逆パーティカルＮＰＮである。
インジェクタトランジスタ素子は、Ｐ型領斌５がインジ
ェクタ用のエミッタ、半導体層２がペース、不純物領域
４．４’７５ｆコレクタであるラテラルＰＮＰでアシ、
インバータトランジスタ素子は、不純物領域４．４にて
囲繞された半導体層２の部分６がコレクタ、この不純物
領域４，４′カニペース、埋込層９及び半導体層２がエ
ミッタとなる逆パーティカルＮＰＮである。
ペース領域である不純物領域４，４δうち底部領域４が
ペース活性層であシ、リング状領域４ｈペース活性層の
抵抗を低めるためとラテラルＰＮＦＶ“ コレクタ
履なるためのものである。かかる構造と−することによ
ｆｉ、ＮＰＮ型のインバータトランジスタ素子のコレク
タ領域６がエピタキシャル半導体層２そのものの１部を
用いているために、他の部分に一体に集積化されるリニ
ア部のトランジスタ素子のエミッタ領域の形成が単独で
なされ得ることになって、リニア素子の〜１の調節が−
めて容易となり、高精度のアナログ回路が実現でき歩留
シの低下を防止し得る。
ペース活性層であシ、リング状領域４ｈペース活性層の
抵抗を低めるためとラテラルＰＮＦＶ“ コレクタ
履なるためのものである。かかる構造と−することによ
ｆｉ、ＮＰＮ型のインバータトランジスタ素子のコレク
タ領域６がエピタキシャル半導体層２そのものの１部を
用いているために、他の部分に一体に集積化されるリニ
ア部のトランジスタ素子のエミッタ領域の形成が単独で
なされ得ることになって、リニア素子の〜１の調節が−
めて容易となり、高精度のアナログ回路が実現でき歩留
シの低下を防止し得る。
第３図は本発明の他の製造工程順の各断面図であり、第
２図と同等部分は同一符号、により示されている。先ず
、（Ａ）に示すようにＰ型半導体基板上に埋込層となる
べき高濃度のＮ型領域９を選択的に形成し、（Ｂ）Ω如
くこの領域９内にインバータトランジスタの活性ペース
層となるＰ型領域４を形成する。そして、（Ｃ）の様に
この基板１の上面にＮ型の低濃度エピタキシャル層２を
成長させる。この時、エピタキシャル層２内へＰ型領域
４が立上って拡散される。
２図と同等部分は同一符号、により示されている。先ず
、（Ａ）に示すようにＰ型半導体基板上に埋込層となる
べき高濃度のＮ型領域９を選択的に形成し、（Ｂ）Ω如
くこの領域９内にインバータトランジスタの活性ペース
層となるＰ型領域４を形成する。そして、（Ｃ）の様に
この基板１の上面にＮ型の低濃度エピタキシャル層２を
成長させる。この時、エピタキシャル層２内へＰ型領域
４が立上って拡散される。
しかる後に、ＣＤ）に示す如く、この半導体層２の不純
物領域４の直上の部分９を囲繞するようにＰ型高濃度す
ング状囲繞領域４′を選択的に形成する。この領域４社
不純物領域４と連結するようにし銭ンパータ素子のペー
ス領域となる。同時に一インノエクタ領域５が形成され
る。そして、第２図の例と同様にして電極１１ 、１２
及び１３が保護層１０上に選択的に形成される。電極１
１はＮ型のドープドポリシリコン層としてコレクタ領域
６とのオーミックコンタクトを良好とすると共に、この
ポリシリコン層１１をＮ型拡散源とすることにょシ、コ
レクタ領域６を狭くすることができることは第２図の例
と同様である。
物領域４の直上の部分９を囲繞するようにＰ型高濃度す
ング状囲繞領域４′を選択的に形成する。この領域４社
不純物領域４と連結するようにし銭ンパータ素子のペー
ス領域となる。同時に一インノエクタ領域５が形成され
る。そして、第２図の例と同様にして電極１１ 、１２
及び１３が保護層１０上に選択的に形成される。電極１
１はＮ型のドープドポリシリコン層としてコレクタ領域
６とのオーミックコンタクトを良好とすると共に、この
ポリシリコン層１１をＮ型拡散源とすることにょシ、コ
レクタ領域６を狭くすることができることは第２図の例
と同様である。
本例においても、第２図（Ｅ）の構造と同じ装置が得ら
れて、同一の効果を期待し得ることになる。
れて、同一の効果を期待し得ることになる。
叙上の如く、本発明によればＩＪ ニア集積回路のバイ
ポーラ素子とは独立して１２５回路のインバータ素子の
コレクタが形成されるから、リニア部のバイポーラ素子
の”ＦＥの調整が容易となり、特性の安定化が図れると
共に、Ｉ２５回路の素子自身の特性も独自に決定されこ
れまた安定性が増大する。
ポーラ素子とは独立して１２５回路のインバータ素子の
コレクタが形成されるから、リニア部のバイポーラ素子
の”ＦＥの調整が容易となり、特性の安定化が図れると
共に、Ｉ２５回路の素子自身の特性も独自に決定されこ
れまた安定性が増大する。
尚、コレクタコンタクトのために予め不純物を含有した
ドープドポリシリコンを用いたが、不純物を含まないポ
リシリコンを形成しておき後で熱拡散やイオン注入法等
により不純物を導入して、熱処理をもってＩリシリコン
よりコレクタ領域部６とのオーミックコンタクトをとる
ようにしても良い。この−リシリコン層はそのまま配線
層として用い得るものである。
ドープドポリシリコンを用いたが、不純物を含まないポ
リシリコンを形成しておき後で熱拡散やイオン注入法等
により不純物を導入して、熱処理をもってＩリシリコン
よりコレクタ領域部６とのオーミックコンタクトをとる
ようにしても良い。この−リシリコン層はそのまま配線
層として用い得るものである。
第１図は従来のＩ２５回路とリニア回路とを同一基板上
にて集積化した場合の概略断面図、第２図及び第３図は
本発明の製造方法を示す工程順の各断面図である。 主要部分の符号の説明 １・・・半導体基板 ２・・・半導体層４．
４・・・不純物領域 訃・・インジェクタ領域６
・・・コレクタ島領域 出願人 パイオニア株式会社 代理人 弁理士藤村元彦 簗、／ Ｉｌｌ 本２Ｉ２Ｉ ４’／ ＃３図 “
にて集積化した場合の概略断面図、第２図及び第３図は
本発明の製造方法を示す工程順の各断面図である。 主要部分の符号の説明 １・・・半導体基板 ２・・・半導体層４．
４・・・不純物領域 訃・・インジェクタ領域６
・・・コレクタ島領域 出願人 パイオニア株式会社 代理人 弁理士藤村元彦 簗、／ Ｉｌｌ 本２Ｉ２Ｉ ４’／ ＃３図 “
Claims (1)
- （１）−導電型の半導体基板と、これと逆導電−の低濃
度の半導体層と、こめ半導体層の一部を島領域とすべく
この一部領域の周囲及び底部に設けられてとの領域を囲
繞する前ｉ−導−型の囲繞領域とを有し、励記島領域を
コレクタ、前記囲繞領域をペース、前記半導体層をエミ
ッタとしてＩ２Ｌ向路のインパニタトランジスタ素子と
してなることを特徴とするＩ２Ｌ集積回路装置。
′（２）所定導電型の半導体基板上に逼導電型の低濃度
の半導体層を形成し、こめ半導体層に選択的に前記所定
導電型の不純物領域を形成し、前記半導体層上に再びこ
の層と同導電型の低濃鹸め半導体層を形成し、前記不純
物領域直上の前記半導体層の部分をリング状に囲繞しか
つ前記不純物領域と連結しそこの値域と同導電−の別の
不純物領域を選択的に形成し、前記不純物領域直上の部
分をコ゛レクタ、前記不純物領域をペースζ前記半導体
層を二層ツタとして■２Ｌ向路のイシパータトランジス
タ素子として用い得るようにしたことを特徴とする■２
Ｌ集積回路装、置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56146667A JPS5848452A (ja) | 1981-09-17 | 1981-09-17 | Ｉ↑２ｌ集積回路装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56146667A JPS5848452A (ja) | 1981-09-17 | 1981-09-17 | Ｉ↑２ｌ集積回路装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5848452A true JPS5848452A (ja) | 1983-03-22 |
Family
ID=15412889
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56146667A Pending JPS5848452A (ja) | 1981-09-17 | 1981-09-17 | Ｉ↑２ｌ集積回路装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5848452A (ja) |
-
1981
- 1981-09-17 JP JP56146667A patent/JPS5848452A/ja active Pending
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