JPS6229904B2 - - Google Patents

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JPS6229904B2
JPS6229904B2 JP51090783A JP9078376A JPS6229904B2 JP S6229904 B2 JPS6229904 B2 JP S6229904B2 JP 51090783 A JP51090783 A JP 51090783A JP 9078376 A JP9078376 A JP 9078376A JP S6229904 B2 JPS6229904 B2 JP S6229904B2
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substrate
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Ii Horinsu Burian
Teii Neruson Kaaru
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National Semiconductor Corp
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Publication date
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Description

【発明の詳細な説明】 モノリシツク半導体装置におけるトランジスタ
は比較的高いコレクタ抵抗を有し、例えば１アン
ペア以上の高電力装置には不適当である。この様
なトランジスタは、例えば、Ｎ形エピタキシヤル
層中にＰ形ベース拡散領域を有し、Ｎ形エピタキ
シヤル層はＰ形基板上に成長される。N+形埋込
層は、Ｐ形基板中にＮ形エピタキシヤル層が成長
する前にベース領域の下に拡散により形成され
る。N+形エミツタ拡散領域はＰ形ベース拡散領
域に形成され、コレクタ接触領域はＮ形エピタキ
シヤル層中のＰ形ベース拡散領域から横にずれた
位置にN+形拡散により形成される。
この様なトランジスタのコレクタ抵抗は、Ｐ形
ベース領域の下端とN+形埋込層の上端間の経路
と、ベース領域の下からコレクタ接触領域への主
としてN+形埋込層領域を通る横経路と、N+形埋
込層の上方からコレクタ結合領域への縦経路とか
ら形成される。広く知られた設計では、横経路が
コレクタ抵抗の約半分を占め、コレクタ接触拡散
領域の下方の縦経路は全コレクタ抵抗の約40％を
占める。
全体のコレクタ抵抗を減少させる１つの周知の
技術は、N+形コレクタ接触領域を深く拡散し、
Ｎ形エピタキシヤル層を介して下方に伸長し、
N+形埋込領域と接触せしめることである。N+形
障壁層とコレクタ接触領域との間の経路が全体の
コレクタ抵抗の約40％を占めるので、実質的にコ
レクタ抵抗が減少する。しかし、ベース領域の下
から深く拡散されたコレクタ接触領域の上方への
横経路は依然として残つており、これが全体の抵
抗の多くの部分を占める。
単体のトランジスタはこの様な横経路は存在せ
ず、コレクタ抵抗が低い。エミツタ、ベース及び
コレクタは、Ｎ形エピタキシヤル領域とともに縦
に配列されている。Ｎ形エピタキシヤル領域は、
N+形基板上に成長されベース拡散がなされる。
基板の表面下はコレクタ接触表面として使用され
る。主要な抵抗はＰ形ベースとＮ形エピタキシヤ
ル層の下端との間にのみ形成され、コレクタ抵抗
は低く、この様な単独トランジスタは良好な電流
特性が得られる。
本発明は、低いコレクタ抵抗を有し、低い飽和
電圧で高電流動作をするのに適したモノシリツク
集積回路トランジスタを提供するものである。高
電流トランジスタは、基板の底表面におけるコレ
クタ結合を有する半導体に垂直状に形成される。
ウエーハ上の他のトランジスタは上側表面上のコ
レクタ接触に対して横に形成される。これらのト
ランジスタ装置は高電流デバイスから電気的に独
立している。
本発明によつて作られる典型的NPNデバイス
において、最初に用いられる基板はＮ形材料であ
り、Ｎ形基板中高電流トランジスタが形成される
領域にN+形層領域が拡散される。そして、Ｐ形
層はＮ形基板上にエピタキシヤルに成長され、そ
の後第2N+形層領域は第1N+形層領域の上のＰ形
エピタキシヤル層の上表面に拡散される。こうし
て、この領域に２つの障壁N+形層が形成され
る。N+形障壁層は、また、Ｐ形エピタキシヤル
層の上表面中独立したラテラルトランジスタがウ
エーハ上に形成されるべき各領域に形成される。
Ｎ形エピタキシヤル層はＰ形エピタキシヤル層
の頂上に形成され、独立した拡散領域は種々のテ
バイスから分離されて形成される。これに続い
て、高電流トランジスタを含む全てのトランジス
タに対してベース拡散が行われ、次いで、独立し
たラテラルトランジスタに対するN+形上表面コ
レクタ接触拡散と同様に各トランジスタに対して
N+形エミツタ拡散が行われる。
モノリシツク装置の製造過程中、高温度過程で
は、高電流トランジスタ領域中の２つのN+形拡
散領域はそれぞれに向けて垂直に拡大する。こう
して２つのN+形拡散領域が重なり合い、Ｐ形ベ
スから下に一定の間隔をおいた領域からN+形基
板に伸びる厚くあるいは深く拡散されたN+形埋
込層が形成される。このトランジスタのコレクタ
結合はＮ形基板に対してなされる。こうして、コ
レクタ抵抗は、Ｐ形ベースの底部と深く拡散され
たN+形埋込層の頂上部との間の狭いＮ形エピタ
キシヤル領域に形成され、その値は比較的小さ
い。
Ｐ形エピタキシヤル層は、横方向に結合された
コレクタを有する標準形のデバイスである残りの
トランジスタに対する基板領域を形成する。縦方
向に電流が流れるトランジスタはチツプ上に１つ
だけ形成される。しかし、Ｎ形基板において共通
コレクタとした場合には１つ以上形成される。
Ｎ形フレーム領域は、Ｐ形エピタキシヤル層を
通る上下拡散により各集積回路チツプの境界に縦
方向に形成される。
チツプがウエーハから切り離されるとき、Ｐ形
エピタキシヤル層とＮ形基板層間のPN接合には
該PN接合に漏洩電流が流れるのを避けるために
埋込層が設けられる。
次に、添付図面を参照して従来技術を説明す
る。第１図には、軽くドーブされた（約１―10Ω
cmの体積抵抗を有する）Ｐ形基板１１と、この上
に成長された（約１―５Ωcm）のＮ形エピタキシ
ヤル層１２と、このＮ形エピタキシヤル層の成長
前にＰ形基板に拡散された（約20Ω／口の表面抵
抗を有する）N+埋込層１３とからなるモノリシ
ツク構造上に周知の方法で形成される２つのラテ
ラルトランジスタが示されている。各トランジス
タ領域は、標準の深さのP+隔離拡散領域１４に
より分離されている。Ｐ形ベース拡散領域１５が
形成された後、N+形エミツタ拡散領域１６とN+
形コレクタ拡散表面接触領域１７が形成される。
酸化表面層１８には、コレクタ電極２１、エミツ
タ電極２２及びベース電極２３の各金属接続用の
開口が設けられる。
この様なトランジスタは標準的な大きさでは非
常に大きなコレクタ抵抗を有するために、例えば
１アンペア以上といつた高電流には適さない。コ
レクタ抵抗は、Ｐ形ベース領域１５の下側表面か
らN+形埋込層１３の上表面への経路と、Ｐ形ベ
ース領域１５の下表面からN+形コレクタ接触領
域１７の下表面への経路特にN+形埋込層１３を
通る経路とN+形埋込層１３の上表面からN+形接
触領域１７へ上へ向う経路における物質の性質に
よつて決定される。全体の抵抗のうち、約40％は
N+形コレクタ接触領域１７とN+形埋込層１３と
の間の経路に分布しており、約50％はベース領域
１５の下部からコレクタ領域１７の下部へのＮ形
エピタキシヤル層を介する横方向経路に分布して
いる。これらの態様は多くの設計に使用されてい
る。
コレクタ抵抗を低くする周知のある技術は、コ
レクタ接触領域１７とN+形埋込層１３の間のＮ
形エピタキシヤル層を通る垂直経路を除去する方
法である。これは、ベース領域１５とエミツタ領
域１６の形成の前に深いN+形拡散プラグを有す
るコレクタ接触領域１７を形成することにより達
成される。この深い拡散がコレクタ接触領域つま
りプラグ１７をＮ形エピタキシヤル層１２を介し
て降下させN+形埋込層１３に重複して接触させ
る。これは、トランジスタのコレクタ電流容量に
２つの改善をもたらす。しかし、これは十分なコ
レクタ抵抗の降下をもたらせない。なぜならば、
ベース１５の下からコレクタ接触領域へ向う主と
してN+形埋込層１３を通るラテラル経路が依然
として存在するため、コレクタ抵抗の増大をもた
らすからである。
以下、添附図面を参照して本発明の実施例を説
明する。
第３図には、本発明による低コレクタ抵抗トラ
ンジスタの形成の第１段階が示されている。これ
は、高電流トランジスタが位置すべき領域におけ
るＮ形半導体基板３２（約、１Ωcmの体積抵抗を
有する）中に第1N+形層３１の拡散を有する。次
に、Ｎ形基板３２の頂上に（約１Ωcm）のＰ形層
３３をエピタキシヤル成長させる。第2N+形層３
４は直接第１埋込層３１の領域を越えてＰ形エピ
タキシヤル層３３に拡散する。そして、例えば参
照符号３５で示される様な同様のN+形層は、基
板上に単独トランジスタとして形成される他のト
ランジスタの位置におけるＰ形エピタキシヤル層
３３中に拡散される。
次に、第４図の様に、Ｎ形エピタキシヤル層３
６（約１Ωcm）がＰ形層３３の頂上に成長され、
次いでP+形独立領域１４がこのＮ形エピタキシ
ヤル層３６に拡散される。そして、Ｐ形ベース拡
散領域１５が形成される。次に、N+形エミツタ
拡散領域１６と独立トランジスタ用N+形コレク
タ接触領域１７が形成される。
製作工程のうち高温度過程中、例えば参照符号
１４で示される様な独立領域の深いP+拡散の
間、N+形埋込領域１３と３４はこれら２つの埋
込層が重り合い第４図に示す様に単一の薄いN+
形埋込層を形成するまで拡散する。右側のトラン
ジスタのコレクタは例えば金属コネクタ（電極）
３７を介してＮ形基板３２の下側表面に接続さ
れ、主なコレクタ抵抗はベース領域１５の下表面
とN+形埋込領域３４の上端間の軽路にのみ形成
される。N+形埋込層３４，３１とＮ形基板３２
が非常に低い経路を形成する。
Ｐ形エピタキシヤル層３３は第４図の左側のト
ランジスタに示されるように半導体ウエーハ上に
形成される他のすべてのトランジスタの装置基板
を形成する。このトランジスタは高いコレクタ抵
抗を有しているので、第４図の右側のバーチカル
トランジスタの電流容量は有しない。
第４図のモノリシツク集積回路において、バー
チカルトランジスタは２〜10アンペアの比較的高
い電流容量を有し、一方この集積回路の単独ラテ
ラルトランジスタは20ボルト以上のより好ましく
は25〜30ボルトの範囲のコレクタ―エミツタブレ
ークダウン電圧を有する。第４図に示すデバイス
では、Ｎ形基板領域３２はウエーハの大きさによ
るが12.7/1000〜50.8/1000cm（５〜20ミル）の厚
さ、0.08〜0.24Ωcmの抵抗を有する。Ｎ形基板３
２の抵抗が0.08Ωcm以下になると、Ｐ形エピタキ
シヤル層３３とＮ形基板層３２の間のPN接合が
集積回路製作過程における拡散段階中にＮ形エピ
タキシヤル層３６に向けて上昇する。他方、Ｎ形
基板層３２の抵抗が非常に高く例えば0.24Ωcmよ
り大きいような場合には、バーチカルNPNトラ
ンジスタのコレクタ抵抗は非常に高くなる。
Ｐ形エピタキシヤル層３３はより好ましくは10
〜16ミクロンの厚さ、0.7〜2.0Ωcmの範囲の抵抗
を有することが望ましい。Ｐ形エピタキシヤル層
３３の抵抗が非常に低く例えば0.7Ωcm以下の様
な場合にはN+形領域３１の上昇拡散はN+領域３
４と３１が重複しない点に減少し、この場合、
N+形貫通領域は形成されない。他方、Ｐ形エピ
タキシヤル層３３の抵抗が非常に高く例えば2.0
Ωcm以上の様な場合には、Ｐ形エピタキシヤル層
３３とＮ形基板３２の接合及びＰ形エピタキシヤ
ル層３３と単独コレクタ３５の接合に関する空乏
（depletion）領域が互いにこれらが接触する点ま
で拡大するため、ラテラルNPNトランジスタの
単独コレクタ３５とバーチカルパワートランジス
タのコレクタ３２との間に例えば20ボルトより小
さいパンチスルー電圧降下が生じる。
Ｐ形エピタキシヤル層３３の厚さが非常に狭く
例えば約10ミクロンより小さい様な場合には、パ
ンチスルー電圧が例えば20ボルト以下というよう
に低くなり、Ｐ形エピタキシヤル層３３の抵抗が
非常に高くなつたのと同様な状態になる。反対
に、Ｐ形エピタキシヤル層３３の厚さが非常に大
きく例えば約10ミクロンより大きいような場合に
は、Ｐ形エピタキシヤル層３３を通る貫通拡散領
域３１，３４が非常に形成しにくくなる。
Ｎ形エピタキシヤル層３６はより好もしくは10
〜16ミクロンの厚さと0.5〜2.0Ωcmの範囲の抵抗
を有することが望ましい。Ｎ形エピタキシヤル層
３６の厚さが非常に小さく例えば10ミクロンより
小さい様な場合には、コレクターエミツタ降下電
圧が単独トランジスタ（ラテラルNPNトランジ
スタ）において20ボルト以下に減少する。これ
は、Ｐ形領域１５を囲む空乏領域とN+形埋込層
３５との間のリーチスルー（reachthrough）降
下のためである。他方、Ｎ形エピタキシヤル層３
６が非常に厚い場合には、ラテラルトランジスタ
領域はバーチカルトランジスタから分離せず、ま
た、限界の深さのため従属単独フレームすなわち
境界１４を介して他のラテラルデバイスから分離
しない。Ｎ形エピタキシヤル層の抵抗が非常に低
く、例えば0.5Ω・cm以下の様な場合、アバラン
シユ降下がＰ形領域１５とＮ形エピタキシヤル層
３６の間に生じる。Ｎ形エピタキシヤル層３６の
抵抗が非常に高いと、上述のＮ形エピタキシヤル
層３６が非常に薄い状態のときと同様にＰ形領域
１５と埋込層３５間にリーチスルー降下が生じ
る。Ｎ形エピタキシヤル層３６の非常に高い抵抗
のために生じる他の問題点はラテラルトランジス
タのコレクタ抵抗が増大することである。
この低抵抗トランジスタのコレクタ経路はＮ形
基板３２を含むため、半導体基板上には唯１つの
高電流トランジスタを製作できる。ただし、コレ
クタを共通とする場合には、この様なトランジス
タを２つ以上形成できる。
第５図には本発明の別の実施例が示されてい
る。第５図の実施例において、構造は上述の第４
図のものと同様であるが、画線４１に沿つてウエ
ーハから分離される各集積回路チツプの境界にお
いて、例えば前述の貫通拡散を得るのに使用され
た第３図の層３１，３４と同様の拡散方法で且つ
同時にＮ形埋込層の上昇及び下降拡散によつて、
Ｐ形エピタキシヤル層３３中にフレーム状の貫通
拡散領域４２が生じる点が異なる。これらのフレ
ーム領域４２はＰ形エピタキシヤル層３３中に交
差線４１のそれぞれに沿つて参照符号４２により
横状に示した位置に形成される。画線４１に沿つ
た貫通拡散領域４２は、Ｐ形エピタキシヤル層３
３とＮ形基板層３２間の参照符号４３で示す位置
に障壁接合をもたらす。境界において貫通拡散領
域４２が無いと、Ｐ形エピタキシヤル層３３とＮ
形基板層３２に表面PN接合が形成され、表面の
汚染のため、Ｐ形エピタキシヤル層３３とＮ形基
板層３２の間に漏洩電流が流れる。この望ましか
らぬ漏洩電流は集積回路において単独Ｐ形領域か
ら低抵抗バーチカルNPNトランジスタのコレク
タ３２への漏洩電流として表われる。障壁接合４
３はこの望ましからぬ電流を排除する。さらに、
障壁接合４３は、各集積回路チツプのＰ形エピタ
キシヤル領域を分離に先だつてウエーハ中で互い
に独立したものにし、それぞれの集積回路チツプ
が切り離される前に試験される。フレーム状の貫
通拡散領域４２が無いと、領域３２と３３の間の
ウエーハを通る漏洩電流が増加し、切り離す前に
各集積回路チツプを試験することができなくな
る。
周知の標準的フオトレジストマスキング法、エ
ピタキシヤル成長及び拡散が本発明の構造を製作
するのに使用できる。又、本発明をNPNデバイ
スの製作にも適用できることはもちろんである。
【図面の簡単な説明】
第１図は従来技術による２つの独立したラテラ
ルトランジスタが形成されたモノリシツク集積回
路構の一部の断面図、第２図は周知技術によりト
ランジスタのコレクタ抵抗を減少させた第１図と
同様のデバイスの断面図、第３図は本発明による
製造工程の一段階におけるモノリシツクデバイス
の断面図、第４図は第３図のデバイスにおいてバ
ーチカル電流トランジスタとラテラルトランジス
タが形成されたモノリシツクデバイスの断面図、
第５図は本発明の別の実施例を示す第４図と同様
の断面図である。 １１…Ｐ形基板、１２…Ｎ形エピタキシヤル
層、１３…N+埋込層、１４…P+隔離拡散領域、
１５…Ｐ形ベース拡散領域、１６…N+形エミツ
タ拡散領域、１７…N+形コレクタ拡散領域、１
８…酸化表面層、２１…コレクタ電極、２２…エ
ミツタ電極、２３…ベース電極、３１…埋込層、
３２…Ｎ形基板、３３…Ｐ形エピタキシヤル層、
３４…N+形層、３６…Ｎ形エピタキシヤル層、
３７…金属電極、４２…フレーム領域、４３…障
壁接合、３５…N+形埋込層。

Claims (1)

    【特許請求の範囲】
  1. １ 第１導電形の材料からなる基板と、この基板
    上に位置する第２導電形の材料からなる第１層
    と、この第１層上に位置する前記第１導電形の材
    料からなる第２層と、この第２層の下部から前記
    第１層を介して前記基板に伸長する前記第１導電
    形の材料からなる深層領域と、この深層領域の上
    方の前記第２層中に位置する前記第２導電形の材
    料からなるベース領域と、このベース領域中に位
    置する前記第１導電形の材料からなるエミツタ領
    域と、このエミツタ領域に接触するエミツタ電極
    と、前記ベース領域に接触するベース電極と、前
    記基板に接触するコレクタ電極と、前記基板上の
    第２導電形の材料の前記第１層の中を縦方向に伸
    長するように位置する第１導電形の材料のフレー
    ム状領域とから成り前記フレーム状領域は、個々
    の集積回路チツプをウエーハ中で互いに分離させ
    る予め定められた境界線に縦方向に沿つて集積回
    路の周囲に伸長し、前記ウエーハー中では個々の
    集積回路チツプを前記境界線に沿つて分離すると
    き、その境界が第１導電形の材料の前記フレーム
    状領域を縦方向に通つて前記第２導電形の材料の
    前記第１層と第１導電形の材料の前記基板との間
    及び前記第２層と前記第１層との間に埋込接合を
    与えるようにして前記集積回路チツプが形成され
    ることを特徴とする低いコレクタ抵抗を有するモ
    ノリシツク集積回路。
JP51090783A 1975-07-31 1976-07-29 Monolithic ic transistor having low collector resistance and method of producing same Granted JPS5218178A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US05/600,814 US4046605A (en) 1974-01-14 1975-07-31 Method of electrically isolating individual semiconductor circuits in a wafer

Publications (2)

Publication Number Publication Date
JPS5218178A JPS5218178A (en) 1977-02-10
JPS6229904B2 true JPS6229904B2 (ja) 1987-06-29

Family

ID=24405148

Family Applications (1)

Application Number Title Priority Date Filing Date
JP51090783A Granted JPS5218178A (en) 1975-07-31 1976-07-29 Monolithic ic transistor having low collector resistance and method of producing same

Country Status (5)

Country Link
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2445626A1 (fr) * 1978-12-29 1980-07-25 Radiotechnique Compelec Transistor pour circuit integre
JPS5623770A (en) * 1979-08-06 1981-03-06 Toshiba Corp Manufacture of semiconductor device
JPS5690554A (en) * 1979-12-22 1981-07-22 Toshiba Corp Semiconductor device
FR2523370B1 (fr) * 1982-03-12 1985-12-13 Thomson Csf Transistor pnp fort courant faisant partie d'un circuit integre monolithique
EP0117867A4 (en) * 1982-08-26 1985-04-23 Mitsubishi Electric Corp SEMICONDUCTOR ARRANGEMENT.
US5055418A (en) * 1987-07-29 1991-10-08 National Semiconductor Corporation Process for fabricating complementary contactless vertical bipolar transistors
US4885621A (en) * 1988-05-02 1989-12-05 Delco Electronics Corporation Monolithic pressure sensitive integrated circuit
US5153697A (en) * 1989-02-10 1992-10-06 Texas Instruments Incorporated Integrated circuit that combines multi-epitaxial power transistors with logic/analog devices, and a process to produce same
US4910160A (en) * 1989-06-06 1990-03-20 National Semiconductor Corporation High voltage complementary NPN/PNP process
JPH03179772A (ja) * 1989-12-08 1991-08-05 Toshiba Corp 半導体装置
US5623159A (en) * 1994-10-03 1997-04-22 Motorola, Inc. Integrated circuit isolation structure for suppressing high-frequency cross-talk
JP2647057B2 (ja) * 1995-06-02 1997-08-27 日本電気株式会社 半導体装置
US6830959B2 (en) * 2002-01-22 2004-12-14 Fairchild Semiconductor Corporation Semiconductor die package with semiconductor die having side electrical connection
DE10250204B8 (de) 2002-10-28 2008-09-11 Infineon Technologies Ag Verfahren zur Herstellung von Kollektorbereichen einer Transistorstruktur
US6841437B1 (en) * 2003-06-20 2005-01-11 Semiconductor Components Industries, L.L.C. Method of forming a vertical power semiconductor device and structure therefor
US7501693B2 (en) * 2006-11-17 2009-03-10 Micrel, Inc. LDO regulator with ground connection through package bottom

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3449643A (en) * 1966-09-09 1969-06-10 Hitachi Ltd Semiconductor integrated circuit device
JPS5942463B2 (ja) * 1972-09-22 1984-10-15 ソニー株式会社 半導体集積回路装置
DE2306842C3 (de) * 1973-02-12 1981-10-29 Siemens AG, 1000 Berlin und 8000 München Verfahren zum Herstellen einer Vielzahl von Halbleiterelementen aus einer einzigen Halbleiterscheibe
JPS50104574A (ja) * 1974-01-14 1975-08-18

Also Published As

Publication number Publication date
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US4110782A (en) 1978-08-29
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FR2319973A1 (fr) 1977-02-25

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