DE2306842C3 - Verfahren zum Herstellen einer Vielzahl von Halbleiterelementen aus einer einzigen Halbleiterscheibe - Google Patents
Verfahren zum Herstellen einer Vielzahl von Halbleiterelementen aus einer einzigen HalbleiterscheibeInfo
- Publication number
- DE2306842C3 DE2306842C3 DE19732306842 DE2306842A DE2306842C3 DE 2306842 C3 DE2306842 C3 DE 2306842C3 DE 19732306842 DE19732306842 DE 19732306842 DE 2306842 A DE2306842 A DE 2306842A DE 2306842 C3 DE2306842 C3 DE 2306842C3
- Authority
- DE
- Germany
- Prior art keywords
- semiconductor wafer
- trenches
- conductivity type
- sides
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000004065 semiconductor Substances 0.000 title claims description 58
- 238000000034 method Methods 0.000 title claims description 9
- 239000011521 glass Substances 0.000 claims description 11
- 239000002019 doping agent Substances 0.000 claims description 9
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 5
- 229910052796 boron Inorganic materials 0.000 claims description 5
- 229910052782 aluminium Inorganic materials 0.000 claims description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 4
- 238000004519 manufacturing process Methods 0.000 claims description 4
- 239000000126 substance Substances 0.000 claims description 4
- 238000009792 diffusion process Methods 0.000 description 14
- 230000000873 masking effect Effects 0.000 description 7
- 239000000463 material Substances 0.000 description 5
- 230000035515 penetration Effects 0.000 description 5
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 2
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- DJPURDPSZFLWGC-UHFFFAOYSA-N alumanylidyneborane Chemical compound [Al]#B DJPURDPSZFLWGC-UHFFFAOYSA-N 0.000 description 2
- 229910052733 gallium Inorganic materials 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 239000000843 powder Substances 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3157—Partial encapsulation or coating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
- H01L29/0661—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body specially adapted for altering the breakdown voltage by removing semiconductor material at, or in the neighbourhood of, a reverse biased junction, e.g. by bevelling, moat etching, depletion etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66363—Thyristors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Thyristors (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
- Dicing (AREA)
Description
Die vorliegende Erfindung bezieht sich auf ein Verfahren zum Herstellen einer Vielzahl von Halbleiterelementen
aus einer einzigen Halbleiterscheibe eines ersten Leitungstyps, bei dem die Halbleiterscheibe auf
beiden Seiten mit einem Raster sich kreuzender, deckungsgleicher Gräben versehen wird, bei dem in die
Halbleiterscheibe von beiden Seiten her ein Dotierungsstoff eines zweiten Leitungstyps bereichsweise so tief
eindiffundiert wird, daß voneinander getrennte Bereiche des ersten Leitungstyps und auf beiden Seiten der
Halbleiterscheibe Zonen entgegengesetzten Leitungstyps gebildet werden, bei dem die Gräben zumindest auf
einer Seite bis zu der durch den ersten Leitungstyp gebildeten Zone reichen, bei dem die Gräben mit Glas
oder einer glasartigen Substanz abgedeckt werden und bei dem die Halbleiterscheibe in einzelne Halbleiterelemente
zerteilt wird.
Ein solches Verfahren ist z.B. in der deutschen Offenlegungsschrift 20 21 843 beschrieben worden. Zum
besseren Verständnis des Standes der Technik wird auf die F i g. 1 Bezug genommen. Das beschriebene
Verfahren wird so durchgeführt, daß auf beiden Seiten einer einen ersten Leitungstyp aufweisenden Halbleiterscheibe
16 eine Maskierung vorgenommen wird, die ein Raster sich kreuzender Streifen freiläßt Dann wird in
das Rastermuster ein Dotiermaterial entgegengesetzten Leitungstyps so lange eindiffundiert, bis unterhalb des
von der Maskierung nicht bedeckten Rasters der erste Leitungstyp verschwunden ist Dieser Bereich ist mit 17
bezeichnet. Anschließend wird in die Halbleiterscheibe
16 nach einem weiteren Maskierungsschritt von beiden Seiten her über den Rest der Fläche bis zu einer
bestimmten Tiefe Dotiermaterial eindiffundiert, wobei die Zonen 18 und 19 gebildet werden. Ein Teil der Zone
des ersten Leitungstyps bleibt dabei erhalten. Danach können eventuell weitere Zonen eindiffundiert und auf
der Oberseite und Unterseite der Halbleiterscheibe 16 Kontakte angebracht werden. Auf der Ober- und
Unterseite werden in sich geschlossene, die einzelnen Halbleiterelemente allseitig umgebende Gräben 21 und
22 angebracht, die bis in den Bereich des ersten Leitungstyps reichen. Damit wird ein Kurzschluß des
pn-Überganges 20 vermieden.
Die Halbleiterscheibe 16 wird dann in den Bereichen
Die Halbleiterscheibe 16 wird dann in den Bereichen
17 in einzelne Halbleiterelemente zertrennt Die Gräben 21 und 22, in denen der pn-Übergang 20 an die
Oberfläche tritt, werden mit einem Isolierstoff, z. B. Glas gefüllt.
Die unterschiedliche Eindringtiefe der Dotierstoffe in den Bereich 17 einerseits und den Zonen 18 und 19
andererseits macht zwei verschiedene Maskierungsschritte urd Diffusionsschritte notwendig.
Die der Erfindung zugrundeliegende Aufgabe besteht darin, ein Verfahren der beschriebenen Art so
weiterzubilden, daß die Dotierung des Bereiches und der genannten Zonen mittels ein und desselben
Diffusionsschrittes und ohne jegliche Maskierung möglich ist.
Die Erfindung ist dadurch gekennzeichnet,
a) daß die Halbleiterscheibe zuerst mit dem Raster versehen wird, das erste Gräben bildet,
b) daß dann in die ganze Halbleiterscheibe von beiden Seiten her der Dotierungsstoff des zweiten Leitungstyps so tief eindiffundiert wird, daß der erste Leitungstyp zwischen den sich gegenüberliegenden deckungsgleichen ersten Gräben verschwindet und außerhalb der ersten Gräben auf beiden Seiten der Halbleiterscheibe Zonen des zweiten Leitungstyps gebildet werden,
a) daß die Halbleiterscheibe zuerst mit dem Raster versehen wird, das erste Gräben bildet,
b) daß dann in die ganze Halbleiterscheibe von beiden Seiten her der Dotierungsstoff des zweiten Leitungstyps so tief eindiffundiert wird, daß der erste Leitungstyp zwischen den sich gegenüberliegenden deckungsgleichen ersten Gräben verschwindet und außerhalb der ersten Gräben auf beiden Seiten der Halbleiterscheibe Zonen des zweiten Leitungstyps gebildet werden,
c) daß anschließend auf einer Seite der Halbleiterscheibe Teilflächen der Halbleiterscheibe umfassende,
die ersten Gräben nicht schneidende weitere Gräben angebracht werden, die bis zu der Zone des
ersten Leitungstyps reichen,
d) daß weiter die ersten und die weiteren Gräben mit dem Glas oder der glasartigen Substanz abgedeckt
werden und
e) daß schließlich die Halbleiterscheibe durch Trennschnitte in den ersten Gräben in einzelne
Halbleiterelemente zerteilt wird.
Weiterbildungen der Erfindung sind Gegenstand der Unteransprüche.
Die Erfindung wird an Hand eines Ausführungsbeispiels in Verbindung mit den F i g. 2 bis 6 näher erläutert.
Es zeigt
Fig.2 bis 5 einen Schnitt durch einen Teil einer
Halbleiterscheibe und
Fig.6 die Aufsicht auf einen Teil einer Halbleiterscheibe
nach F i g. 5.
Die Halbleiterscheibe nach F i g. 2 ist mit 1 bezeichnet und weist ei:_cn ersten Leitungstyp auf. Sie besteht z. B.
aus η-dotiertem Silicium. Als erster Verfahrensschritt wird in der Halbleiterscheibe ein Raster sich schneidender
erster Gräben angebracht Die ersten Gräben, von denen zwei gezeigt und mit 2 und 3 bezeichnet sind, sind
deckungsgleich. Die Tiefe der ersten Gräben wird so gewählt, daß die restliche Dicke der Halbleiterscheibe
gleich wie oder kleiner als die doppelte Eindringtiefe des Dotiermaterials ist
Als nächster Verfahrensschritt wird in die Halbleiterscheibe 1 von beiden Seiten ein Dotiermaterial eines
zweiten Leitungstyps, in diesem Fall also von p-Leitfähigkeit, eindiffundiert. Dieser Schritt ist in Fig.3
dargestellt Die Eindringtiefe des p-Dotiermaterials wird durch entsprechende Temperatur und Diffusionszeit
so eingestellt, daß der Bereich der zwischen den ersten Gräben 2 und 3 liegenden Halbleiterscheibe 1
völlig umdotiert wird. Dieser Bereich ist mit 7 bezeichnet Im Inneren der Halbleiterscheibe ist der
erste Leitungstyp unverändert geblieben. Dieser bildet eine erste Zone 4. Auf der Oberseite wurde durch die
Diffusion eine zweite Zone 5 und auf der Unterseite eine dritte Zone 6 gebildet.
Die p-Diffusion kann in bekannter Weise z. B. durch Gallium, Bor oder Aluminium und Bor erreicht werden.
Dabei hat die Diffusion mit Aluminium den Vorteil, daß bei gleichen Diffusionstemperaturen die Diffusionszeit
gegenüber Gallium nur 60% und gegenüber Bor nur etwa 40% beträgt. Es empfiehlt sich hier eine Diffusion
mit Aluminium und Bor, da hier für den ersten Diffusionsschritt keinerlei Maskierung benötigt wird.
Würde eine Maskierung benötigt, so könnte eine Aluminium-Bordiffusion nicht durchgeführt werden, da
derzeit keine brauchbaren Masken für die Aluminium-Bordiffusion bekannt sind. Bei einer Diffusionszeit von
ca. 30 Stunden und einer Temperatur von ca. 12200C
erhält man eine Eindringtiefe von ca. 50 μπι. Bei einer
Dicke der Si-Scheibe von z. B. 280 μπι müssen die ersten
Gräben 2 und 3 aiso mindestens je 90 μπι tief sein, damit
der Bereich 7 völlig umdotiert wird.
Beim nächsten Verfahrensschritt, der in Fig.4
dargestellt ist, kann in die zweite Zone 5 eine vierte Zone 8 eindiffundiert werden. Dieser Schritt ist jedoch
für die Erfindung nicht wesentlich. Die Leitfähigkeit des verwendeten Dotierungsstoffes richet sich nach der
Verwendung der herzustellenden Halbleiterbauelemente. Für die Herstellung von Thyristoren muß ein
Dotierungsstoff des ersten Leitungstyps und für die Herstellung von Leistungsgleichricbtern ein Dotierstoff
des zweiten Leitungstyps verwendet werden. Die Randkonzentration der vierten Zone 8 wird bei einem
Thyristor z.B. bei 1020Cm-3 liegen. Eine solch hohe
Dotierungskonzentration kann in bekannter Weise durch eine Phosphordiffusion erreicht werden, die z. B.
20 Stunden bei ca. 1180° C durchgeführt wird. Man
erhält hier eine Eindringtiefe von ca. 15 μΐη.
Der nächste Verfahrensschriti ist in Fig.5 dargestellt
Bei der in F i g. 4 gezeigten Halbleiterscheibe ist ersichtlich, daß der zwischen den Zonen 4 und 5 bzw. 6
bzw. 7 liegende pn-Übergang durch den Bereich 7 kurzgeschlossen ist Er hat daher keine Sperrwirkung.
Der pn-Übergang wird daher zwischen dem Bereich 7 und der vierten Zone 8 durch weitere Gräben 10
aufgetrennt die bis in die Zone 4 reichen. Diese weiteren Gräben sind in sich geschlossen und umfassen
die zweite Zone 5 des Halbleiterelements. Aus mechanischen Gründen ist es zweckmäßig, auch auf der
Unterseite des Halbleiterelements weitere Gräben anzubringen, die mit den weiteren Gräben 10 deckungsgleich
sind. Damit wird bei Wärmebeanspruchung des Halbleiterbauelements eine unsymmetrische mechanische
Belastung des Halbleiterelements vermieden.
Anschließend werden die weiteren Gräben 10 und eventuell der Graben 2 mit einer Glasmasse 11 gefüllt,
die in bekannter Weise durch Aufschmelzen aus einem Glaspulver hergestellt werden kann. Die Glasmasse
kann sich auch über die Gräben 2, 10 hinaus bis zur Oberfläche der Halbleiterscheibe erstrecken. Diese
Glasabdeckung hat den Zweck, den an die Oberfläche der Halbleiterscheibe tretenden pn-Übergang zu
schützen. Die Glasabdeckung kann auch dadurch hergestellt werden, daß nach dem Anbringen der
weiteren Gräben 10 die gesamte Oberfläche der Halbleiterscheibe mit einer Glasschicht überzogen wird,
die dann anschließend an denjenigen Stellen, an denen sie nicht benötigt wird, weggeätzt wird. Die Glasschicht
kann gleichzeitig auch als Maske beim Anbringen von Elektroden verwendet werden, indem sie nur an
denjenigen Stellen weggeätzt wird, an denen Elektroden angebracht werden sollen. Die Elektrode auf der
Oberseite ist mit 13 und auf der Unterseite mit 14 bezeichnet. Die Elektroden können in bekannter Weise
durch Aufbringen einer vergoldeten Nickelschicht hergestellt werden. Auf der Unterseite kann die
Elektrode 14 bis in den Graben 3 reichen.
Der letzte Verfahrensschritt besteht darin, daß die einzelnen Halbleiterelemente in den Bereichen 7 durch
Schnitte 12 zertrennt werden. Die Halbleiterelemente sind dann fertig und können in ein entsprechendes
Gehäuse eingesetzt werden.
In F i g. 6 ist die Halbleiterscheibe 1 mit einem einzigen Halbleiterelement in der Aufsicht gezeigt. Es
ist deutlich das Raster der sich kreuzenden ersten Gräben 2 und ein weiterer, in sich geschlossener Graben
10 zu erkennen.
Hierzu 1 Blatt Zeichnungen
Claims (3)
1. Verfahren zum Herstellen einer Vielzahl von Halbleiterelementen aus einer einzigen Halbleiterscheibe
eines ersten Leitungstyps, bei dem die Halbleiterscheibe auf beiden Seiten mit einem
Raster sich kreuzender, deckungsgleicher Gräben versehen wird, bei dem in die Halbleiterscheibe von
beiden Seiten her ein Dotierungsstoff eines zweiten Leitungstyps bereichsweise so tief eindiffundiert
wird, daß voneinander getrennte Bereiche des ersten Leitungstyps und auf beiden Seiten der Halbleiterscheibe
Zonen entgegengesetzten Leitungstyps gebildet werden, bei dem die Gräben zumindest auf
einer Seite bis zu der durch den ersten Leitungstyp gebildeten Zone reichen, bei dem die Gräben mit
Glas oder einer glasartigen Substanz abgedeckt werden und bei dem die Halbleiterscheibe in
einzelne Halbleiterelemente zerteilt wird, dadurch gekennzeichnet,
a) daß die Halbleiterscheibe (1) zuerst mit dem Raster versehen wird, das erste Gräben bildet,
b) daß dann in die ganze Halbleiterscheibe (1) von beiden Seiten her der Dotierungsstoff des
zweiten Leitungstyps so tief eindiffundiert wird, daß der erste Leitungstyp zwischen den sich
gegenüberliegenden deckungsgleichen ersten Gräben (2 und 3) verschwindet und außerhalb
der ersten Gräben (2 und 3) auf beiden Seiten der Halbleiterscheibe (1) Zonen (5 und 6) des
zweiten Leitungstyps gebildet werden,
c) daß anschließend auf einer Seite der Halbleiterscheibe (1) Teilflächen der Halbleiterscheibe (1)
umfassende, die ersten Gräben (2 und 3) nicht schneidende weitere Gräben (10) angebracht
werden, die bis zu der Zone (4) des ersten Leitungstyps reichen,
d) daß weiter die ersten und die weiteren Gräben (2 und 3; 10) mit dem Glas oder der glasartigen
Substanz abgedeckt werden und
e) daß schließlich die Halbleiterscheibe (1) durch Trennschnitte (12) in den ersten Gräben (2 und
3) in einzelne Halbleiterelemente zerteilt wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß auch auf der anderen Seite der
Halbleiterscheibe (1) weitere Gräben angebracht werden, die zu den weiteren Gräben (10) auf der
einen Seite deckungsgleich sind.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß als Dotierstoff des zweiten
Leitungstyps Aluminium und Bor eindiffundiert wird.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19732306842 DE2306842C3 (de) | 1973-02-12 | 1973-02-12 | Verfahren zum Herstellen einer Vielzahl von Halbleiterelementen aus einer einzigen Halbleiterscheibe |
JP916674A JPS49114346A (de) | 1973-02-12 | 1974-01-21 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19732306842 DE2306842C3 (de) | 1973-02-12 | 1973-02-12 | Verfahren zum Herstellen einer Vielzahl von Halbleiterelementen aus einer einzigen Halbleiterscheibe |
Publications (3)
Publication Number | Publication Date |
---|---|
DE2306842A1 DE2306842A1 (de) | 1974-08-15 |
DE2306842B2 DE2306842B2 (de) | 1981-02-19 |
DE2306842C3 true DE2306842C3 (de) | 1981-10-29 |
Family
ID=5871656
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19732306842 Expired DE2306842C3 (de) | 1973-02-12 | 1973-02-12 | Verfahren zum Herstellen einer Vielzahl von Halbleiterelementen aus einer einzigen Halbleiterscheibe |
Country Status (2)
Country | Link |
---|---|
JP (1) | JPS49114346A (de) |
DE (1) | DE2306842C3 (de) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB1499845A (en) * | 1975-03-26 | 1978-02-01 | Mullard Ltd | Thyristors |
CA1047652A (en) * | 1975-07-31 | 1979-01-30 | National Semiconductor Corporation | Monolithic integrated circuit transistor having very low collector resistance |
DE2633324C2 (de) * | 1976-07-24 | 1983-09-15 | SEMIKRON Gesellschaft für Gleichrichterbau u. Elektronik mbH, 8500 Nürnberg | Verfahren zum Herstellen von Halbleiterbauelementen hoher Sperrspannungsbelastbarkeit |
FR2422257A1 (fr) * | 1977-11-28 | 1979-11-02 | Silicium Semiconducteur Ssc | Procede de sillonnage et de glassiviation et nouvelle structure de sillon |
US4235645A (en) * | 1978-12-15 | 1980-11-25 | Westinghouse Electric Corp. | Process for forming glass-sealed multichip semiconductor devices |
DE2930460C2 (de) * | 1979-07-27 | 1986-07-17 | Telefunken electronic GmbH, 7100 Heilbronn | Verfahren zum Herstellen hochspannungsfester Mesadioden |
JPS5776860A (en) * | 1980-10-31 | 1982-05-14 | Toshiba Corp | Semiconductor device and its manufacture |
GB2095897A (en) * | 1981-03-27 | 1982-10-06 | Aei Semiconductors Ltd | Semiconductor manufacture |
DE69024527T2 (de) * | 1989-05-05 | 1996-07-04 | Ibm | Vorrichtung und Verfahren zur Herstellung von Mikroplatten |
DE4109533C2 (de) * | 1990-09-13 | 1994-06-23 | Eupec Gmbh & Co Kg | Passiviertes Halbleiterbauelement und Verfahren zu seiner Herstellung |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3628107A (en) * | 1969-05-05 | 1971-12-14 | Gen Electric | Passivated semiconductor device with peripheral protective junction |
-
1973
- 1973-02-12 DE DE19732306842 patent/DE2306842C3/de not_active Expired
-
1974
- 1974-01-21 JP JP916674A patent/JPS49114346A/ja active Pending
Also Published As
Publication number | Publication date |
---|---|
DE2306842B2 (de) | 1981-02-19 |
DE2306842A1 (de) | 1974-08-15 |
JPS49114346A (de) | 1974-10-31 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE3145231C3 (de) | Halbleiterbauelement | |
DE68926261T2 (de) | Symmetrische sperrende Hochdurchbruchspannungshalbleiteranordnung und Verfahren zur Herstellung | |
DE1764281C3 (de) | Verfahren zum Herstellen einer Halbleitervorrichtung | |
DE1295094B (de) | Halbleiterbauelement | |
DE1282196B (de) | Halbleiterbauelement mit einer Schutzvorrichtung fuer seine pn-UEbergaenge | |
DE2306842C3 (de) | Verfahren zum Herstellen einer Vielzahl von Halbleiterelementen aus einer einzigen Halbleiterscheibe | |
DE1489031B1 (de) | Transistor mit einem scheibenfoermigen Halbleiterkoerper und Verfahren zu seiner Herstellung | |
DE1151323B (de) | Halbleiterbauelement mit einem scheibenfoermigen Halbleiterkoerper mit mindestens einer plateauartigen Erhoehung und Verfahren zu seiner Herstellung | |
DE1614383C3 (de) | Verfahren zum Herstellen eines Halbleiterbauelementes | |
DE2633714C2 (de) | Integrierte Halbleiter-Schaltungsanordnung mit einem bipolaren Transistor und Verfahren zu ihrer Herstellung | |
DE2500775C3 (de) | Hochspannungsfestes planeres Halbleiterbauelement | |
DE2218230A1 (de) | Halbleiterbauelement mit guter Wärmeableitung | |
DE2502547A1 (de) | Halbleiterkoerper mit bipolartransistor und verfahren zu dessen herstellung | |
DE2500235C2 (de) | Ein-PN-Übergang-Planartransistor | |
DE2951916A1 (de) | Lichtsteuerbarer thyristor | |
DE1564534A1 (de) | Transistor und Verfahren zu seiner Herstellung | |
DE2906122A1 (de) | Transistor mit einer in seinem emittergebiet integrierten widerstandszone | |
DE2142391C2 (de) | Verfahren zum Herstellen einer Halbleiteranordnung | |
DE2608813C3 (de) | Niedrigsperrende Zenerdiode | |
DE1564406C3 (de) | Verfahren zur Herstellung einer Halbleiteranordnung und danach hergestellte Halbleiteranordnung | |
DE3780660T2 (de) | Thyristor mit einem mit seinem gate gekoppelten widerstandselement und verfahren zu dessen herstellung. | |
DE2209534A1 (de) | Micro-Alloy-Epitaxie-Varactor und Verfahren zu dessen Herstellung | |
DE1514656A1 (de) | Verfahren zum Herstellen von Halbleiterkoerpern | |
DE2616925C2 (de) | Halbleiterbauelement und Verfahren zu seiner Herstellung | |
DE1769271C3 (de) | Verfahren zum Herstellen einer Festkörperschaltung |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OD | Request for examination | ||
C3 | Grant after two publication steps (3rd publication) | ||
8339 | Ceased/non-payment of the annual fee |