DE1614383C3 - Verfahren zum Herstellen eines Halbleiterbauelementes - Google Patents
Verfahren zum Herstellen eines HalbleiterbauelementesInfo
- Publication number
- DE1614383C3 DE1614383C3 DE1614383A DER0046773A DE1614383C3 DE 1614383 C3 DE1614383 C3 DE 1614383C3 DE 1614383 A DE1614383 A DE 1614383A DE R0046773 A DER0046773 A DE R0046773A DE 1614383 C3 DE1614383 C3 DE 1614383C3
- Authority
- DE
- Germany
- Prior art keywords
- zone
- insulating layer
- opening
- over
- silicon oxide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000004065 semiconductor Substances 0.000 title claims description 36
- 238000004519 manufacturing process Methods 0.000 title claims description 19
- 238000000034 method Methods 0.000 title claims description 17
- 238000005530 etching Methods 0.000 claims description 14
- 239000000463 material Substances 0.000 claims description 8
- 238000001259 photo etching Methods 0.000 claims description 7
- 239000004020 conductor Substances 0.000 claims 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 41
- 229910052814 silicon oxide Inorganic materials 0.000 description 41
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 17
- 229910052710 silicon Inorganic materials 0.000 description 17
- 239000010703 silicon Substances 0.000 description 17
- 239000011148 porous material Substances 0.000 description 15
- 229910052751 metal Inorganic materials 0.000 description 13
- 239000002184 metal Substances 0.000 description 13
- 238000009792 diffusion process Methods 0.000 description 10
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- ILAHWRKJUDSMFH-UHFFFAOYSA-N boron tribromide Chemical compound BrB(Br)Br ILAHWRKJUDSMFH-UHFFFAOYSA-N 0.000 description 6
- JKWMSGQKBLHBQQ-UHFFFAOYSA-N diboron trioxide Chemical compound O=BOB=O JKWMSGQKBLHBQQ-UHFFFAOYSA-N 0.000 description 6
- 238000010438 heat treatment Methods 0.000 description 5
- XHXFXVLFKHQFAL-UHFFFAOYSA-N phosphoryl trichloride Chemical compound ClP(Cl)(Cl)=O XHXFXVLFKHQFAL-UHFFFAOYSA-N 0.000 description 4
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- 230000000873 masking effect Effects 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 239000000428 dust Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910000077 silane Inorganic materials 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000007717 exclusion Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000007373 indentation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- RLOWWWKZYUNIDI-UHFFFAOYSA-N phosphinic chloride Chemical compound ClP=O RLOWWWKZYUNIDI-UHFFFAOYSA-N 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
- H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
- H01L21/02211—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
- H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
- H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
- H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
- H01L21/02238—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
- H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/314—Inorganic layers
- H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
- H01L21/31604—Deposition from a gas or vapour
- H01L21/31608—Deposition of SiO2
- H01L21/31612—Deposition of SiO2 on a silicon body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/314—Inorganic layers
- H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
- H01L21/3165—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation
- H01L21/31654—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself
- H01L21/31658—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself by thermal oxidation, e.g. of SiGe
- H01L21/31662—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself by thermal oxidation, e.g. of SiGe of silicon in uncombined form
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
- H01L23/291—Oxides or nitrides or carbides, e.g. ceramics, glass
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
- H01L2224/1401—Structure
- H01L2224/1403—Bump connectors having different sizes, e.g. different diameters, heights or widths
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
- H01L2224/1405—Shape
- H01L2224/14051—Bump connectors having different shapes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/043—Dual dielectric
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/114—Nitrides of silicon
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Bipolar Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Description
60
Die Erfindung betrifft ein Verfahren nach dem Oberbegriff des Anspruchs 1.
Die Wirtschaftlichkeit der Herstellung von Halbleiterbauelementen hängt von der Ausbeute an brauchbaren
Exemplaren, die der Herstellungsprozeß liefert, ab. Die mittleren Kosten der einzelnen Halbleiterbauelemente
hängen also unmittelbar von der Anzahl der Halbleiterbauelemente ab, die eine bestimmte Anzahl
von verschiedenen Verfahrensschritten bei der Herstellung überleben. Hohe Ausbeuten ergeben niedrige
Kosten, während niedrige Ausbeuten die Kosten des Fertigproduktes untragbar ansteigen lassen können.
Eine der hauptsächlichen Ursachen für schlechte Ausbeuten bei der Herstellung von Halbleiterbauelementen
sind Fehler, z. B. kleine Löcher oder Poren, in den Photolackschichten, die als Photo-Ätzmasken auf
der Oberfläche der Halbleiterkörper verwendet werden. Solche Fehler werden z. B. durch Fehler in den
Photo-Ätzmasken verursacht, die vor der Belichtung auf die Photolackschicht aufgelegt werden. Ein kleiner
Vorsprung auf der Photomaske kann beispielsweise ein entsprechend kleines aber trotzdem sehr nachteiliges
Loch in der Photolackschicht verursachen. Auch durch Staub können Poren in der Photolackschicht entstehen.
Solche Poren bewirken dann, daß unerwünschte Löcher in eine die Oberfläche des Halbleiterkörpers schützende
Isolierschicht geätzt werden. An diesen Stellen wird die Halbleiteroberfläche dann freigelegt und später aufgedampfte
Metallschichten kontaktieren dann die Halbleiteroberfläche, wodurch Kurzschlüsse entstehen und
das Halbleiterbauelement unbrauchbar wird.
Man hat selbstverständlich bereits versucht, das Entstehen von Poren in Photolackschichten od. dgl.
nach Möglichkeit zu verhindern. Bekannte Maßnahmen sind eine weitestgehende Beseitigung von Staub und
möglichste Sorgfalt bei der Herstellung der Oberfläche der Photomasken. Auch unter den besten Arbeitsbedingungen
und mit allen Vorsichtsmaßnahmen läßt sich keine kleinere Porendichte als 20 Poren pro Quadratzentimeter
erreichen, im allgemeinen ist die Porendichte sogar wesentlich größer.
Aus der Zeilschrift »Electronics« Band 38 (1965), Nr.
17, Seiten 70 bis 77 ist bereits ein Planartransistor mit einem scheibenförmigen Halbleiterkörper bekannt, der
eine Kollektorzone, eine an die Scheibenoberfläche angrenzende Basiszone und eine an die gleiche
Scheibenoberfläche angrenzende Emitterzone aufweist. Die Basiszone besteht aus einem ersten Teil hoher und
einem zweiten Teil niedrigerer spezifischer Leitfähigkeit. Die Scheibenoberfläche ist mit einer Oxydschicht
bedeckt, die bis zur Oberfläche des Basiszonenteils hoher spezifischer Leitfähigkeit und bis zur Oberfläche
der Emitterzone führende öffnungen für Metallkontakte enthält, die die Emitter- und die Basiselektrode bilden.
Die Basiszonenteile niedrigerer und hoher spezifischer Leitfähigkeit und die Emitterzone werden in dieser
Reihenfolge nacheinander in die vorgesehenen und dazu von der Oxydschicht freigelegten Bereiche
eindiffundiert. Während jedes Diffusionsvorganges wird die Oberfläche erneut oxydiert. Bei einem derartigen
Herstellungsverfahren für Planartransistoren bildet sich bekanntlich auf der Scheibenoberfläche eine Oxydschicht,
deren Dicke über einem zuerst diffundierten Bereich jeweils größer ist als über einem danach
diffundierten Bereich.
Aus der französischen Patentschrift 13 58 189 ist es auch schon bekannt, zwischen der Emitterzone und der
Emitterkontaktelektrode eines Transistors eine Emitterwiderstandsschicht anzuordnen, um die thermische
Stabilität gegen eine örtliche Erwärmung zu erhöhen.
Bei keinem dieser bekannten Transistoren werden aber die oben geschilderten Herstellungsprobleme
vermieden.
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zum Herstellen von Halbleiterbauelementen
anzugeben, das dadurch eine besonders hohe Ausbeute liefert, daß Kurzschlüsse während der Kontaktierung
der Zonen des Halbleiterbauelementes infolge von Poren in Photolackschichten vermieden werden.
Diese Aufgabe wird durch die kennzeichnenden Merkmale des Anspruchs 1 gelöst.
Die Wahl der Dicke der Isolierschicht ermöglicht es, to daß die Isolierschicht auch beim Vorhandensein von
Poren in einer die Isolierschicht bedeckenden als Ätzmaske dienenden Photolackschicht nicht bis zur
Oberfläche des Halbleiterkörpers durchgeätzt werden kann.
Die Erfindung wird anhand von zwei Ausführungsbeispielen in Verbindung mit der Zeichnung näher
erläutert, es zeigen
Fig. 1 bis 10 Schnittansichten eines Transistors während verschiedener Stufen seiner Herstellung,
Fig. 11 eine Draufsicht auf den in Fig. 10 dargestellten
Transistor und
Fig. 12 bis 20 Schnittansichten eines zweiten Transistors während verschiedener Stufen seiner
Herstellung.
25
Im folgenden wird der Einfachheit halber nur die Herstellung eines einzigen Transistors beschrieben, in
der Praxis können jedoch hunderte von Transistorsystemen auf einer einzigen Halbleiterscheibe, insbesondere
einer Siliziumscheibe, durch ein Planarverfahren hergestellt, voneinander getrennt und dann einzeln montiert
und gekapselt werden.
Bei dem vorliegenden Beispiel wird von einer Scheibe 12 (Fig. 1) aus einem n-ieitenden Siliziumeinkristall
ausgegangen. Auf der Siliziumscheibe 12 wird eine epitaktische Schicht 14 (F i g. 2) aus η-leitendem Silizium
gebildet, die zusammen mit der n + -leitenden Schicht der
Siliziumscheibe 12 als Kollektorzone für den herzustellenden Transistor vorgesehen ist. Anstelle einer
epitaktischen Schicht kann man selbstverständlich auch eine Diffusionsschicht erzeugen. So könnte man
beispielsweise von einem Halbleiterkörper aus einem η-leitenden Siliziumkristall ausgehen und eine η + -leitende
Schicht durch Diffusion in diesem Halbleiterkörper bilden. Die Dicke der epitaktischen Schicht 14 kann
beispielsweise 25 μηι betragen; sie ist in der Zeichnung
übertrieben groß dargestellt. Es sei in diesem Zusammenhang bemerkt, daß die Zeichnungen nicht maßstabsgerecht
sind.
Mittels bekannter Photomasken und photolithographischer Verfahren wird in der epitaktischen Schicht 14
ein p+-Ieitender diffundierter Basiszonenbereich 16 hoher spezifischer Leitfähigkeit gebildet; vgl. die F i g. 3.
Hierzu kann man in die epitaktische Schicht 14 ein Akzeptorenmaterial, wie Bor, unter Verwendung von
z. B. Bortrioxyd oder Bortribromid eindiffundieren. Wie Fig. 11 zeigt, kann der p+-leitende Basiszonenbereich
16 einen rechteckigen Außenrand und einen kreisförmigen Innenrand haben. Der Basiszonenbereich 16 kann
als die erste von zwei Zonen angesehen werden, zwischen denen ein Kurzschluß vermieden werden soll.
Nach der Diffusion des ρ+ -leitenden Basiszonenbereichs
16 wird auf die Oberfläche der epitaktischen Schicht 14 eine dicke Schicht 18 aus Siliziumoxyd oder
einem anderen Isoliermaterial, wie Siliziumnitrid, aufgebracht; vgl. die Fig. 4. Die Siliziumoxydschicht 18
wird aus noch zu erläuternden Gründen mit Absicht verhältnismäßig dick gemacht. Die Siliziumoxydschicht
18 kann z. B. in zwei Schritten hergestellt werden. Zuerst wird eine etwa 4000 AE dicke Siliziumoxydschicht
thermisch auf der Oberfläche des Halbleiterkörpers gezüchtet, indem der Halbleiterkörper in Wasserdampf
etwa 20 Minuten auf etwa 12000C erhitzt wird.
Als nächstes wird eine 10 000 AE dicke Siliziumoxydschicht niedergeschlagen, indem über den Halbleiterkörper
bei einer relativ niedrigen Temperatur (etwa 3000C) eine Mischung aus gasförmigem Silan (SiH4) und
Sauerstoff geleitet wird.
Als nächstes wird mittels eines üblichen bekannten Maskier-, Photolithographie- und Ätzverfahrens in der
Siliziumoxydschicht 18 eine Öffnung 19 gebildet, die die Fig. 5 zeigt. Diese Öffnung 19 begrenzt den restlichen
Bereich 20 der Basiszone, der durch Eindiffundieren eines Akzeptormaterials durch die Öffnung 19 gebildet
wird. Nach der Eindiffusion des Akzeptormaterials wird auf der frei liegenden Oberfläche des Halbleiterkörpers
in der Öffnung 19 eine Schicht 22 aus Siliziumoxyd oder einem anderen Isoliermaterial gebildet, die den
mittleren Bereich 20 der Basiszone bedeckt, wie F i g. 6 zeigt. Die Siliziumoxydschicht 22 ist wesentlich dünner
als die Siliziumoxydschicht 18, ihre Dicke beträgt meist 4000 AE, so daß ein erheblicher Dickenunterschied
zwischen den beiden Isolierschichten besteht. Der Dickenunterschied beträgt bei dem vorliegenden
Beispiel 10 000 AE. Die Siliziumoxydschicht 22 kann z. B. vorteilhafterweise dadurch hergestellt werden, daß
man den Halbleiterkörper etwa 20 Minuten bei 10000C
in Wasserdampf erhitzt.
Der nächste Schritt bei der Herstellung des Transistors besteht in der Bildung der Emitterzone.
Hierzu dient eine entsprechende Photo-Ätzmaske, die die Emitterfläche definiert. Außerdem enthält die
Photo-Ätzmaske Öffnungen über dem ρ+ -leitenden Basiszonenbereich 16 des Transistors. Unter Anwendung
üblicher photolithographischer Verfahren und durch Ätzen des Körpers wird nun in der Siliziumoxydschicht
18 ein Muster gebildet, von dem in der F i g. 7 ein Schnitt dargestellt ist. Dieses Muster umfaßt eine
kreisförmige öffnung 23 oberhalb des p-leitenden Bereiches 20 der Basiszone, die zum Eindiffundieren
einer Emitterzone 24 dient, und längliche, schlitzartige Vertiefungen 25 oberhalb des p+-leitenden Bereiches 16
der Basiszone. Auf diese Weise wird also dort die Dicke des dickeren (14 000 AE) Teiles der Siliziumoxydschichten
18, 22 über dem p + -leitenden Bereich 16 der Basiszone auf etwa 8000 AE verringert, wo später die
Basiskontaktelektrode an dem ρ+ -leitenden Basiszonenbereich 16 angebracht werden soll.
Nach dem Ätzen wird die η+-leitende Emitterzone 24
im p-leitenden Bereich 20 der Basiszone gebildet, indem durch die Öffnung 23 ein Donatormaterial eindiffundiert
wird. Die Emitterzone 24 ist die zweite der beiden Zonen, zwischen denen bei dem hier beschriebenen
Beispiel ein Kurzschluß vermieden werden soll. Nach der Diffusion der Emitterzone 24 wird auf der frei
liegenden Oberfläche der Emitterzone 24 eine dünne Schicht 26 gebildet, z. B. eine Oxydschicht, indem der
Halbleiterkörper etwa 20 Minuten bei etwa 12000C in Wasserdampf erhitzt wird, so daß man nun den in F i g. 8
dargestellten Transistor erhält.
Durch Maskier-, Photolithographie- und Ätzverfahren wird dann in der Siliziumoxydschicht 26 eine
kreisförmige öffnung 27(Fig.9) gebildet, um die Mitte
der Emitterzone 24 kontaktieren zu können. Gleichzei-
tig werden vom Boden der Vertiefungen 25 in der Siliziumoxydschicht 18, wo diese nur etwa 8000 AE dick
ist, längliche Kontaktöffnungen zu dem p + -leitenden Bereich 16 der Basiszone geätzt. Bei diesem Verfahrensschritt können praktisch keine unerwünschten Löcher
durch den dickeren Teil der Siliziumoxydschicht zur Halbleiteroberfläche durchgeätzt werden, da die Siliziumoxydschicht
unterschiedliche Dicken hat und die Ätzdauer so begrenzt wird, daß nur die dünneren Teile
der Siliziumoxydschicht über dem p+-leitenden Bereich 16 der Basiszone durchgeätzt werden können.
Als letzter Schritt zur Bildung des Transistors werden an dem p+-leitenden Bereich 16 der Basiszone und der
η+ -leitenden Emitterzone 24 Kontaktelektroden angebracht, indem eine Schicht aus Aluminium oder
irgendeinem anderen gut leitenden Metall auf der ganzen oberen Seite des Halbleiterkörpers niedergeschlagen
wird und die unerwünschten Teile anschließend weggeätzt werden, so daß drei streifenförmige
Metallschichten verbleiben, wie sie in Fig. 10 und '11
dargestellt sind. Die Mitte der Emitterzone 24 wird also durch eine Metallschicht 28 und der ρ+ -leitende Bereich
16 der Basiszone durch Metallschichten 29 elektrisch kontaktiert. Die Oberseiten der Metallschichten bilden
Kontaktbereiche, an denen z. B. dünne Zuführungsdrähte angebracht werden können. Der Transistor wird dann
in üblicher bekannter Weise in einem Gehäuse montiert oder vergossen.
Die Draufsicht der F i g. 11 zeigt ebenfalls die
Metallschichten 28,29, die die Emitterzone 24 durch die Öffnung 27 bzw. den p + -leitenden Bereich 16 der
Basiszone kontaktieren. Bei den bekannten Transistoren würde jede Pore in der Siliziumschicht 18 über der
Basiszone bis zur Oberfläche des Halbleiterkörpers durchgeätzt sein. In F i g. 11 ist beispielsweise eine Pore
30, die eine von vielen in der Oberfläche sein kann, dargestellt. Wenn diese Pore durch die Siliziumoxydschicht
18 bis zur Oberfläche des Halbleiterkörpers durchgeht, ist ein unmittelbarer elektrischer Kurzschluß
zwischen der Emitterzone 24 und dem ρ+ -leitenden Bereich 16 der Basiszone vorhanden, nachdem die
Metallschicht 28 aufgedampft worden ist. Das aufgedampfte Metall würde dann nämlich durch die
Siliziumoxydschicht 18 zum p+-leitenden Bereich 16 der Basiszone durchreichen, da die Metallschicht 28 sowohl
über der Emitterzone 24 als auch über der Basiszone verläuft. Da die Siliziumoxydschicht 18 jedoch bei dem
nach der Erfindung hergestellten Transistor verschiedene Dicken hat, ist die Tiefe von Poren in der
Siliziumoxydschicht 18 so begrenzt, daß sie keinesfalls zum Halbleiterkörper durchgehen. Ein unerwünschter
Kurzschluß der Kontaktelektroden des Transistors wird dadurch vermieden. Versuche haben ergeben, daß sich
die Basis-Emitter-Ausbeute bei den nach der Erfindung hergestellten Transistoren gegenüber den nach dem
Stand der Technik hergestellten Transistoren verdoppelt.
Dieses Ausführungsbeispiel betraf die Herstellung eines einzigen Bipolartransistors mit jeweils einer
Kollektor-, einer Emitter- und einer Basiszone. Selbstverständlich können auch Transistoren mit Mehrfach-Emittern,
z. B. sogenannten »Overlay«-Transistoren, die für Hochfrequenzzwecke und höhere Leistungen
geeignet sind, oder Feldeffekttransistoren nach dem Verfahren nach der Erfindung hergestellt werden.
Ferner kann der Leitungstyp der Zonen jeweils entgegengesetzt zu dem des Ausführungsbeispieles I
sein.
Beispiel I!
Dieses Beispiel, das anhand der Fig. 12 bis 20 erläutert wird, betrifft die Herstellung eines Hochfrequenz-Transistors
mit Mehrfachemitter (»Overlay«- Transistor). Zur Vereinfachung der Beschreibung wird
nur die Herstellung eines Teiles eines solchen Transistors erläutert. Ausgegangen wird von einem
Halbleiterkörper 32 (Fig. 12) aus einem n+-leitenden
ίο Siliziumeinkristall, dessen spezifischer Widerstand etwa
0,01 Ohm-cm und dessen Dicke 0,15 bis 0,2 mm betragen. Der Siliziumkörper 32 dient beim fertigen
Transistor als Kollektorzone. Auf dem Siliziumkörper 32 befindet sich eine epitaktische Schicht 34 (Fig. 13)
aus η-leitendem Silizium mit einem spezifischen Widerstand von ungefähr 2 bis 3 Ohm-cm. Eine
η-leitende Schicht 34 könnte anstatt durch Epitazie auch durch Diffusion im Siliziumkörper 32 gebildet werden.
Die epilaktische Schicht 34 hat eine Dicke von beispielsweise 25 μηη, sie ist in der Zeichnung der
Deutlichkeit halber übertrieben dick dargestellt.
Mittels bekannter photolithographischer Verfahren, wird in der epitaktischen Schicht 34 ein p-leitender,
rechteckförmiger, diffundierter Basiszonenbereich 36 gebildet. Hierzu kann in die epitaktische Schicht 34 ein
Akzeptormaterial, wie Bor, etwa unter Verwendung von Bortrioxyd oder Bortribromid eindiffundierl werden,
wobei 30 Minuten auf 800 bis 920°C und dann weitere 30 Minuten auf 12000C erhitzt wird. Der Basiszonenbereich
36 kann auch aus einer zweiten epitaktischen Schicht bestehen (Fig. 14) und ist als die erste der
beiden Zonen anzusehen, zwischen denen bei diesem Beispiel ein Kurzschluß vermieden werden soll. Die
Basiszone enthält ferner einen p + -leitenden Bereich 38.
Der p + -leitende Bereich 38 hat einen Flächenwiderstand von etwa 1 Ohm/ und wird beispielsweise
dadurch gebildet, daß ein Akzeptormaterial, wie Bor, etwa unter Verwendung von Bortrioxyd, Bortribromid
15 Minuten bei 11500C eindiffundiert wird.
Nachdem der p-leitende Bereich 36 und p+-leitende
Bereich 38 der Basiszone durch die Diffusion gebildet worden sind, wird auf die Oberfläche des Siliziumkörpers
eine dicke Schicht 40 aus Siliziumoxyd oder einem anderen Isolator, wie Siliziumnitrid, aufgebracht, wie
F i g. 15 zeigt. Wie beim Beispiel I wird die Siliziumoxydschicht 40 absichtlich dick gemacht, sie kann beispielsweise
jetzt in zwei Schritten hergestellt werden. Zuerst wird beispielsweise eine etwa 4000 AE dicke Schicht
thermisch auf der Oberfläche des Halbleiterkörpers gezüchtet, indem dieser ungefähr 20 Minuten bei etwa
12000C in Wasserdampf erhitzt wird. Als nächstes wird
eine 10 000 AE dicke Siliziumoxydschicht niedergeschlagen, indem eine Mischung aus gasförmigem Silan
(SiH4) und Sauerstoff bei niedrigerer Temperatur (etwa 3000C) über den Siliziumkörper geleitet wird. Unter
Anwendung üblicher Maskier- und Photolithographieverfahren wird dann in die Siliziumoxydschicht 40 eine
öffnung 42 eingeätzt, die die Form eines Widerstandsteiles der Emitterzone definiert; vgl. F i g. 16.
in der epitaktischen Schicht wird nun ein Widerstandsteil
44 der Emitterzone — vgl. Fig. 17 — hergestellt, indem ein Donatormaterial, wie Phosphor,
bis zu einer Tiefe von etwa 0,75 bis 1,0 μπι eindiffundiert
wird. Der Widerstandsteil 44 der Emitterzone soll einen Flächenwiderstand zwischen etwa 2 und 100 Ohm/
haben. Man kann z. B. durch die Öffnung 42 Phosphoroxychlorid (POCL3) 35 Minuten lang bei 9000C eindiffundieren. Der Durchmesser des Widerstandestei-
haben. Man kann z. B. durch die Öffnung 42 Phosphoroxychlorid (POCL3) 35 Minuten lang bei 9000C eindiffundieren. Der Durchmesser des Widerstandestei-
les 44 der Emitterzone kann beispielsweise 65 μίτι
betragen.
Nachdem der Widerstandsteil 44 der Emitterzone durch Diffusion gebildet worden ist, wird auf der
freiliegenden Oberfläche des Siliziumkörpers eine relativ dünne Schicht 46 aus Siliziumoxyd oder einem
anderen Isoliermaterial gebildet (Fig. 17). Die Siliziumoxydschicht
40, meist ist sie 4000 AE dick, so daß ein wesentlicher Dickenunterschied zwischen den beiden
Siliziumoxydschichten 40 und 46 vorhanden ist, der bei dem vorliegenden Beispiel 10 000 AE beträgt. Die
Siliziumoxydschicht 46 wird bei dem vorliegenden Beispiel gebildet, indem der Halbleiterkörper etwa 20
Minuten bei 10000C in Wasserdampf erhitzt wird.
Der nächste Schritt bei der Herstellung des Transistors besteht in der Bildung des übrigen Teiles der
Emitterzone; die Basiszone und die Kollektorzone waren bei den anhand der Fig. 12 bis 17 erläuterten
Verfahrensschritten gebildet worden. Man verwendet hierbei eine Photo-Ätzmaske, die das gewünschte
Muster für den übrigen Teil der Emitterzone hat. Diese Photo-Ätzmaske enthält außerdem das Muster für die
Basiskontaktelektrode des Transistors. Durch bekannte photolithographische Verfahren und Ätzen wird in der
Siliziumoxydschicht 40 und der Siliziumoxydschicht 46 ein Muster gebildet, wie es in Fig. 18 dargestellt ist.
Dieses Muster umfaßt öffnungen 48 in der Siliziumoxydschicht 46 zum Eindiffundieren des übrigen Teils
der Emitterzone und Vertiefungen 50 in der Siliziumoxydschicht 40, die sich oberhalb des ρ+ -leitenden
Bereiches 38 der Basiszone befinden. Da der Außenrand der Emitterzone durch den Widerstandsteil 44 begrenzt
ist, ist es nur nötig, durch die sich über dem Widerstandsteil 44 der Emitterzone befindliche, relativ
dünne Siliziumoxydschicht 46 (4000 AE) zu ätzen. Gleichzeitig wird die dicke Siliziumoxydschicht 40
(14 000 AE) über dem p + -leitenden Bereich 38 der Basiszone angeätzt, wodurch ihre Dicke dort durch die
geätzten Vertiefungen 50 auf etwa 8000 AE verringert wird, wo später die Basiskontaktelektrode angebracht
wird.
Nach dem Ätzen wird ein η+ -leitender Emitterzonenteil
52 (Fig. 19), der bei diesem Beispiel als die zweite
der beiden Zonen angesehen werden kann, zwischen denen ein Kurzschluß vermieden werden soll, in die
epitaktische Schicht 34 eindiffundiert, indem durch die öffnungen 48 ein Donatormaterial eingeführt wird. Der
n+-leitende Emitterzonenteil 52 hat einen Außendurchmesser von beispielsweise 63 μιτι und wird etwa 1,25 bis
1,5 μηι tief eindiffundiert. Der Emitterzonenteil 52 reicht
also etwas tiefer in den Halbleiterkörper hinein als der Widerstandsteil 44 der Emitterzone, außerdem ist er
etwas stärker dotiert als letzterer. Der Emitterzonenteil 52 kann dadurch gebildet werden, daß man 16 Minuten
Phosphoroxychlorid bei 10250C eindiffundiert. Nach der Diffusion des Emitterzonenteils 52 wird auf seiner
frei liegenden Oberfläche eine dünne Siliziumoxydschicht gebildet, z. B. indem der Halbleiterkörper etwa
20 Minuten bei etwa 1200°C in Wasserdampf erhitzt wird.
Auf übliche Weise wird dann in die Siliziumoxydschicht 46 eine Kontaktöffnung 53 eingeätzt, die die
Mitte des Widerstandsteiles 44 der Emitterzone freilegt. Gleichzeitig werden Löcher in die unter den Vertiefungen
50 liegenden Teile der dort etwa 8000 AE dicken Isolierschicht 40 eingeätzt, die Kontaktöffnungen für
den p + -leitenden Bereich 38 der Basiszone bilden. Bei dieser Verfahrensstufe betragen die Dicken der
Siliziumoxydschichten über dem Emitterwiderstandsteil 44 500 AE und über dem Basiszonenbereich 36
14 000 AE. Durch Begrenzung der Ätzzeit auf einen Wert, der gerade ausreicht, um ein Durchätzen der etwa
8000 AE dicken Siliziumoxydschicht 40 über dem p+-leitenden Bereich 38 der Basiszone zu gewährleisten,
wird vermieden, daß unerwünschte Poren bis zur Siliziumoberfläche durchgeätzt werden. Wie ersichtlich,
verbleibt im ungünstigsten Falle immer noch ein etwa 6000 AE dicker Rest der Siliziumoxydschicht, der nach
der Metallisierung für die Herstellung der Kontaktelektroden ein Kurzschließen des Emitterzonenteils 52 mit
dem Basiszonenbereich 36 verhindert.
Zur Fertigstellung des Transistors werden dann die Basis- und die Emitterzone kontaktiert, indem eine
Schicht aus Aluminium oder einem anderen gut leitenden Metall, die durch photolithographische Verfahren
begrenzt ist, auf den mit Siliziumoxydschicht bedeckten Siliziumkörper aufgedampft wird, vgl. die
Fig. 20. Auf diese Weise wird eine Kontaktelektrode 54
gebildet, die die Mitte des Widerstandsteiles 44 der Emitterzone kontaktiert, und eine Kontaktelektrode 55,
die den ρ+ -leitenden Bereich 38 der Basiszone kontaktiert. Bei dem derart hergestellten Transistor
kann das aufgedampfte Metall nicht durch störende Poren zu der Oberfläche der verschiedenen Zonen
gelangen. Unerwünschte Kurzschlüsse werden daher weitestgehend vermieden, und der Ausschluß wird
wesentlich herabgesetzt, z. B. auf mindestens die Hälfte, wie Versuche gezeigt haben. Der Transistor wird dann
in üblicher Weise in einem Gehäuse montiert oder vergossen.
In den Fig. 12 bis 20 ist der Einfachheit halber nur
eine einzige Emitterzone und eine einzige Basiszone dargestellt. In der Praxis kann der Transistor jedoch
eine Anzahl miteinander verbundener Emitterzonen und eine Anzahl von Basiszonen aufweisen, wie es für
Hochfrequenz-Leistungstransistoren zweckmäßig ist. '
Hierzu 2 Blatt Zeichnungen
809 640/34
Claims (2)
1. Verfahren zum Herstellen eines Halbleiterbauelements mit einem Halbleiterkörper, der an seiner
Oberfläche unter einer Isolierschicht Zonen unterschiedlichen Leitfähigkeitstyps aufweist, die durch
öffnungen der Isolierschicht hindurch kontaktiert sind, wobei die Isolierschicht mit einem dickeren Teil
über einem ersten Bereich der einen, ersten Zone und mit einem dünneren Teil über einem zweiten
Bereich dieser ersten Zone gebildet wird, in den dünneren Teil der Isolierschicht eine bis zur
Oberfläche des zweiten Bereichs der ersten Zone durchgehende erste Öffnung unter Verwendung
einer ersten Photo-Ätzmaske geätzt wird, die auf der Isolierschicht aufgebracht und nach dem Ätzen
wieder entfernt wird, innerhalb der ersten öffnung in dem zweiten Bereich der ersten Zone eine zweite
Zone erzeugt und auf deren Oberfläche wiederum eine Isolierschicht gebildet wird, unter Verwendung
einer auf die Isolierschichten auf der ersten und der zweiten Zone aufgebrachten zweiten Photo-Ätzmaske
in der auf der zweiten Zone gebildeten Isolierschicht eine zur zweiten Zone führende zweite
Öffnung und in den dickeren Teil der Isolierschicht über dem ersten Bereich der ersten Zone eine bis zu
diesem reichende dritte Öffnung geätzt werden, die zweite Ätzmaske wieder entfernt wird, und zur
Kontaktierung der durch die zweite und die dritte öffnung freigelegten Teile der zweiten und der
ersten Zone und zur Bildung von dort aus über den dickeren Teil der Isolierschicht auf der ersten Zone
zum Rand des Halbleiterkörpers verlaufender Leiterbahnen jeweils ein Leitermaterial niedergeschlagen
wird, dadurch gekennzeichnet, daß gleichzeitig mit der Ätzung der ersten Öffnung
(23; 48) im dünneren Teil der Isolierschicht (18, 22; 40,46) mittels der ersten Ätzmaske mindestens eine
Vertiefung (25; 50) in den dickeren Teil der Isolierschicht (18, 22; 40, 46) über dem ersten
Bereich (16; 38) der ersten Zone geätzt wird, die in Richtung auf die erste Zone hin verläuft, jedoch die
Isolierschicht (18, 22; 40, 46) nicht durchsetzt, und daß gleichzeitig mit der Ätzung der zweiten öffnung
(27; 53) die dritte öffnung vom Boden der Vertiefung (25; 50) im dickeren Teil der Isolierschicht
(18, 22; 40, 46) über dem ersten Bereich (16; 38) der ersten Zone aus durch diesen Teil der
Isolierschicht (18, 22; 40, 46) hindurch bis zu dem ersten Bereich (16; 38) der ersten Zone geätzt wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die auf der Oberfläche der zweiten
Zone (24) innerhalb der ersten öffnung (23) gebildete Isolierschicht (26) dünner erzeugt wird als
der zuvor gebildete dünnere Teil der Isolierschicht (18, 22) über dem zweiten Bereich (20) der ersten
Zone.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US59830666A | 1966-12-01 | 1966-12-01 |
Publications (3)
Publication Number | Publication Date |
---|---|
DE1614383A1 DE1614383A1 (de) | 1970-05-27 |
DE1614383B2 DE1614383B2 (de) | 1972-07-20 |
DE1614383C3 true DE1614383C3 (de) | 1978-10-05 |
Family
ID=24395044
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE1614383A Expired DE1614383C3 (de) | 1966-12-01 | 1967-08-24 | Verfahren zum Herstellen eines Halbleiterbauelementes |
Country Status (5)
Country | Link |
---|---|
US (1) | US3432920A (de) |
DE (1) | DE1614383C3 (de) |
ES (1) | ES344090A1 (de) |
GB (1) | GB1198696A (de) |
SE (1) | SE323455B (de) |
Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE1614435B2 (de) * | 1967-02-23 | 1979-05-23 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Verfahren zum Herstellen von aus Germanium bestehenden, doppeldiffundierten Halbleiteranordnungen |
US3497776A (en) * | 1968-03-06 | 1970-02-24 | Westinghouse Electric Corp | Uniform avalanche-breakdown rectifiers |
US3571913A (en) * | 1968-08-20 | 1971-03-23 | Hewlett Packard Co | Method of making ohmic contact to a shallow diffused transistor |
US3767493A (en) * | 1971-06-17 | 1973-10-23 | Ibm | Two-step photo-etching method for semiconductors |
US3684933A (en) * | 1971-06-21 | 1972-08-15 | Itt | Semiconductor device showing at least three successive zones of alternate opposite conductivity type |
IT946150B (it) * | 1971-12-15 | 1973-05-21 | Ates Componenti Elettron | Perfezionamento al processo plana re epistssiale per la produzione di circuiti integrati lineari di potenza |
SE354143B (de) * | 1972-02-15 | 1973-02-26 | Ericsson Telefon Ab L M | |
JPS5147583B2 (de) * | 1972-12-29 | 1976-12-15 | ||
AT377645B (de) * | 1972-12-29 | 1985-04-10 | Sony Corp | Halbleiterbauteil |
US4132996A (en) * | 1976-11-08 | 1979-01-02 | General Electric Company | Electric field-controlled semiconductor device |
US4581626A (en) * | 1977-10-25 | 1986-04-08 | General Electric Company | Thyristor cathode and transistor emitter structures with insulator islands |
US4173768A (en) * | 1978-01-16 | 1979-11-06 | Rca Corporation | Contact for semiconductor devices |
EP0042380B1 (de) * | 1979-12-28 | 1986-03-19 | International Business Machines Corporation | Verfahren zum erreichen eines idealen fremdstoffkonzentrationsverlaufs für die basiszone eines transistors |
GB2175441B (en) * | 1985-05-03 | 1989-05-10 | Texas Instruments Ltd | Power bipolar transistor |
US4749441A (en) * | 1986-12-11 | 1988-06-07 | General Motors Corporation | Semiconductor mushroom structure fabrication |
JP5228123B1 (ja) * | 2011-11-28 | 2013-07-03 | 株式会社東芝 | 半導体装置及びその製造方法 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
NL272593A (de) * | 1960-12-16 | |||
US3212162A (en) * | 1962-01-05 | 1965-10-19 | Fairchild Camera Instr Co | Fabricating semiconductor devices |
BE630858A (de) * | 1962-04-10 | 1900-01-01 |
-
1966
- 1966-12-01 US US598306A patent/US3432920A/en not_active Expired - Lifetime
-
1967
- 1967-08-09 GB GB36604/67A patent/GB1198696A/en not_active Expired
- 1967-08-12 ES ES344090A patent/ES344090A1/es not_active Expired
- 1967-08-24 DE DE1614383A patent/DE1614383C3/de not_active Expired
- 1967-08-31 SE SE12107/67A patent/SE323455B/xx unknown
Also Published As
Publication number | Publication date |
---|---|
ES344090A1 (es) | 1968-11-16 |
DE1614383A1 (de) | 1970-05-27 |
DE1614383B2 (de) | 1972-07-20 |
SE323455B (de) | 1970-05-04 |
GB1198696A (en) | 1970-07-15 |
US3432920A (en) | 1969-03-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE2212049C2 (de) | Verfahren zur Herstellung einer Halbleiteranordnung und Verfahren zur Herstellung eines Transistors | |
DE1614383C3 (de) | Verfahren zum Herstellen eines Halbleiterbauelementes | |
DE3229250C2 (de) | ||
DE1614283C3 (de) | Verfahren zum Herstellen einer Halbleiteranordnung | |
EP0239652B1 (de) | Verfahren zum Herstellen einer monolithisch integrierten Schaltung mit mindestens einem bipolaren Planartransistor | |
DE2160450C3 (de) | Verfahren zur Herstellung eines Halbleiterbauelementes | |
DE1944793C3 (de) | Verfahren zur Herstellung einer integrierten Halbleiteranordnung | |
DE2242026A1 (de) | Mis-feldeffekttransistor | |
DE2749607C3 (de) | Halbleiteranordnung und Verfahren zu deren Herstellung | |
EP0001586A1 (de) | Integrierte Halbleiteranordnung mit vertikalen NPN- und PNP-Strukturen und Verfahren zur Herstellung | |
DE1810322C3 (de) | Bipolarer Transistor für hohe Ströme und hohe Stromverstärkung | |
DE2147447C3 (de) | Halbleiterbauelement | |
DE2361319C2 (de) | Halbleiteranordnung und Verfahren zu ihrer Herstellung | |
DE2422120B2 (de) | Verfahren zur Herstellung einer Halbleiteranordnung | |
DE2502547A1 (de) | Halbleiterkoerper mit bipolartransistor und verfahren zu dessen herstellung | |
DE1514335B1 (de) | Flaechentransistor | |
DE3018594A1 (de) | Verfahren zur herstellung eines fet | |
DE2500235C2 (de) | Ein-PN-Übergang-Planartransistor | |
DE2306842C3 (de) | Verfahren zum Herstellen einer Vielzahl von Halbleiterelementen aus einer einzigen Halbleiterscheibe | |
DE2953394T1 (de) | Dielectrically-isolated integrated circuit complementary transistors for high voltage use | |
DE2100224C3 (de) | Maskierungs- und Metallisierungsverfahren bei der Herstellung von Halbleiterzonen | |
DE3003911C2 (de) | Halbleiterschaltungsanordnung mit einem Halbleiterwiderstand | |
EP0270703B1 (de) | Verfahren zum Herstellen einer monolithisch integrierten Schaltung mit mindestens einem bipolaren Planartransistor | |
DE2840975A1 (de) | Verfahren zur herstellung einer integrierten halbleiterschaltung | |
DE2403816B2 (de) | Halbleiteranordnung und Verfahren zu ihrer Herstellung |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
SH | Request for examination between 03.10.1968 and 22.04.1971 | ||
C3 | Grant after two publication steps (3rd publication) | ||
EHJ | Ceased/non-payment of the annual fee |