JPH01243459A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPH01243459A
JPH01243459A JP63069443A JP6944388A JPH01243459A JP H01243459 A JPH01243459 A JP H01243459A JP 63069443 A JP63069443 A JP 63069443A JP 6944388 A JP6944388 A JP 6944388A JP H01243459 A JPH01243459 A JP H01243459A
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JP
Japan
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region
base region
collector
emitter
base
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Pending
Application number
JP63069443A
Other languages
English (en)
Inventor
Akihisa Uchida
明久 内田
Keiichi Higeta
恵一 日下田
Shinji Nakajima
伸治 中島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関するものであり、特
に、数G(ギガ)Hz以上の高速動作を行う高速バイポ
ーラトランジスタを備えた半導体集積回路装置に適用し
て有効な技術に関するものである。
【従来の技術〕
スタティックRAMのメモリセルはフリップフロップ回
路からなるが、このフリップフロップ回路をNPN型バ
イポーラトランジスタ(以下、単にNPN型トランジス
タという)を使って構成する場合には、そのNPN型ト
ランジスタのコレクタが前記フリップフロップ回路の出
力端子(ノード)とされる。ここで、通常のNPN型ト
ランジスタは、p−型半導体基板の上にn゛型埋込み層
とn−型エピタキシャル層からなるコレクタ領域を設け
、この上にP型ベース領域を設け、このベース領域の中
にn゛型エミッタ領域を設けたパーティカル構造となっ
ている。このため、前記のようにコレク夕領域をフリッ
プフロップ回路の出力ノードとすると、半導体基板中に
発生した少数キャリアの影響を受けてコレクタ領域の電
位が低下するため、情報の破壊が起り易い、そこで、半
導体基板中の少数キャリアによる情報破壊を防止するた
め、前記通常のエミッタをコレクタとし、通常のコレク
タをエミッタとして構成したメモリセルがある(特願昭
59−225738号)。
〔発明が解決しようとする課題〕
本発明者は、前記通常のコレクタをエミッタとして使用
し、通常のエミッタをコレクタとして使用したNPN型
トランジスタについて検討した結果、次の問題点を見出
した。
すなわち、前記のように通常のコレクタをエミッタとし
て使用すると、p型ベース領域からエミッタ領域へ注入
される正孔(ホール)が、そのエミッタ領域の一部を成
すn−型エピタキシャル層に留り易く、また留ったホー
ルが消減しにくいため、スイッチング時間が長くなり、
しゃ新局波数f7を1.5〜2GHz以上に高くするこ
とができないという問題点を見出した。また、前記n−
型エピタキンヤル層内でのホールと電子の再結合による
ベース電流が増えるため、電流増幅率hoeが20程度
の低い値となり、それ以上の高い電流増幅率h■を得る
ことができないという問題点を見出した。
本発明の目的は、高速バイポーラトランジスタの電流増
幅率hF6及びしゃ新局波数f7を向上することができ
る技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
〔課題を解決するための手段〕
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
すなわち、半導体基板の主面に高速バイポーラトランジ
スタを備えた半導体集積回路装置において、前記高速バ
イポーラトランジスタを、前記半導体基板の主面のベー
ス領域と、該ベース領域の周囲の一部から前記ベース領
域中へ不純物を拡散して形成したコレクタ領域と、前記
ベース領域の周囲の前記コレクタ領域が設けられている
位置と対向する位置から前記ベース領域へ不純物を拡散
して形成したエミッタ領域とを備えた高速バイポーラト
ランジスタとするものである。
〔作用〕
上述した手段によれば、前記高速トランジスタがラテラ
ル構造のトランジスタであり、前記ベース領域の幅が、
前記高速トランジスタを形成する領域の幅を制御するこ
とで極めて小さくできるので、しゃ新局波数fアが3G
Hz以上の高速動作を行うことができ、また電流増幅率
hPEを20以上に高くすることができる。
(発明の実施例〕 以下、本発明の一実施例の高速バイポーラトランジスタ
を図面を用いて説明する。
第1図は、本発明の一実施例の高速バイポーラトランジ
スタの平面図、 第2図は、第1図の■−■切断線における断面図。
第3図は、第2図の一点鎖線で囲んだ部分を拡大して示
した高速バイポーラトランジスタの拡大断面図、 第4図は、前記第1図乃至第3図に示した高速バイポー
ラトランジスタを使って構成したスタティックRAMの
メモリセルの等価回路図である。
なお、第1図の平面図は、高速バイポーラトランジスタ
の構成を分り易くするため、フィールド絶縁膜以外の絶
縁膜を図示していない。
第1図乃至第3図において、1はp°型単結晶シリコン
からなる半導体基板であり、その所定の主面部にn゛型
半導体領域(埋込み層)2が設けられている。第2図(
断面図)の−点鎖線で囲んだ部分に本実施例の高速バイ
ポーラトランジスタTr(以下、単にトランジスタTr
という)が構成されている。このトランジスタTrは、
半導体基板1の上のエピタキシャル層に構成されており
、そのエピタキシャル層の表面部に形成したn型又はn
°型半導体領域からなるベース領域4と、このベース領
Wi、4の周囲の一部に設けられたブ型半導体領域から
なるコレクタ領域5と、前記ベース領域4の周囲の前記
コレクタ領域5が設けられた位置と対向する位置に設け
られたp゛型半導体領域からなるエミッタ領域6とで構
成されている。このトランジスタTrは、コレクタ領域
5、ベース領域4、エミッタ領域6が横に並べられたラ
テラル構造になっている。前記コレクタ領域5及びエミ
ッタ領域6のそれぞれには、例えば多結晶シリコン膜か
らなるコレクタ電極9又はエミッタ電極10が接続され
ている。そして、コレクタ領域5は、コレクタ電極9の
中のp型不純物(例えばボロン)をベース領域4の中へ
拡散させて形成したものであり、同様に、エミッタ領域
6は、エミッタ電極10の中のp型不純物(例えばボロ
ン)をベース領域4の中へ拡散させて形成したものであ
る。また、ベース領域4は、コレクタ領域5.エミッタ
領域6、コレクタ電極9及びエミッタ電極10のそれぞ
れを形成する以前に、80 K e V程度のエネルギ
ーのイオン打込みでn型不純物(例えばリン又はヒ素)
を導入してn型又はn・型に形成したものである。ベー
ス領域4には、例えば第2層目の多結晶シリコン膜から
なるベース電極13が接続孔12を通して接続されてい
る。なお、ベース領域4をn型半導体領域で構成したと
きには、そのn型半導体領域からなるベース領域4の前
記ベース電極13が接続される表面にn゛型半導体領域
を設けるようにする。前記コレクタ電極9及びエミッタ
電極10のそれぞれには、接続孔15を通してアルミニ
ウム配線16A又はアルミニウム配線16Bが接続され
ている。8,11.14のそれぞれは絶縁膜であり、酸
化シリコン吸、リンシリケートガラス等からなっている
ここで、第3図の拡大断面図に示すように、トランジス
タTr領域の幅L1、コレクタ領域5の幅L2、エミッ
タ領域6の幅L3、ベース領域4の幅すなわちコレクタ
領域5とエミッタ領域6の間の距離L4の相互の関係を
説明すると、コレクタ領域5及びエミッタ領域6の幅L
2及びL3を通常0.5μm程度に形成するので、トラ
ンジスタTr領域のLlを1.5μmになるように形成
すると、ベース領域4の幅L4を0.5μm程度に小さ
くできる。また、トランジスタTr領域の幅L1を1.
1μmになるように形成すると、ベース領域4の幅L4
を0.1μm程度に非常に小さくできる。このトランジ
スタTrは、例えば第4図に示すように、スタティック
RAMのメモリセルを構成するフリップフロップ回路の
トランジスタTri、Tr2.Tr3.Tr4として用
いる。第4図において、Trl、Tr4はスイッチング
用トランジスタ、Tr2.Tr3は駆動用トランジスタ
、Rは抵抗素子、SBDはショットキーバリアダイオー
ド、WLはワード線、BLI及びBL2はデータ線であ
る。このようなフリップフロップ回路からなるメモリセ
ルにおいては、前記トランジスタTri、Tr2.Tr
3.Tr4のエミッタ領域6とコレクタ領域5の間にか
かる電圧が1v程度と低いので、前記のように、ベース
領域4の幅を0.5μmあるいは0.1μm程度に非常
に小さくしても、エミッタ領域6とコレクタ領域5の間
でパンチスルーを起すことがなく、確実に動作させるこ
とができる。
前記ベース領域4とざ型半導体領域2の間にはp°型半
導体領域3が設けられており、これで半導体基板1の中
に発生した少数キャリア(電子)がベース領域(n型又
はn・型)4の中へ入り込むのを防いでいる。また、n
′−型半導体領域2にアルミニウム配線16Aからn3
型半導体領域7を介して電源電位Vcc例えば5vを給
電しでおくことにより、半導体基板1中に発生した少数
キャリア(電子)を半導体基板1の外へ取り出すように
している。
なお、本実施例のラテラル構造のPNP型トランジスタ
は、特願昭59−225738号に記載されたパーティ
カル構造のNPN型トランジスタを形成する技術を使っ
て、デコーダや出力バッファ等の周辺回路を構成するN
PN型トランジスタと同一工程で形成することができる
。また、前記ベース領域4とn゛型半導体領域2の間の
p°型半導体領域3は、ショットキーバリアダイオード
SBDの下に設けられるp゛型半魂体領域を形成する工
程で、300KeVの高エネルギーのイオン打込みでp
型不純物例えばボロンを導入して形成する。
以上、説明したように、本実施例のトランジスタTrに
よれば、半導体基板1の主面のベース領@、4と、該ベ
ース領域4の周囲の一部から前記ベース領域4の中へ不
純物を拡散して形成したコレクタ領域5と、前記ベース
領域4の周囲の前記コレクタ領域5が設けられている位
置と対向する位(とから前記ベース領域4へ不純物を拡
散して形成したエミッタ領域6とで高速バイポーラトラ
ンジスタを構成したことにより、前記ベース領域4の幅
が、その高速トランジスタを形成する領域の幅を制御す
ることで極めて小さくできるので、しゃ断層波数f、が
3G&以上の高速動作を行うことができ、また電流増幅
率hPl:を2o以上に高くすることができる。
また、ベース領域4の下にp°型半導体領域3を設けて
いることにより、アルファ線によって発生した少数キャ
リアの影響を受けにくい、高信頼度の高速トランジスタ
を得ることができる。
また、本実施例の高速トランジスタを使って第4図に示
したメモリセルを構成することにより。
高集積(64にビット〜256にビット)のスタティッ
クRAMを得ることができる。
また、p゛型半導体領域3をジットキーバリアダイオー
ドの下に設けられるp゛型半導体領域と同一工程で形成
することができるので、製造工程の簡略化を図ることが
できる。
以上、本発明を実施例にもとづき具体的に説明したが1
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
〔発明の効果〕
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
動作速度が30)Iz以上の高速のバイポーラトランジ
スタを得ることができる。
【図面の簡単な説明】
第1図は、本発明の一実施例の高速バイポーラトランジ
スタの平面図、 第2図は、第1図の■−■切断線における断面図、 第3図は、第2図の一点鎖線で囲んだ部分を拡大して示
した前記高速バイポーラトランジスタの拡大断面図、 第4図は、前記第1図乃至第3図に示した高速バイポー
ラトランジスタを使って構成したスタティックRAMの
メモリセルの等価回路図である。 図中、1・・・半導体基板、2,7・・・n1型半導体
領域、3・・・p゛型半導体領域、4・・・ベース領域
、5・・・コレクタ領域、6・・・エミッタ領域である
。 第3図 1・・・半導体基板         4・・・ベース
領域2.7・・・ゴ型半導体領域     5・・・コ
レクタ領域3・p°型半導体領域       6・・
・エミッタ領域第4図

Claims (1)

  1. 【特許請求の範囲】 1、半導体基板の主面に高速バイポーラトランジスタを
    備えた半導体集積回路装置において、前記高速バイポー
    ラトランジスタは、前記半導体基板の主面のベース領域
    と、該ベース領域の周囲の一部から前記ベース領域中へ
    不純物を拡散して形成したコレクタ領域と、前記ベース
    領域の周囲の前記コレクタ領域が設けられている位置と
    対向する位置から前記ベース領域へ不純物を拡散して形
    成したエミッタ領域とを備えていることを特徴とする半
    導体集積回路装置。 2、前記コレクタ領域は、前記ベース領域に接続される
    コレクタ電極から不純物を拡散させて形成し、前記エミ
    ッタ領域は、前記ベース領域に接続されるエミッタ電極
    から不純物を拡散させて形成したものであることを特徴
    とする特許請求の範囲第1項に記載の半導体集積回路装
    置。
JP63069443A 1988-03-25 1988-03-25 半導体集積回路装置 Pending JPH01243459A (ja)

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