JPH01243459A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH01243459A JPH01243459A JP63069443A JP6944388A JPH01243459A JP H01243459 A JPH01243459 A JP H01243459A JP 63069443 A JP63069443 A JP 63069443A JP 6944388 A JP6944388 A JP 6944388A JP H01243459 A JPH01243459 A JP H01243459A
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Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 43
- 239000012535 impurity Substances 0.000 claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 230000003321 amplification Effects 0.000 abstract description 7
- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 7
- 239000000969 carrier Substances 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 230000003068 static effect Effects 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 239000005360 phosphosilicate glass Substances 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関するものであり、特
に、数Ｇ（ギガ）Ｈｚ以上の高速動作を行う高速バイポ
ーラトランジスタを備えた半導体集積回路装置に適用し
て有効な技術に関するものである。
に、数Ｇ（ギガ）Ｈｚ以上の高速動作を行う高速バイポ
ーラトランジスタを備えた半導体集積回路装置に適用し
て有効な技術に関するものである。
スタティックＲＡＭのメモリセルはフリップフロップ回
路からなるが、このフリップフロップ回路をＮＰＮ型バ
イポーラトランジスタ（以下、単にＮＰＮ型トランジス
タという）を使って構成する場合には、そのＮＰＮ型ト
ランジスタのコレクタが前記フリップフロップ回路の出
力端子（ノード）とされる。ここで、通常のＮＰＮ型ト
ランジスタは、ｐ−型半導体基板の上にｎ゛型埋込み層
とｎ−型エピタキシャル層からなるコレクタ領域を設け
、この上にＰ型ベース領域を設け、このベース領域の中
にｎ゛型エミッタ領域を設けたパーティカル構造となっ
ている。このため、前記のようにコレク夕領域をフリッ
プフロップ回路の出力ノードとすると、半導体基板中に
発生した少数キャリアの影響を受けてコレクタ領域の電
位が低下するため、情報の破壊が起り易い、そこで、半
導体基板中の少数キャリアによる情報破壊を防止するた
め、前記通常のエミッタをコレクタとし、通常のコレク
タをエミッタとして構成したメモリセルがある（特願昭
５９−２２５７３８号）。
路からなるが、このフリップフロップ回路をＮＰＮ型バ
イポーラトランジスタ（以下、単にＮＰＮ型トランジス
タという）を使って構成する場合には、そのＮＰＮ型ト
ランジスタのコレクタが前記フリップフロップ回路の出
力端子（ノード）とされる。ここで、通常のＮＰＮ型ト
ランジスタは、ｐ−型半導体基板の上にｎ゛型埋込み層
とｎ−型エピタキシャル層からなるコレクタ領域を設け
、この上にＰ型ベース領域を設け、このベース領域の中
にｎ゛型エミッタ領域を設けたパーティカル構造となっ
ている。このため、前記のようにコレク夕領域をフリッ
プフロップ回路の出力ノードとすると、半導体基板中に
発生した少数キャリアの影響を受けてコレクタ領域の電
位が低下するため、情報の破壊が起り易い、そこで、半
導体基板中の少数キャリアによる情報破壊を防止するた
め、前記通常のエミッタをコレクタとし、通常のコレク
タをエミッタとして構成したメモリセルがある（特願昭
５９−２２５７３８号）。
本発明者は、前記通常のコレクタをエミッタとして使用
し、通常のエミッタをコレクタとして使用したＮＰＮ型
トランジスタについて検討した結果、次の問題点を見出
した。
し、通常のエミッタをコレクタとして使用したＮＰＮ型
トランジスタについて検討した結果、次の問題点を見出
した。
すなわち、前記のように通常のコレクタをエミッタとし
て使用すると、ｐ型ベース領域からエミッタ領域へ注入
される正孔（ホール）が、そのエミッタ領域の一部を成
すｎ−型エピタキシャル層に留り易く、また留ったホー
ルが消減しにくいため、スイッチング時間が長くなり、
しゃ新局波数ｆ７を１．５〜２ＧＨｚ以上に高くするこ
とができないという問題点を見出した。また、前記ｎ−
型エピタキンヤル層内でのホールと電子の再結合による
ベース電流が増えるため、電流増幅率ｈｏｅが２０程度
の低い値となり、それ以上の高い電流増幅率ｈ■を得る
ことができないという問題点を見出した。
て使用すると、ｐ型ベース領域からエミッタ領域へ注入
される正孔（ホール）が、そのエミッタ領域の一部を成
すｎ−型エピタキシャル層に留り易く、また留ったホー
ルが消減しにくいため、スイッチング時間が長くなり、
しゃ新局波数ｆ７を１．５〜２ＧＨｚ以上に高くするこ
とができないという問題点を見出した。また、前記ｎ−
型エピタキンヤル層内でのホールと電子の再結合による
ベース電流が増えるため、電流増幅率ｈｏｅが２０程度
の低い値となり、それ以上の高い電流増幅率ｈ■を得る
ことができないという問題点を見出した。
本発明の目的は、高速バイポーラトランジスタの電流増
幅率ｈＦ６及びしゃ新局波数ｆ７を向上することができ
る技術を提供することにある。
幅率ｈＦ６及びしゃ新局波数ｆ７を向上することができ
る技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、半導体基板の主面に高速バイポーラトランジ
スタを備えた半導体集積回路装置において、前記高速バ
イポーラトランジスタを、前記半導体基板の主面のベー
ス領域と、該ベース領域の周囲の一部から前記ベース領
域中へ不純物を拡散して形成したコレクタ領域と、前記
ベース領域の周囲の前記コレクタ領域が設けられている
位置と対向する位置から前記ベース領域へ不純物を拡散
して形成したエミッタ領域とを備えた高速バイポーラト
ランジスタとするものである。
スタを備えた半導体集積回路装置において、前記高速バ
イポーラトランジスタを、前記半導体基板の主面のベー
ス領域と、該ベース領域の周囲の一部から前記ベース領
域中へ不純物を拡散して形成したコレクタ領域と、前記
ベース領域の周囲の前記コレクタ領域が設けられている
位置と対向する位置から前記ベース領域へ不純物を拡散
して形成したエミッタ領域とを備えた高速バイポーラト
ランジスタとするものである。
上述した手段によれば、前記高速トランジスタがラテラ
ル構造のトランジスタであり、前記ベース領域の幅が、
前記高速トランジスタを形成する領域の幅を制御するこ
とで極めて小さくできるので、しゃ新局波数ｆアが３Ｇ
Ｈｚ以上の高速動作を行うことができ、また電流増幅率
ｈＰＥを２０以上に高くすることができる。
ル構造のトランジスタであり、前記ベース領域の幅が、
前記高速トランジスタを形成する領域の幅を制御するこ
とで極めて小さくできるので、しゃ新局波数ｆアが３Ｇ
Ｈｚ以上の高速動作を行うことができ、また電流増幅率
ｈＰＥを２０以上に高くすることができる。
（発明の実施例〕
以下、本発明の一実施例の高速バイポーラトランジスタ
を図面を用いて説明する。
を図面を用いて説明する。
第１図は、本発明の一実施例の高速バイポーラトランジ
スタの平面図、 第２図は、第１図の■−■切断線における断面図。
スタの平面図、 第２図は、第１図の■−■切断線における断面図。
第３図は、第２図の一点鎖線で囲んだ部分を拡大して示
した高速バイポーラトランジスタの拡大断面図、 第４図は、前記第１図乃至第３図に示した高速バイポー
ラトランジスタを使って構成したスタティックＲＡＭの
メモリセルの等価回路図である。
した高速バイポーラトランジスタの拡大断面図、 第４図は、前記第１図乃至第３図に示した高速バイポー
ラトランジスタを使って構成したスタティックＲＡＭの
メモリセルの等価回路図である。
なお、第１図の平面図は、高速バイポーラトランジスタ
の構成を分り易くするため、フィールド絶縁膜以外の絶
縁膜を図示していない。
の構成を分り易くするため、フィールド絶縁膜以外の絶
縁膜を図示していない。
第１図乃至第３図において、１はｐ°型単結晶シリコン
からなる半導体基板であり、その所定の主面部にｎ゛型
半導体領域（埋込み層）２が設けられている。第２図（
断面図）の−点鎖線で囲んだ部分に本実施例の高速バイ
ポーラトランジスタＴｒ（以下、単にトランジスタＴｒ
という）が構成されている。このトランジスタＴｒは、
半導体基板１の上のエピタキシャル層に構成されており
、そのエピタキシャル層の表面部に形成したｎ型又はｎ
°型半導体領域からなるベース領域４と、このベース領
Ｗｉ、４の周囲の一部に設けられたブ型半導体領域から
なるコレクタ領域５と、前記ベース領域４の周囲の前記
コレクタ領域５が設けられた位置と対向する位置に設け
られたｐ゛型半導体領域からなるエミッタ領域６とで構
成されている。このトランジスタＴｒは、コレクタ領域
５、ベース領域４、エミッタ領域６が横に並べられたラ
テラル構造になっている。前記コレクタ領域５及びエミ
ッタ領域６のそれぞれには、例えば多結晶シリコン膜か
らなるコレクタ電極９又はエミッタ電極１０が接続され
ている。そして、コレクタ領域５は、コレクタ電極９の
中のｐ型不純物（例えばボロン）をベース領域４の中へ
拡散させて形成したものであり、同様に、エミッタ領域
６は、エミッタ電極１０の中のｐ型不純物（例えばボロ
ン）をベース領域４の中へ拡散させて形成したものであ
る。また、ベース領域４は、コレクタ領域５．エミッタ
領域６、コレクタ電極９及びエミッタ電極１０のそれぞ
れを形成する以前に、８０ Ｋ ｅ Ｖ程度のエネルギ
ーのイオン打込みでｎ型不純物（例えばリン又はヒ素）
を導入してｎ型又はｎ・型に形成したものである。ベー
ス領域４には、例えば第２層目の多結晶シリコン膜から
なるベース電極１３が接続孔１２を通して接続されてい
る。なお、ベース領域４をｎ型半導体領域で構成したと
きには、そのｎ型半導体領域からなるベース領域４の前
記ベース電極１３が接続される表面にｎ゛型半導体領域
を設けるようにする。前記コレクタ電極９及びエミッタ
電極１０のそれぞれには、接続孔１５を通してアルミニ
ウム配線１６Ａ又はアルミニウム配線１６Ｂが接続され
ている。８，１１．１４のそれぞれは絶縁膜であり、酸
化シリコン吸、リンシリケートガラス等からなっている
。
からなる半導体基板であり、その所定の主面部にｎ゛型
半導体領域（埋込み層）２が設けられている。第２図（
断面図）の−点鎖線で囲んだ部分に本実施例の高速バイ
ポーラトランジスタＴｒ（以下、単にトランジスタＴｒ
という）が構成されている。このトランジスタＴｒは、
半導体基板１の上のエピタキシャル層に構成されており
、そのエピタキシャル層の表面部に形成したｎ型又はｎ
°型半導体領域からなるベース領域４と、このベース領
Ｗｉ、４の周囲の一部に設けられたブ型半導体領域から
なるコレクタ領域５と、前記ベース領域４の周囲の前記
コレクタ領域５が設けられた位置と対向する位置に設け
られたｐ゛型半導体領域からなるエミッタ領域６とで構
成されている。このトランジスタＴｒは、コレクタ領域
５、ベース領域４、エミッタ領域６が横に並べられたラ
テラル構造になっている。前記コレクタ領域５及びエミ
ッタ領域６のそれぞれには、例えば多結晶シリコン膜か
らなるコレクタ電極９又はエミッタ電極１０が接続され
ている。そして、コレクタ領域５は、コレクタ電極９の
中のｐ型不純物（例えばボロン）をベース領域４の中へ
拡散させて形成したものであり、同様に、エミッタ領域
６は、エミッタ電極１０の中のｐ型不純物（例えばボロ
ン）をベース領域４の中へ拡散させて形成したものであ
る。また、ベース領域４は、コレクタ領域５．エミッタ
領域６、コレクタ電極９及びエミッタ電極１０のそれぞ
れを形成する以前に、８０ Ｋ ｅ Ｖ程度のエネルギ
ーのイオン打込みでｎ型不純物（例えばリン又はヒ素）
を導入してｎ型又はｎ・型に形成したものである。ベー
ス領域４には、例えば第２層目の多結晶シリコン膜から
なるベース電極１３が接続孔１２を通して接続されてい
る。なお、ベース領域４をｎ型半導体領域で構成したと
きには、そのｎ型半導体領域からなるベース領域４の前
記ベース電極１３が接続される表面にｎ゛型半導体領域
を設けるようにする。前記コレクタ電極９及びエミッタ
電極１０のそれぞれには、接続孔１５を通してアルミニ
ウム配線１６Ａ又はアルミニウム配線１６Ｂが接続され
ている。８，１１．１４のそれぞれは絶縁膜であり、酸
化シリコン吸、リンシリケートガラス等からなっている
。
ここで、第３図の拡大断面図に示すように、トランジス
タＴｒ領域の幅Ｌ１、コレクタ領域５の幅Ｌ２、エミッ
タ領域６の幅Ｌ３、ベース領域４の幅すなわちコレクタ
領域５とエミッタ領域６の間の距離Ｌ４の相互の関係を
説明すると、コレクタ領域５及びエミッタ領域６の幅Ｌ
２及びＬ３を通常０．５μｍ程度に形成するので、トラ
ンジスタＴｒ領域のＬｌを１．５μｍになるように形成
すると、ベース領域４の幅Ｌ４を０．５μｍ程度に小さ
くできる。また、トランジスタＴｒ領域の幅Ｌ１を１．
１μｍになるように形成すると、ベース領域４の幅Ｌ４
を０．１μｍ程度に非常に小さくできる。このトランジ
スタＴｒは、例えば第４図に示すように、スタティック
ＲＡＭのメモリセルを構成するフリップフロップ回路の
トランジスタＴｒｉ、Ｔｒ２．Ｔｒ３．Ｔｒ４として用
いる。第４図において、Ｔｒｌ、Ｔｒ４はスイッチング
用トランジスタ、Ｔｒ２．Ｔｒ３は駆動用トランジスタ
、Ｒは抵抗素子、ＳＢＤはショットキーバリアダイオー
ド、ＷＬはワード線、ＢＬＩ及びＢＬ２はデータ線であ
る。このようなフリップフロップ回路からなるメモリセ
ルにおいては、前記トランジスタＴｒｉ、Ｔｒ２．Ｔｒ
３．Ｔｒ４のエミッタ領域６とコレクタ領域５の間にか
かる電圧が１ｖ程度と低いので、前記のように、ベース
領域４の幅を０．５μｍあるいは０．１μｍ程度に非常
に小さくしても、エミッタ領域６とコレクタ領域５の間
でパンチスルーを起すことがなく、確実に動作させるこ
とができる。
タＴｒ領域の幅Ｌ１、コレクタ領域５の幅Ｌ２、エミッ
タ領域６の幅Ｌ３、ベース領域４の幅すなわちコレクタ
領域５とエミッタ領域６の間の距離Ｌ４の相互の関係を
説明すると、コレクタ領域５及びエミッタ領域６の幅Ｌ
２及びＬ３を通常０．５μｍ程度に形成するので、トラ
ンジスタＴｒ領域のＬｌを１．５μｍになるように形成
すると、ベース領域４の幅Ｌ４を０．５μｍ程度に小さ
くできる。また、トランジスタＴｒ領域の幅Ｌ１を１．
１μｍになるように形成すると、ベース領域４の幅Ｌ４
を０．１μｍ程度に非常に小さくできる。このトランジ
スタＴｒは、例えば第４図に示すように、スタティック
ＲＡＭのメモリセルを構成するフリップフロップ回路の
トランジスタＴｒｉ、Ｔｒ２．Ｔｒ３．Ｔｒ４として用
いる。第４図において、Ｔｒｌ、Ｔｒ４はスイッチング
用トランジスタ、Ｔｒ２．Ｔｒ３は駆動用トランジスタ
、Ｒは抵抗素子、ＳＢＤはショットキーバリアダイオー
ド、ＷＬはワード線、ＢＬＩ及びＢＬ２はデータ線であ
る。このようなフリップフロップ回路からなるメモリセ
ルにおいては、前記トランジスタＴｒｉ、Ｔｒ２．Ｔｒ
３．Ｔｒ４のエミッタ領域６とコレクタ領域５の間にか
かる電圧が１ｖ程度と低いので、前記のように、ベース
領域４の幅を０．５μｍあるいは０．１μｍ程度に非常
に小さくしても、エミッタ領域６とコレクタ領域５の間
でパンチスルーを起すことがなく、確実に動作させるこ
とができる。
前記ベース領域４とざ型半導体領域２の間にはｐ°型半
導体領域３が設けられており、これで半導体基板１の中
に発生した少数キャリア（電子）がベース領域（ｎ型又
はｎ・型）４の中へ入り込むのを防いでいる。また、ｎ
′−型半導体領域２にアルミニウム配線１６Ａからｎ３
型半導体領域７を介して電源電位Ｖｃｃ例えば５ｖを給
電しでおくことにより、半導体基板１中に発生した少数
キャリア（電子）を半導体基板１の外へ取り出すように
している。
導体領域３が設けられており、これで半導体基板１の中
に発生した少数キャリア（電子）がベース領域（ｎ型又
はｎ・型）４の中へ入り込むのを防いでいる。また、ｎ
′−型半導体領域２にアルミニウム配線１６Ａからｎ３
型半導体領域７を介して電源電位Ｖｃｃ例えば５ｖを給
電しでおくことにより、半導体基板１中に発生した少数
キャリア（電子）を半導体基板１の外へ取り出すように
している。
なお、本実施例のラテラル構造のＰＮＰ型トランジスタ
は、特願昭５９−２２５７３８号に記載されたパーティ
カル構造のＮＰＮ型トランジスタを形成する技術を使っ
て、デコーダや出力バッファ等の周辺回路を構成するＮ
ＰＮ型トランジスタと同一工程で形成することができる
。また、前記ベース領域４とｎ゛型半導体領域２の間の
ｐ°型半導体領域３は、ショットキーバリアダイオード
ＳＢＤの下に設けられるｐ゛型半魂体領域を形成する工
程で、３００ＫｅＶの高エネルギーのイオン打込みでｐ
型不純物例えばボロンを導入して形成する。
は、特願昭５９−２２５７３８号に記載されたパーティ
カル構造のＮＰＮ型トランジスタを形成する技術を使っ
て、デコーダや出力バッファ等の周辺回路を構成するＮ
ＰＮ型トランジスタと同一工程で形成することができる
。また、前記ベース領域４とｎ゛型半導体領域２の間の
ｐ°型半導体領域３は、ショットキーバリアダイオード
ＳＢＤの下に設けられるｐ゛型半魂体領域を形成する工
程で、３００ＫｅＶの高エネルギーのイオン打込みでｐ
型不純物例えばボロンを導入して形成する。
以上、説明したように、本実施例のトランジスタＴｒに
よれば、半導体基板１の主面のベース領＠、４と、該ベ
ース領域４の周囲の一部から前記ベース領域４の中へ不
純物を拡散して形成したコレクタ領域５と、前記ベース
領域４の周囲の前記コレクタ領域５が設けられている位
置と対向する位（とから前記ベース領域４へ不純物を拡
散して形成したエミッタ領域６とで高速バイポーラトラ
ンジスタを構成したことにより、前記ベース領域４の幅
が、その高速トランジスタを形成する領域の幅を制御す
ることで極めて小さくできるので、しゃ断層波数ｆ、が
３Ｇ＆以上の高速動作を行うことができ、また電流増幅
率ｈＰｌ：を２ｏ以上に高くすることができる。
よれば、半導体基板１の主面のベース領＠、４と、該ベ
ース領域４の周囲の一部から前記ベース領域４の中へ不
純物を拡散して形成したコレクタ領域５と、前記ベース
領域４の周囲の前記コレクタ領域５が設けられている位
置と対向する位（とから前記ベース領域４へ不純物を拡
散して形成したエミッタ領域６とで高速バイポーラトラ
ンジスタを構成したことにより、前記ベース領域４の幅
が、その高速トランジスタを形成する領域の幅を制御す
ることで極めて小さくできるので、しゃ断層波数ｆ、が
３Ｇ＆以上の高速動作を行うことができ、また電流増幅
率ｈＰｌ：を２ｏ以上に高くすることができる。
また、ベース領域４の下にｐ°型半導体領域３を設けて
いることにより、アルファ線によって発生した少数キャ
リアの影響を受けにくい、高信頼度の高速トランジスタ
を得ることができる。
いることにより、アルファ線によって発生した少数キャ
リアの影響を受けにくい、高信頼度の高速トランジスタ
を得ることができる。
また、本実施例の高速トランジスタを使って第４図に示
したメモリセルを構成することにより。
したメモリセルを構成することにより。
高集積（６４にビット〜２５６にビット）のスタティッ
クＲＡＭを得ることができる。
クＲＡＭを得ることができる。
また、ｐ゛型半導体領域３をジットキーバリアダイオー
ドの下に設けられるｐ゛型半導体領域と同一工程で形成
することができるので、製造工程の簡略化を図ることが
できる。
ドの下に設けられるｐ゛型半導体領域と同一工程で形成
することができるので、製造工程の簡略化を図ることが
できる。
以上、本発明を実施例にもとづき具体的に説明したが１
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
動作速度が３０）Ｉｚ以上の高速のバイポーラトランジ
スタを得ることができる。
スタを得ることができる。
第１図は、本発明の一実施例の高速バイポーラトランジ
スタの平面図、 第２図は、第１図の■−■切断線における断面図、 第３図は、第２図の一点鎖線で囲んだ部分を拡大して示
した前記高速バイポーラトランジスタの拡大断面図、 第４図は、前記第１図乃至第３図に示した高速バイポー
ラトランジスタを使って構成したスタティックＲＡＭの
メモリセルの等価回路図である。 図中、１・・・半導体基板、２，７・・・ｎ１型半導体
領域、３・・・ｐ゛型半導体領域、４・・・ベース領域
、５・・・コレクタ領域、６・・・エミッタ領域である
。 第３図 １・・・半導体基板 ４・・・ベース
領域２．７・・・ゴ型半導体領域 ５・・・コ
レクタ領域３・ｐ°型半導体領域 ６・・
・エミッタ領域第４図
スタの平面図、 第２図は、第１図の■−■切断線における断面図、 第３図は、第２図の一点鎖線で囲んだ部分を拡大して示
した前記高速バイポーラトランジスタの拡大断面図、 第４図は、前記第１図乃至第３図に示した高速バイポー
ラトランジスタを使って構成したスタティックＲＡＭの
メモリセルの等価回路図である。 図中、１・・・半導体基板、２，７・・・ｎ１型半導体
領域、３・・・ｐ゛型半導体領域、４・・・ベース領域
、５・・・コレクタ領域、６・・・エミッタ領域である
。 第３図 １・・・半導体基板 ４・・・ベース
領域２．７・・・ゴ型半導体領域 ５・・・コ
レクタ領域３・ｐ°型半導体領域 ６・・
・エミッタ領域第４図
Claims (1)
- 【特許請求の範囲】 １、半導体基板の主面に高速バイポーラトランジスタを
備えた半導体集積回路装置において、前記高速バイポー
ラトランジスタは、前記半導体基板の主面のベース領域
と、該ベース領域の周囲の一部から前記ベース領域中へ
不純物を拡散して形成したコレクタ領域と、前記ベース
領域の周囲の前記コレクタ領域が設けられている位置と
対向する位置から前記ベース領域へ不純物を拡散して形
成したエミッタ領域とを備えていることを特徴とする半
導体集積回路装置。 ２、前記コレクタ領域は、前記ベース領域に接続される
コレクタ電極から不純物を拡散させて形成し、前記エミ
ッタ領域は、前記ベース領域に接続されるエミッタ電極
から不純物を拡散させて形成したものであることを特徴
とする特許請求の範囲第１項に記載の半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63069443A JPH01243459A (ja) | 1988-03-25 | 1988-03-25 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63069443A JPH01243459A (ja) | 1988-03-25 | 1988-03-25 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01243459A true JPH01243459A (ja) | 1989-09-28 |
Family
ID=13402786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63069443A Pending JPH01243459A (ja) | 1988-03-25 | 1988-03-25 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01243459A (ja) |
-
1988
- 1988-03-25 JP JP63069443A patent/JPH01243459A/ja active Pending
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