JPH0215666A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0215666A JPH0215666A JP63165719A JP16571988A JPH0215666A JP H0215666 A JPH0215666 A JP H0215666A JP 63165719 A JP63165719 A JP 63165719A JP 16571988 A JP16571988 A JP 16571988A JP H0215666 A JPH0215666 A JP H0215666A
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- JP
- Japan
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- memory cell
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- transistor
- diffusion layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 15
- 238000009792 diffusion process Methods 0.000 claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 4
- 229920005591 polysilicon Polymers 0.000 abstract description 4
- 238000000034 method Methods 0.000 abstract 1
- 230000000694 effects Effects 0.000 description 3
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関し、特にＭＯ８型ト
ランジスタにより構成されるメモリセルに関する。
ランジスタにより構成されるメモリセルに関する。
従来技術をＮ型ＭＯ８）ランジスタを用いて説明する。
従来の半導体集積回路装置は、第２図の断面図の様にた
とえばＰ型基板９上にＰ型埋込層７及びＰ型ウェル３が
形成され、Ｐ型ウェル３にはＮ型拡散領域１０．１０’
およびゲートポリシリコン１１からなるＮ型ＭＯ８）ラ
ンジスタ１および８が形成されている。Ｐ型ウェル３は
ウェルコンタクト６を介して接地電位に接続されている
。Ｎ型エピタキシャル層５はＭＯＳ）ランジスタｌと８
の素子分離領域となっている。ここではトランジスタ８
がメモリセルを構成し、トランジスタ１が周辺回路を構
成するものとする。つまり、メモリセルは、Ｐ型ウェル
３．Ｐ型埋め込み層７を介してＰ型基板９に接続される
構成によって、他の能動素子、たとえば入出力回路を構
成するＮ型ＭＯＳトランジスタ１の素子領域と分離した
構造となっていた。
とえばＰ型基板９上にＰ型埋込層７及びＰ型ウェル３が
形成され、Ｐ型ウェル３にはＮ型拡散領域１０．１０’
およびゲートポリシリコン１１からなるＮ型ＭＯ８）ラ
ンジスタ１および８が形成されている。Ｐ型ウェル３は
ウェルコンタクト６を介して接地電位に接続されている
。Ｎ型エピタキシャル層５はＭＯＳ）ランジスタｌと８
の素子分離領域となっている。ここではトランジスタ８
がメモリセルを構成し、トランジスタ１が周辺回路を構
成するものとする。つまり、メモリセルは、Ｐ型ウェル
３．Ｐ型埋め込み層７を介してＰ型基板９に接続される
構成によって、他の能動素子、たとえば入出力回路を構
成するＮ型ＭＯＳトランジスタ１の素子領域と分離した
構造となっていた。
上述した従来の半導体集積回路装置は、例えば、入出力
保護装置の場合、Ｎ型ＭＯ３）ランジスタの下の構造が
、Ｐウェル、Ｐ型埋め込み層２Ｐ型基板となっているの
で、装置の外部端子に接地電位以下の電圧が印加される
と、Ｎ型ＭＯ８）ランジスタ１のＮ型拡散層１０をエミ
ッタとし、Ｐ型導電層３，７．９をベース、メモリセル
を構成するＮ型ＭＯＳトランジスタ８のＮ型拡散層１０
′をコレクタとする寄生バイポーラトランジスタ構造に
よりＮ型拡散層１０は、Ｎ型ＭＯ８）ランジスタ８のＮ
型拡散層１０′より電流を吸収し、メモリセルが保持し
ているデータを破壊する。また、Ｐ型基板９を電流が流
れる為に、基板の電位を上昇させ、耐ラツチアツプ性能
が悪くなるという欠点があった。さらに外部トランジス
タで発生したインパクトイオン電流によってセル情報破
壊が生じることもあった。
保護装置の場合、Ｎ型ＭＯ３）ランジスタの下の構造が
、Ｐウェル、Ｐ型埋め込み層２Ｐ型基板となっているの
で、装置の外部端子に接地電位以下の電圧が印加される
と、Ｎ型ＭＯ８）ランジスタ１のＮ型拡散層１０をエミ
ッタとし、Ｐ型導電層３，７．９をベース、メモリセル
を構成するＮ型ＭＯＳトランジスタ８のＮ型拡散層１０
′をコレクタとする寄生バイポーラトランジスタ構造に
よりＮ型拡散層１０は、Ｎ型ＭＯ８）ランジスタ８のＮ
型拡散層１０′より電流を吸収し、メモリセルが保持し
ているデータを破壊する。また、Ｐ型基板９を電流が流
れる為に、基板の電位を上昇させ、耐ラツチアツプ性能
が悪くなるという欠点があった。さらに外部トランジス
タで発生したインパクトイオン電流によってセル情報破
壊が生じることもあった。
ロロ的〕
本発明の目的は、かかる欠点を解消する為、メモリセル
を構成しているＰウェル層を、電源電位に固定されたＮ
型拡散層及びＮ型埋め込み層で完全に包囲する事により
、他の能動素子からの影響を受けない半導体集積回路装
置を提供することにある。
を構成しているＰウェル層を、電源電位に固定されたＮ
型拡散層及びＮ型埋め込み層で完全に包囲する事により
、他の能動素子からの影響を受けない半導体集積回路装
置を提供することにある。
本発明の半導体集積回路装置は、−導電型の半導体基板
に逆導電型の埋込層を形成し、その埋込層上に形成され
た逆導電型のエピタキシャル層と、エピタキシャル層に
形成された一導電型のウェルと、−導電型のウェル中に
形成された逆導電型のＭＯＳ）ランジスタと、固定電位
に接続され、かつ押込層とも接続されていて逆導電型の
ＭＯＳトランジスタを取り囲むように形成された逆導電
型の拡散層とを有している。
に逆導電型の埋込層を形成し、その埋込層上に形成され
た逆導電型のエピタキシャル層と、エピタキシャル層に
形成された一導電型のウェルと、−導電型のウェル中に
形成された逆導電型のＭＯＳ）ランジスタと、固定電位
に接続され、かつ押込層とも接続されていて逆導電型の
ＭＯＳトランジスタを取り囲むように形成された逆導電
型の拡散層とを有している。
次に、本発明について図面を参照して説明する。
第１図は、本発明の一実施例の断面図である。
Ｎ型ＭＯ８）ランジスタ８によって構成されるメモリセ
ルは、Ｐ型ウェル３内にＮ型拡散層１０′を作り、ゲー
トポリシリコン１１で電極を構成しており、Ｐ型ウェル
３はＰ型基板９上に成長させられたＮ型エピタキシャル
層５に形成されている。
ルは、Ｐ型ウェル３内にＮ型拡散層１０′を作り、ゲー
トポリシリコン１１で電極を構成しており、Ｐ型ウェル
３はＰ型基板９上に成長させられたＮ型エピタキシャル
層５に形成されている。
Ｎ型ＭＯ３）ランジスタ８の下層のＮ型エピタキシャル
層５とＰ型基板９の間にはＮ型の埋め込み層４が形成さ
れていて、メモリセルを構成するトランジスタ群を取り
囲むようにＮ＋拡散層２が接続されている。このＮ＋拡
散層２は電源電位に固定されており、Ｎ型埋込み層４も
電源電位にバイアスされている。つまり、メモリセルは
電源電位に固定されたＮ型拡散層２とＮ型埋め込み層４
に完全に包囲された形となる。このメモリセルの製造プ
ロセス中に同時に形成される別の回路、たとえば入出力
保護回路等に使われるＮ型ＭＯ３）ランジスタ１がＰ型
基板９上に成長されたＰ型埋込層７及びＰ型ウェル３に
形成されている。
層５とＰ型基板９の間にはＮ型の埋め込み層４が形成さ
れていて、メモリセルを構成するトランジスタ群を取り
囲むようにＮ＋拡散層２が接続されている。このＮ＋拡
散層２は電源電位に固定されており、Ｎ型埋込み層４も
電源電位にバイアスされている。つまり、メモリセルは
電源電位に固定されたＮ型拡散層２とＮ型埋め込み層４
に完全に包囲された形となる。このメモリセルの製造プ
ロセス中に同時に形成される別の回路、たとえば入出力
保護回路等に使われるＮ型ＭＯ３）ランジスタ１がＰ型
基板９上に成長されたＰ型埋込層７及びＰ型ウェル３に
形成されている。
本実施例では、メモリセルが定電位の領域２゜４で完全
に囲まれているため、通常の回路動作や記憶動作が行な
われてもメモリセル以外の他の素子との電流の流出入は
起こらない。
に囲まれているため、通常の回路動作や記憶動作が行な
われてもメモリセル以外の他の素子との電流の流出入は
起こらない。
以上説明した様に、本発明は、半導体集積回路装置にお
いて電流発生源となるＮ型ＭｏＳトランジスタによって
構成されたメモリセルを、固定電位に接続されたＮ型拡
散層及びＮ型埋め込み層で完全に包囲する事により、メ
モリセルが他の能動素子から電流を吸収される事を妨げ
、メモリセルが保持しているデータは破壊されないとい
う効果がある。
いて電流発生源となるＮ型ＭｏＳトランジスタによって
構成されたメモリセルを、固定電位に接続されたＮ型拡
散層及びＮ型埋め込み層で完全に包囲する事により、メ
モリセルが他の能動素子から電流を吸収される事を妨げ
、メモリセルが保持しているデータは破壊されないとい
う効果がある。
また、本発明は、他の能動素子から流出する電流による
Ｐ型基板の電位の浮きも発生しない事から耐ラツチアツ
プ特性も強くなるという効果がある。
Ｐ型基板の電位の浮きも発生しない事から耐ラツチアツ
プ特性も強くなるという効果がある。
第１図は本発明の半導体集積回路装置の断面図、第２図
は従来の半導体集積回路装置の断面図である。 ■、８・・・・・・ＮチャネルＭＯ８）ランジスタ、２
・・・・・・Ｎ＋拡散層、３・・・・・・Ｐ型ウェル、
４・・・・・・Ｎ型埋め込み層、５・・・・・・Ｎ型エ
ピタキシャル層、６・・・・・・Ｐ ” 拡散Ｅｌ （
Ｐ型ウェルコンタクト）、７・・・・・・Ｐ型埋め込み
層、９・・・・・・Ｐ型基板、１０゜１０′・・・・・
・Ｎ型拡散層、１１・・・・・・ゲートポリシリコン 代理人 弁理士 内 厚 晋
は従来の半導体集積回路装置の断面図である。 ■、８・・・・・・ＮチャネルＭＯ８）ランジスタ、２
・・・・・・Ｎ＋拡散層、３・・・・・・Ｐ型ウェル、
４・・・・・・Ｎ型埋め込み層、５・・・・・・Ｎ型エ
ピタキシャル層、６・・・・・・Ｐ ” 拡散Ｅｌ （
Ｐ型ウェルコンタクト）、７・・・・・・Ｐ型埋め込み
層、９・・・・・・Ｐ型基板、１０゜１０′・・・・・
・Ｎ型拡散層、１１・・・・・・ゲートポリシリコン 代理人 弁理士 内 厚 晋
Claims (1)
- 一導電型の半導体基板に形成された逆導電型の埋込層と
、前記半導体基板上に形成された逆導電型半導体層と、
前記埋込層上の該半導体層に形成された一導電型のウェ
ル領域と、該ウェル領域に形成された逆導電型の能動素
子領域と、該能動素子領域に絶縁膜を介して形成された
電極とを有するトランジスタを取り囲み、前記埋込層に
接続され、かつ、所定の固定電位にバイアスされた逆導
電型の拡散層を有することを特徴とする半導体集積回路
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63165719A JPH0215666A (ja) | 1988-07-01 | 1988-07-01 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63165719A JPH0215666A (ja) | 1988-07-01 | 1988-07-01 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0215666A true JPH0215666A (ja) | 1990-01-19 |
Family
ID=15817767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63165719A Pending JPH0215666A (ja) | 1988-07-01 | 1988-07-01 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0215666A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5097720A (en) * | 1989-08-11 | 1992-03-24 | Kolbenschmidt Aktiengesellschaft | Steering wheel skeleton |
| JP2005537649A (ja) * | 2002-08-29 | 2005-12-08 | マイクロン・テクノロジー・インコーポレイテッド | 非コンタクト形態のトンネル分離ｐウェルを有する不揮発性メモリアレイの構造、製造方法及び操作方法 |
-
1988
- 1988-07-01 JP JP63165719A patent/JPH0215666A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5097720A (en) * | 1989-08-11 | 1992-03-24 | Kolbenschmidt Aktiengesellschaft | Steering wheel skeleton |
| JP2005537649A (ja) * | 2002-08-29 | 2005-12-08 | マイクロン・テクノロジー・インコーポレイテッド | 非コンタクト形態のトンネル分離ｐウェルを有する不揮発性メモリアレイの構造、製造方法及び操作方法 |
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