JPH04230072A - 半導体集積回路の保護回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は特にオープンドレイン出
力端子あるいは入出力兼用端子に印加されるストレス電
圧から内部回路を保護する半導体集積回路の保護回路に
関する。

【０００２】

【従来の技術】従来、Ｎチャネルオープンドレイン端子
に用いられた保護回路は、出力トランジスタ自身を用い
てストレス印加時のサージ電流を吸収させるものから改
良がなされ、特開昭６１−２１６４７７号公報や米国特
許第４７３４７５２号公報で知られるように、出力トラ
ンジスタと並設してダミートランジスタを設けたもの、
特開昭６２−２８６２６６号公報のようにフィールドト
ランジスタを出力トランジスタに並設したもの等がある
。これらは、いずれも出力トランジスタに対し保護素子
が直接並設されたものであり、ストレス電流を保護素子
に吸収させようとするものであった。

【０００３】しかしながら、これらの構成では、保護回
路が出力トランジスタと並列接続されるため、出力トラ
ンジスタにもストレスが印加されることになる。出力ト
ランジスタ自身がサージ電流を吸収した場合、サージ印
加時に起こる過大なホットキャリヤ、基板電流等により
、ｇｍ（コンダクタンス）劣化、Ｖｔｈ（しきい値）変
動、ドレイン電流の低下等を引き起こし、信頼性に欠け
る面があった。

【０００４】また、出力トランジスタでは、そのゲート
電極は他の駆動回路に接続されており、ストレス印加の
際、電位が変動し、例えばドレイン電圧が大きくなるに
つれ基板電流を助長し、信頼性、特性変動を変化させる
という欠点があった。

【０００５】また、特開昭６１−２９６７７３号公報に
開示されているように、出力トランジスタを直接パッド
電極に接続せず、抵抗を介して接続する方法も従来から
用いられている。このような抵抗は、数Ω〜数十Ω程度
の非常に小さい値でもストレスに対して保護トランジス
タと共に十分な効果を有する。また、通常動作時に別段
影響のない抵抗値であり、しかも最近の超微細化デバイ
スでの出力トランジスタのスイッチング時のノイズ問題
等により、ある程度の抵抗がはいることが望ましい。

【０００６】しかしながら、上記のような各々の構成は
、電源端子を基準としたストレスに対して直接電源端子
にサージ電流が吸収されるパスが存在しないため、十分
なストレスの吸収能力を持たせるることができない。

【０００７】すなわち、オープンドレイン端子の場合、
Ｐ型もしくはＮ型のデバイスのみを用いて構成されるた
め、パッド領域（チップの外周部）には他方への直接の
パスがなく、チップ内部に存在するロジック領域（内部
回路）の異なる型の拡散に対してストレスが吸収される
こととなる。従って、その距離が長いこと、有効面積が
狭いことにより電源端子基準のストレスに対して弱いと
いう欠点があった。

【０００８】

【発明が解決しようとする課題】このように、従来では
電源端子を基準としたストレスに対して直接電源端子に
サージ電流が吸収されるパスが存在しないため、十分な
ストレスの吸収能力を持たせることができないという欠
点がある。

【０００９】この発明は上記のような事情を考慮してな
されたものであり、その目的は、電源端子基準のストレ
ス印加に対しても十分な耐圧を持たせることができる半
導体集積回路の保護回路を提供することにある。

【００１０】

【課題を解決するための手段】この発明の半導体集積回
路の保護回路は、オープンドレイン端子を有し、第１の
電位側のレベルが出力される第１導電型の絶縁ゲート電
界効果型トランジスタで構成された出力トランジスタと
、前記オープンドレイン端子として半導体基板上に形成
されるパッド電極と、前記出力トランジスタが形成され
た前記半導体基板上の素子領域に前記パッド電極を隔て
て対向するようにこの半導体基板上に配置される第２の
電位にバイアスされた第２導電型の拡散領域と、前記第
２導電型の拡散領域に近接して形成され前記第２の電位
にバイアスされた第１導電型の拡散領域とを具備したこ
とを特徴としている。

【００１１】

【作用】この発明では、パッド電極と電源端子との間で
サイリスタ動作もしくはバイポーラ動作を行う拡散領域
をパッド電極を隔てて出力トランジスタと対向するよう
に設けることによって、ストレス印加時に電源端子に対
して、保護デバイスの近くで有効にストレス電流を吸収
できるパスを設ける。

【００１２】

【実施例】以下、図面を参照してこの発明の実施例を説
明する。

【００１３】図１はこの発明の一実施例を示す回路図で
ある。パッド電極１はフィールドトランジスタ２のゲー
ト及びソース、ダミートランジスタ３のドレインを介し
て保護用の抵抗４の一端に接続される。抵抗４の他端は
出力トランジスタ５のドレインに接続されている。トラ
ンジスタ５のオープンドレイン端子は入力保護用の抵抗
６、入力バッファ７を介して内部回路に接続される。

【００１４】さらに、電源端子８と接地端子９との間に
サージ電流パス用のバイポーラ素子１０及びダイオード
１１が近接して付加されている。

【００１５】上記構成では、出力トランジスタ５とパッ
ド電極１との間に抵抗４を介して、ストレス印加時電気
的分離を図り、ストレスによる信頼性、特性変動の悪影
響を回避している。また、保護素子としてダミートラン
ジスタ３とフィールドトランジスタ２をパッド電極１に
接続することによって、ストレス電流を吸収させる。さ
らに、バイポーラ素子１０等で寄生的に形成されるサイ
リスタ素子によって電源端子８へのストレスの吸収パス
が構成される。以下これについて図２を参照して説明す
る。

【００１６】図２はＮ型の半導体基板に形成される図１
の構成の保護回路の断面図である。図１と対応する箇所
には同一符号を付す。Ｎ型半導体基板１１にＰ型ウェル
領域１２が形成され、ウェル領域１２にゲート酸化膜（
図示せず）が形成され、その上にゲート電極１３が形成
されている。ゲート電極１３で隔てられたＰ型ウェル領
域１２表面上にはＮ型の不純物が高濃度に導入されたＮ
＋型のソース領域１４、ドレイン領域１５が形成されて
いる。このソース領域１４が接地端子９に接続され、ド
レイン領域１５がパッド電極１に接続されている。この
ようにして、出力トランジスタ５もしくはダミートラン
ジスタ３が形成される。また、図示しない素子分離領域
にはフィールドトランジスタ２が形成される。

【００１７】Ｐ型ウェル領域１２の周辺にはＰ型の不純
物が高濃度に導入されたＰ＋型領域１６，１７が形成さ
れている。このＰ＋型領域１６，１７はトランジスタの
バックゲートバイアスとして接地端子９に接続されてい
る。Ｐ型ウェル領域１２の外側の基板上にはＮ＋型領域
１８、Ｐ＋型領域１９が交互に近接して配置されている
。これらＮ＋型　　領域１８、Ｐ＋型領域１９はいずれ
も電源端子８に接続される。

【００１８】図３はＰ型の半導体基板に形成される図１
の構成の保護回路の断面図である。図１と対応する箇所
には同一符号を付す。Ｐ型半導体基板２１にゲート酸化
膜（図示せず）が形成され、その上にゲート電極２２が
形成されている。ゲート電極２２で隔てられた基板２１
表面上にはＮ＋型のソース領域２３、ドレイン領域２４
が形成されている。このソース領域２３が接地端子９に
接続され、ドレイン領域２４がパッド電極１に接続され
ている。このようにして、出力トランジスタ５もしくは
ダミートランジスタ３が形成される。また、図示しない
素子分離領域にはフィールドトランジスタ２が形成され
る。

【００１９】ソース領域２３、ドレイン領域２４の周辺
領域にはＰ＋型領域２５，２６が形成されている。この
Ｐ＋型領域２５，２６はトランジスタのバックゲートバ
イアスとして接地端子９に接続されている。Ｐ＋型領域
２５，２６の外側の基板上にはＮ＋型領域２７、Ｐ＋型
領域２８が交互に接近して配置されている。また、Ｐ＋
型領域２８を囲むようにＮ型ウェル領域２９が形成され
ている。これらＮ＋型領域２７、Ｐ＋型領域２８はいず
れも電源端子８に接続される。

【００２０】この発明における上記図２及び図３のよう
な構成において、図１におけるバイポーラ素子１０はＱ
１やＱ２，Ｑ３、ダイオード１１はＤ１やＤ２に相当す
る。ストレス印加時には数アンペアにも及ぶ電流と数百
Ｖにも及ぶ電圧が印加されるが、まず、パッド電極に接
続されたＮ＋型領域１５や２４がブレークダウンし、寄
生動作の引き金になる。次にＱ１，Ｑ２に示す寄生バイ
ポーラトランジスタのサイリスタ動作やＱ３のバイポー
ラ動作が起こり、十分な電流吸収能力を持ってサージ電
荷が吸収される。図４、図５はこのような寄生バイポー
ラトランジスタを示す等価回路図である。

【００２１】また、接地端子に対するサージもフィール
ドトランジスタ２、ダミートランジスタ３等の保護バイ
アス自身が図６、図７のようにバイポーラＱ４，Ｑ５の
動作等によってサージ電流が十分に吸収される。なお、
図６では、例として図２のＮ型基板に形成されるＰ型ウ
ェル領域１２に形成されたダミートランジスタ３につい
て示している。

【００２２】また、図７のフィールドトランジスタ２に
ついて簡単に説明する。基板上のフィールド酸化膜３１
上に配線層３２が形成され、フィールド酸化膜３１を隔
てて基板上に例えば素子を形成するＮ＋型領域３３が形
成されているところに構成されるものである。フィール
ド酸化膜３１がゲート酸化膜、配線層３２がゲート、Ｎ
＋型領域３３がソース，ドレイン領域としたものだが、
保護動作はほとんど基板をベース、またコレクタ、エミ
ッタをＮ＋型領域３３とした寄生バイポーラトランジス
タＱ５の動作となる。

【００２３】図８はこの発明に係る具体的なレイアウト
構成図である。図１と同一箇所には同一の符号を付して
いる。実際にはこのようにパッド電極１は大きいので、
保護用のトランジスタ類を設ける位置は、パッド電極１
を隔てて出力トランジスタ５に対向するような位置にす
る。これにより、出力トランジスタ５と保護用のトラン
ジスタ類とは適当な距離が与えられ、通常の動作時では
前記図４、図５で示されるような寄生的なサイリスタ素
子、バイポーラ素子等のラッチアップが防止される。よ
って、通常の動作時になんら影響を与えず、ストレス印
加時に電源端子に対してはバイポーラ動作、サイリスタ
動作を行わせ、高電流吸収能力を持たせることができる
。

【００２４】また、この発明の構成では、パッド電極に
直結したダミートランジスタやフィールドトランジスタ
に十分なストレス吸収能力があれば、出力トランジスタ
に与えるストレスも緩和されるため、出力トランジスタ
を直接パッド電極に接続しても十分な耐圧を得ることが
できる。従って、図９に示されるような出力トランジス
タへの直列抵抗４が省略された構成でもよい。

【００２５】寄生素子についても、、サイリスタ、バイ
ポーラいずれか１つでも十分な耐圧が得られれば省略可
能であり、種々のへ変形が可能である。また、Ｎチャネ
ルオープンドレイン端子に限らず、Ｐチャネルオープン
ドレイン端子に対しても同様の変形が可能である。

【００２６】

【発明の効果】以上説明したようにこの発明によれば、
パッド電極と電源端子との間でサイリスタ動作もしくは
バイポーラ動作を行う拡散領域を、パッド電極を隔てて
出力トランジスタと対向するように設けたので、オープ
ンドレイン端子に対して静電気等によるストレスから出
力トランジスタを効率的に保護しつつ、信頼性、電気的
特性に影響を与えない半導体集積回路の保護回路を提供
することができる。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示す回路図。

【図２】図１の構成の保護回路がＮ型の半導体基板に形
成された断面図。

【図３】図１の構成の保護回路がＰ型の半導体基板に形
成された断面図。

【図４】寄生バイポーラトランジスタを示す等価回路図
。

【図５】寄生バイポーラトランジスタを示す等価回路図
。

【図６】保護デバイス中の寄生バイポーラトランジスタ
を示す断面図。

【図７】保護デバイス中の寄生バイポーラトランジスタ
を示す断面図。

【図８】この発明に係る具体的なレイアウト構成図。

【図９】この発明の他の実施例の構成を示す回路図。

【符号の説明】

１…パッド電極、２…フィールドトランジスタ、３…第
１の判別手段、４，６…抵抗、５…出力トランジスタ、
７…入力バッファ、８…電源端子、９…接地端子、１０
…バイポーラ素子、１１…ダイオード。

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　オープンドレイン端子を有し、第１の
   電位側のレべルが出力される第１導電型の絶縁ゲート電
   界効果型トランジスタで構成された出力トランジスタと
   、前記オープンドレイン端子として半導体基板上に形成
   されるパッド電極と、前記出力トランジスタが形成され
   た前記半導体基板上の素子領域に前記パッド電極を隔て
   て対向するようにこの半導体基板上に配置される第２の
   電位にバイアスされた第２導電型の拡散領域と、前記第
   ２導電型の拡散領域に近接して形成され前記第２の電位
   にバイアスされた第１導電型の拡散領域とを具備したこ
   とを特徴とする半導体集積回路の保護回路。