JPH0412034B2 - - Google Patents
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- JPH0412034B2 JPH0412034B2 JP57162140A JP16214082A JPH0412034B2 JP H0412034 B2 JPH0412034 B2 JP H0412034B2 JP 57162140 A JP57162140 A JP 57162140A JP 16214082 A JP16214082 A JP 16214082A JP H0412034 B2 JPH0412034 B2 JP H0412034B2
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- JP
- Japan
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- conductivity type
- semiconductor substrate
- opposite conductivity
- voltage
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Links
- 239000004065 semiconductor Substances 0.000 claims description 28
- 239000000758 substrate Substances 0.000 claims description 23
- 239000000969 carrier Substances 0.000 claims description 7
- 239000012528 membrane Substances 0.000 claims 1
- 238000009792 diffusion process Methods 0.000 description 24
- 239000012535 impurity Substances 0.000 description 9
- 238000010521 absorption reaction Methods 0.000 description 6
- 230000006378 damage Effects 0.000 description 2
- 239000002784 hot electron Substances 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
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- 230000006866 deterioration Effects 0.000 description 1
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- 230000005611 electricity Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明はMOS、CCD等の半導体装置に関する。
(2) 技術の背景
MOS、CCD等の半導体装置においては、半導
体基板内に形成された不純物拡散領域にクロツク
信号、アドレス信号等を供給し、その信号を他の
内部回路たとえばメモリセルに供給している。こ
の場合、半導体基板と不純物拡散領域との間では
pn接合が形成され、通常、この間に印加される
信号はpn接合に対して逆方向バイアスである。
体基板内に形成された不純物拡散領域にクロツク
信号、アドレス信号等を供給し、その信号を他の
内部回路たとえばメモリセルに供給している。こ
の場合、半導体基板と不純物拡散領域との間では
pn接合が形成され、通常、この間に印加される
信号はpn接合に対して逆方向バイアスである。
しかしながら、クロツク信号、アドレス信号等
はアンダーシユート等により負の値になることが
あり、従つて、このとき、pn接合は順方向にバ
イアスされる。特に、pn接合が強く順方向にバ
イアスされると、ホツトエレクトロンあるいはホ
ツトホールが半導体基板中を奥深く侵入する。こ
のような迷走電子あるいは迷走ホールは内部回路
に対して種々のトラブルを発生する。たとえば、
MOSメモリでは記憶情報の破壊、CCDでは感度
均一性の悪化等を招く。
はアンダーシユート等により負の値になることが
あり、従つて、このとき、pn接合は順方向にバ
イアスされる。特に、pn接合が強く順方向にバ
イアスされると、ホツトエレクトロンあるいはホ
ツトホールが半導体基板中を奥深く侵入する。こ
のような迷走電子あるいは迷走ホールは内部回路
に対して種々のトラブルを発生する。たとえば、
MOSメモリでは記憶情報の破壊、CCDでは感度
均一性の悪化等を招く。
内部回路たとえば電荷を保持するキヤパシタ部
分の外囲の少なくとも一部に、半導体基板と異な
る導電型の領域層を備え、この領域層にある電圧
を印加して少数キヤリアを吸収するものが知られ
ている（参照：特開昭59−52866号公報）。
分の外囲の少なくとも一部に、半導体基板と異な
る導電型の領域層を備え、この領域層にある電圧
を印加して少数キヤリアを吸収するものが知られ
ている（参照：特開昭59−52866号公報）。
ここで、主な少数キヤリア発生源外部入力端子
に直結する拡散層であり、アンダシユート、静電
気入力等の過大電圧によつて発生する。上述の少
数キヤリア吸収領域層を実際のICチツプの外部
入力端子に適用すると、その信頼性から入力端子
の絶縁耐圧を確保する上で、入力端子を直結する
拡散層と少数キヤリア吸収預域層とを最低でも
50μｍ、完全には100μｍ以上離さなければならな
い。さもないと、過大電圧入力時にラテラルnpn
（もしくはpnp）バイポーラトランジスタ動作も
しくはパンチスルーによつて大電流が流れ、永久
破壊に至ることになる。しかしながら、上述のご
とく、入力端子に直結する拡散層と少数キヤリア
吸収層とを引離すと、内部に拡散する少数キヤリ
アの捕獲効率が低下して少数キヤリアが捕獲され
ないという問題点があつた。
に直結する拡散層であり、アンダシユート、静電
気入力等の過大電圧によつて発生する。上述の少
数キヤリア吸収領域層を実際のICチツプの外部
入力端子に適用すると、その信頼性から入力端子
の絶縁耐圧を確保する上で、入力端子を直結する
拡散層と少数キヤリア吸収預域層とを最低でも
50μｍ、完全には100μｍ以上離さなければならな
い。さもないと、過大電圧入力時にラテラルnpn
（もしくはpnp）バイポーラトランジスタ動作も
しくはパンチスルーによつて大電流が流れ、永久
破壊に至ることになる。しかしながら、上述のご
とく、入力端子に直結する拡散層と少数キヤリア
吸収層とを引離すと、内部に拡散する少数キヤリ
アの捕獲効率が低下して少数キヤリアが捕獲され
ないという問題点があつた。
(3) 発明の目的
本発明の目的は、迷走電子あるいは迷走ホール
の発生領域の周囲に、ゲート制御のダイオードを
形成して半導体基板内の少数キヤリアである迷走
電子あるいは迷走ホールを吸収するという構想に
もとづき、少数キヤリア発生領域と少数キヤリア
吸収領域とを近接せしめて少数キヤリア捕獲効率
を高め、それにより、迷走電子あるいは迷走ホー
ルを減少させ、内部回路の種々のトラブルを防止
することにある。
の発生領域の周囲に、ゲート制御のダイオードを
形成して半導体基板内の少数キヤリアである迷走
電子あるいは迷走ホールを吸収するという構想に
もとづき、少数キヤリア発生領域と少数キヤリア
吸収領域とを近接せしめて少数キヤリア捕獲効率
を高め、それにより、迷走電子あるいは迷走ホー
ルを減少させ、内部回路の種々のトラブルを防止
することにある。
(4) 発明の構成
上記の目的を達成するために本発明によれば、
半導体基板上にあつて該半導体基板とpn接合が
形成され且つ該pn接合を順バイアスにする可能
性を有する信号源に接続された領域の周囲に絶縁
膜を介して電極層を配設し、該電極層と前記半導
体基板との間に電圧を印加して半導体基板中の少
数キヤリアを前記電極層下のポテンシヤルにより
吸収するようにしたことを特徴とする半導体装置
が提供される。
半導体基板上にあつて該半導体基板とpn接合が
形成され且つ該pn接合を順バイアスにする可能
性を有する信号源に接続された領域の周囲に絶縁
膜を介して電極層を配設し、該電極層と前記半導
体基板との間に電圧を印加して半導体基板中の少
数キヤリアを前記電極層下のポテンシヤルにより
吸収するようにしたことを特徴とする半導体装置
が提供される。
(5) 発明の実施例
以下、図面により本発明の実施例を説明する。
第１図は本発明に係る半導体装置の一実施例を
示す断面図である。第１図において、p-形半導
体基板１内にn+形不純物拡散領域２を形成し、
この領域２にクロツク信号電圧VCを印加してい
るものとする。３，４，５は迷走電子e-を吸収す
るための電極層付拡散層、・層であつて、正
の電圧VGが印加されている。６は絶縁膜、７は
電極、８は内部回路たとえばメモリセル領域を示
す。なお、基板１にあ０または負の電圧が印加さ
れているものとする。
示す断面図である。第１図において、p-形半導
体基板１内にn+形不純物拡散領域２を形成し、
この領域２にクロツク信号電圧VCを印加してい
るものとする。３，４，５は迷走電子e-を吸収す
るための電極層付拡散層、・層であつて、正
の電圧VGが印加されている。６は絶縁膜、７は
電極、８は内部回路たとえばメモリセル領域を示
す。なお、基板１にあ０または負の電圧が印加さ
れているものとする。
第１図において、電圧VCが正の値であれば、
半導体基板１と不純物拡散領域２とにより形成さ
れるpn接合は逆方向にバイアスされるが、電圧
VCがアンダーシユート等により負の値になると、
pn接合は順方向にバイアスされて図示のごとく
ホツトエレクトロン（迷走電子）e-が半導体基板
１中に注入される。
半導体基板１と不純物拡散領域２とにより形成さ
れるpn接合は逆方向にバイアスされるが、電圧
VCがアンダーシユート等により負の値になると、
pn接合は順方向にバイアスされて図示のごとく
ホツトエレクトロン（迷走電子）e-が半導体基板
１中に注入される。
本発明によれば不純物拡散領域２の周囲に配設
された電極層３、拡散層４に正の電圧を印加して
あり、従つて、電極３下及び拡散層４には深い電
位ポテンシヤルが形成されているため２より注入
された迷走電子は電極３下に捕捉され更に拡散層
４に吸収されるかもしくは半導体基板１内で再結
合する。この結果、迷走電子が内部回路６に影響
を与えることは少なくなる。このように、第１図
においては、迷走電子発生領域を電極層３および
拡散層４により囲むようにして迷走電子を吸収し
ているが、迷走電子から保護すべき領域を電極層
３によつて囲むこともできる。
された電極層３、拡散層４に正の電圧を印加して
あり、従つて、電極３下及び拡散層４には深い電
位ポテンシヤルが形成されているため２より注入
された迷走電子は電極３下に捕捉され更に拡散層
４に吸収されるかもしくは半導体基板１内で再結
合する。この結果、迷走電子が内部回路６に影響
を与えることは少なくなる。このように、第１図
においては、迷走電子発生領域を電極層３および
拡散層４により囲むようにして迷走電子を吸収し
ているが、迷走電子から保護すべき領域を電極層
３によつて囲むこともできる。
第１図の構造では、アンダーシユート等を生じ
る可能性のある領域２に対向してｎ型拡散層５が
設けられ、これを介してより高濃度の拡散層４へ
迷走電子が吸収される構造になつているので、寄
生ラテラルバイポーラトランジスタ動作やパンチ
スルーによる過大電流を起し難い。即ち、低濃度
拡散層５は領域２に接近して設けられていてもパ
ンチスルーを起し難いことは勿論、その比較的高
い層抵抗のためにバイポーラトランジスタ動作に
よる電流は抑圧される。一方、電極層３を設けず
に低濃度拡散層５のみを設けたとすると、迷走電
子吸収のための逆バイアス電圧VGの印加により、
この拡散層５は空乏化されてしまつてバイアス電
圧が入力端領域２側の端部には伝わらない結果と
なる。これに対し、電極層３は低濃度拡散層５の
表面部では空乏化を阻止して、拡散層５全体に逆
バイアス電圧が印加されるのを保証する。そのた
めに電極層３には逆バイアス電圧VG（又はそれと
同極性の電圧）が印加されているものである。
る可能性のある領域２に対向してｎ型拡散層５が
設けられ、これを介してより高濃度の拡散層４へ
迷走電子が吸収される構造になつているので、寄
生ラテラルバイポーラトランジスタ動作やパンチ
スルーによる過大電流を起し難い。即ち、低濃度
拡散層５は領域２に接近して設けられていてもパ
ンチスルーを起し難いことは勿論、その比較的高
い層抵抗のためにバイポーラトランジスタ動作に
よる電流は抑圧される。一方、電極層３を設けず
に低濃度拡散層５のみを設けたとすると、迷走電
子吸収のための逆バイアス電圧VGの印加により、
この拡散層５は空乏化されてしまつてバイアス電
圧が入力端領域２側の端部には伝わらない結果と
なる。これに対し、電極層３は低濃度拡散層５の
表面部では空乏化を阻止して、拡散層５全体に逆
バイアス電圧が印加されるのを保証する。そのた
めに電極層３には逆バイアス電圧VG（又はそれと
同極性の電圧）が印加されているものである。
第２図は本発明に係る半導体装置の他の実施例
を示す平面図である。第２図においては、迷走電
子から内部回路８を保護すべくその囲りに電極層
３、拡散層４を配設している。この場合、電極層
３の下は第１図に示すように基板１と反対型の不
純物層５を形成する。すなわち、この場合にも、
領域８から発生する迷走電子は電極層３、拡散層
４に吸収されるかもしくは半導体基板１中で再結
合するので、迷走電子は内部回路８に影響しな
い。
を示す平面図である。第２図においては、迷走電
子から内部回路８を保護すべくその囲りに電極層
３、拡散層４を配設している。この場合、電極層
３の下は第１図に示すように基板１と反対型の不
純物層５を形成する。すなわち、この場合にも、
領域８から発生する迷走電子は電極層３、拡散層
４に吸収されるかもしくは半導体基板１中で再結
合するので、迷走電子は内部回路８に影響しな
い。
(6) 発明の効果
以上説明したように本発明によれば、迷走電子
（n-基板であれば迷走ホール）をゲート制御のダ
イオードに吸収しているので、迷走電子の発生源
と迷走電子の吸収源とを近接させることができ、
従つて、迷走電子の捕獲確率を高くでき、迷走電
子が減少し、内部回路の種々のトラブルを防止で
きる。
（n-基板であれば迷走ホール）をゲート制御のダ
イオードに吸収しているので、迷走電子の発生源
と迷走電子の吸収源とを近接させることができ、
従つて、迷走電子の捕獲確率を高くでき、迷走電
子が減少し、内部回路の種々のトラブルを防止で
きる。
第１図は本発明に係る半導体装置の一実施例を
示す断面図、第２図は本発明に係る半導体装置の
他の実施例を示す平面図である。 １……半導体基板、２……不純物拡散領域、３
……電極層、４……不純物拡散領域、５……半導
体基板と反対型の不純物層、６……絶縁膜。
示す断面図、第２図は本発明に係る半導体装置の
他の実施例を示す平面図である。 １……半導体基板、２……不純物拡散領域、３
……電極層、４……不純物拡散領域、５……半導
体基板と反対型の不純物層、６……絶縁膜。
Claims (1)
- １ 一導電型の半導体基板上にあつて該半導体基
板とpn接合が形成され且つ該pn接合を順バイア
スにする可能性を有する信号源に接続された反対
導電型の信号入力端領域の周囲に、少数キヤリア
吸収用の反対導電型領域と、該反対導電型領域に
接して前記信号入力端領域側に延在するより低濃
度の反対導電型領域と、該低濃度反対導電型領域
上に絶縁膜を介して配設された電極層とを設け、
該少数キヤリア吸収用反対導電型領域に半導体基
板に対して逆バイアスとなる電圧を印加し、該電
圧と同極性の電圧を前記電極層に印加して半導体
基板中の少数キヤリアを前記電極層下のポテンシ
ヤルにより吸収するようにしたことを特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57162140A JPS5952866A (ja) | 1982-09-20 | 1982-09-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57162140A JPS5952866A (ja) | 1982-09-20 | 1982-09-20 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5952866A JPS5952866A (ja) | 1984-03-27 |
| JPH0412034B2 true JPH0412034B2 (ja) | 1992-03-03 |
Family
ID=15748789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57162140A Granted JPS5952866A (ja) | 1982-09-20 | 1982-09-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5952866A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6010765A (ja) * | 1983-06-30 | 1985-01-19 | Fujitsu Ltd | 半導体装置 |
| JPS62126664A (ja) * | 1985-11-27 | 1987-06-08 | Nec Corp | 半導体記憶装置 |
| JPH01140757A (ja) * | 1987-11-27 | 1989-06-01 | Nec Corp | 半導体入力保護装置 |
| US6029388A (en) * | 1997-01-17 | 2000-02-29 | Matsushita Electric Industrial Co., Ltd. | Light-emitting fishing lure |
-
1982
- 1982-09-20 JP JP57162140A patent/JPS5952866A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5952866A (ja) | 1984-03-27 |
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