JPH1197555A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JPH1197555A JPH1197555A JP9253247A JP25324797A JPH1197555A JP H1197555 A JPH1197555 A JP H1197555A JP 9253247 A JP9253247 A JP 9253247A JP 25324797 A JP25324797 A JP 25324797A JP H1197555 A JPH1197555 A JP H1197555A
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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Abstract
(57)【要約】
【課題】 半導体メモリデバイスにおいて、データ記憶
部ノードの不純物プロファイルが不充分なため、バイア
スにより空乏層が基板表面部まで伸びてリーク電流成分
が発生するのを防止する。 【解決手段】 データ記憶ノードに、一方の種類のMOS
トランジスタのソース／ドレインに注入する第1の不純
物を注入するとともに、他方の種類のMOSトランジスタ
のソース／ドレインに注入する第２の不純物をも注入
し、２層構造に形成する。また、それぞれのMOSトラン
ジスタのソース／ドレインには更に次の不純物を注入す
る。
部ノードの不純物プロファイルが不充分なため、バイア
スにより空乏層が基板表面部まで伸びてリーク電流成分
が発生するのを防止する。 【解決手段】 データ記憶ノードに、一方の種類のMOS
トランジスタのソース／ドレインに注入する第1の不純
物を注入するとともに、他方の種類のMOSトランジスタ
のソース／ドレインに注入する第２の不純物をも注入
し、２層構造に形成する。また、それぞれのMOSトラン
ジスタのソース／ドレインには更に次の不純物を注入す
る。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
及びその製造方法に関するものである。さらに詳しく
は、半導体記憶装置におけるデータ記憶ノードの改良に
関するものである。
及びその製造方法に関するものである。さらに詳しく
は、半導体記憶装置におけるデータ記憶ノードの改良に
関するものである。
【０００２】
【従来の技術】図５は、従来の半導体メモリデバイスの
構造と動作について説明するための図である。図５
（ａ）は、その構造の要部を示す断面図であり、Ｑ１，
Ｑ２はＭＯＳトランジスタ、ＮＤはデータ記憶ノードを
示す。この半導体メモリデバイスでは、シリコン基板１
の上のＰ型ウェル２が、フィールド分離酸化膜３により
分離されている。その表面には、ゲート酸化膜４、ゲー
ト電極５及びゲートサイドウォール６が形成されてい
る。
構造と動作について説明するための図である。図５
（ａ）は、その構造の要部を示す断面図であり、Ｑ１，
Ｑ２はＭＯＳトランジスタ、ＮＤはデータ記憶ノードを
示す。この半導体メモリデバイスでは、シリコン基板１
の上のＰ型ウェル２が、フィールド分離酸化膜３により
分離されている。その表面には、ゲート酸化膜４、ゲー
ト電極５及びゲートサイドウォール６が形成されてい
る。
【０００３】さらに、ＭＯＳトランジスタＱ１のソース
／ドレインSD１が、Ｎ-領域７とＮ+領域９により形成さ
れている。また、ＭＯＳトランジスタＱ２のソース／ド
レインSD２は、Ｎ-領域８とＮ+領域９により形成されて
いる。また、データ記憶ノードＮＤにはＮ-領域８が形
成され、Ｐウェル２との間でＮ-／Ｐ接合を形成してい
る。ここで、ＭＯＳトランジスタＱ２のＮ-領域８とデ
ータ記憶ノードＮＤのＮ−領域８とは、同時に形成さ
れ、同じ不純物プロファイルをもっている。
／ドレインSD１が、Ｎ-領域７とＮ+領域９により形成さ
れている。また、ＭＯＳトランジスタＱ２のソース／ド
レインSD２は、Ｎ-領域８とＮ+領域９により形成されて
いる。また、データ記憶ノードＮＤにはＮ-領域８が形
成され、Ｐウェル２との間でＮ-／Ｐ接合を形成してい
る。ここで、ＭＯＳトランジスタＱ２のＮ-領域８とデ
ータ記憶ノードＮＤのＮ−領域８とは、同時に形成さ
れ、同じ不純物プロファイルをもっている。
【０００４】図６は、図５（ａ）に示した従来の半導体
メモリデバイスの製造方法を説明するための図である。
製造工程について説明すると、先ず図６（ａ）に示すよ
うに、シリコン基板１のＰ型ウェル２の上にフィールド
分離酸化膜３を形成する。次に、ＭＯＳトランジスタＱ
１，Ｑ２の形成領域にゲート酸化膜４及びゲート電極５
を形成する。次に、ＭＯＳトランジスタＱ２及びデータ
記憶ノードＮＤの領域をレジスト１１ａで覆い、ＭＯＳ
トランジスタＱ１の領域に燐Ｐをイオン注入し、Ｎ−領
域７を形成する。
メモリデバイスの製造方法を説明するための図である。
製造工程について説明すると、先ず図６（ａ）に示すよ
うに、シリコン基板１のＰ型ウェル２の上にフィールド
分離酸化膜３を形成する。次に、ＭＯＳトランジスタＱ
１，Ｑ２の形成領域にゲート酸化膜４及びゲート電極５
を形成する。次に、ＭＯＳトランジスタＱ２及びデータ
記憶ノードＮＤの領域をレジスト１１ａで覆い、ＭＯＳ
トランジスタＱ１の領域に燐Ｐをイオン注入し、Ｎ−領
域７を形成する。
【０００５】次に、図６（ｂ）に示すように、ＭＯＳト
ランジスタＱ１の領域をレジスト１１ｂで覆い、ＭＯＳ
トランジスタＱ２の領域とデータ記憶ノードＮＤの領域
に砒素Ａｓをイオン注入し、それぞれＮ-領域８を形成
する。次に、図６（ｃ）に示すように、ゲート電極５に
サイドウォール６を形成した後、データ記憶ノード部ND
の領域をレジスト１１ｃで覆い、ＭＯＳトランジスタＱ
１，Ｑ２の領域に砒素Ａｓをイオン注入し、それぞれＮ
+領域９を形成する。Ｎ+領域９は、高エネルギー注入に
より、深く、また高濃度に砒素Ａｓを注入して形成す
る。以上のような製造工程により、図５（ａ）に示した
構造の半導体メモリデバイスが製造される。
ランジスタＱ１の領域をレジスト１１ｂで覆い、ＭＯＳ
トランジスタＱ２の領域とデータ記憶ノードＮＤの領域
に砒素Ａｓをイオン注入し、それぞれＮ-領域８を形成
する。次に、図６（ｃ）に示すように、ゲート電極５に
サイドウォール６を形成した後、データ記憶ノード部ND
の領域をレジスト１１ｃで覆い、ＭＯＳトランジスタＱ
１，Ｑ２の領域に砒素Ａｓをイオン注入し、それぞれＮ
+領域９を形成する。Ｎ+領域９は、高エネルギー注入に
より、深く、また高濃度に砒素Ａｓを注入して形成す
る。以上のような製造工程により、図５（ａ）に示した
構造の半導体メモリデバイスが製造される。
【０００６】以上説明した従来の半導体メモリデバイス
では、データ記憶部ノードＮＤならびにその同一電位部
に用いるＰＮ接合は、図６(ｂ)に示すように、Ｎチャネ
ルＭＯＳトランジスタＱ２のＮ-領域８の形成と同時に
形成し、かつ、近接したＭＯＳトランジスタＱ２のＮ-
領域８に用いるイオン種一種で形成していた。この場
合、Ｎ-領域８の不純物濃度及びプロファイルは、ＭＯ
ＳトランジスタＱ２のトランジスタパフォーマンス重視
で決定されていることから、データ記憶ノードＮＤのＮ
-領域８としては必ずしも十分でないという問題があ
り、ＰＮ接合特性にリーク電流成分が発生していた。
では、データ記憶部ノードＮＤならびにその同一電位部
に用いるＰＮ接合は、図６(ｂ)に示すように、Ｎチャネ
ルＭＯＳトランジスタＱ２のＮ-領域８の形成と同時に
形成し、かつ、近接したＭＯＳトランジスタＱ２のＮ-
領域８に用いるイオン種一種で形成していた。この場
合、Ｎ-領域８の不純物濃度及びプロファイルは、ＭＯ
ＳトランジスタＱ２のトランジスタパフォーマンス重視
で決定されていることから、データ記憶ノードＮＤのＮ
-領域８としては必ずしも十分でないという問題があ
り、ＰＮ接合特性にリーク電流成分が発生していた。
【０００７】
【発明が解決しようとする課題】図５（ｂ）は、図５
（ａ）のデータ記憶部ノードＮＤのＰＮ接合部のＰ型不
純物／Ｎ型不純物濃度及びプロファイルと空乏層の状態
を示す図である。図５（ｂ）の上図は、バイアスがない
ときの空乏層の状態、図５（ｂ）の下図は、バイアスを
例えば３Ｖ印加したときの空乏層の状態を示している。
ＰＮ接合部のＰ型不純物／Ｎ型不純物濃度及びプロファ
イルが不充分な状態にあるため、図５（ｂ）の下図に示
すように、バイアスがある程度（ここでは２．５Ｖ）に
なると空乏層が基板表面部まで伸びてしまいリークパス
を含んでしまうようになる。このため、図５（ｃ）に示
すようにＰＮ接合特性にリーク電流成分が発生し、リー
ク電流が正常時の２桁程度まで増大している。
（ａ）のデータ記憶部ノードＮＤのＰＮ接合部のＰ型不
純物／Ｎ型不純物濃度及びプロファイルと空乏層の状態
を示す図である。図５（ｂ）の上図は、バイアスがない
ときの空乏層の状態、図５（ｂ）の下図は、バイアスを
例えば３Ｖ印加したときの空乏層の状態を示している。
ＰＮ接合部のＰ型不純物／Ｎ型不純物濃度及びプロファ
イルが不充分な状態にあるため、図５（ｂ）の下図に示
すように、バイアスがある程度（ここでは２．５Ｖ）に
なると空乏層が基板表面部まで伸びてしまいリークパス
を含んでしまうようになる。このため、図５（ｃ）に示
すようにＰＮ接合特性にリーク電流成分が発生し、リー
ク電流が正常時の２桁程度まで増大している。
【０００８】この発明はこのような従来の問題を解決す
るためになされたもので、データ記憶部ノードのリーク
電流を抑制した半導体記憶装置及びその製造方法を提供
しようとするものである。さらに、この発明は、製造工
程におけるマスク枚数およびイオン注入工程数を増加さ
せることなしに不純物プロファイルならびに濃度を変更
することにより、データ記憶部ノードのリーク電流を抑
制した半導体記憶装置及びその製造方法を提供しようと
するものである。また、これを適用して、各種の特性が
改善されたＳＲＡＭなどの半導体記憶装置を提供しよう
とするものである。
るためになされたもので、データ記憶部ノードのリーク
電流を抑制した半導体記憶装置及びその製造方法を提供
しようとするものである。さらに、この発明は、製造工
程におけるマスク枚数およびイオン注入工程数を増加さ
せることなしに不純物プロファイルならびに濃度を変更
することにより、データ記憶部ノードのリーク電流を抑
制した半導体記憶装置及びその製造方法を提供しようと
するものである。また、これを適用して、各種の特性が
改善されたＳＲＡＭなどの半導体記憶装置を提供しよう
とするものである。
【０００９】
【課題を解決するための手段】この発明の半導体記憶装
置は、半導体基板に形成され、ソース／ドレインに第1
の不純物を含む第1の種類のMOSトランジスタと、ソース
／ドレインに第２の不純物を含む第２の種類のMOSトラ
ンジスタと、上記第１及び第２の不純物を含むデータ記
憶ノードとを備えたことを特徴とするものである。
置は、半導体基板に形成され、ソース／ドレインに第1
の不純物を含む第1の種類のMOSトランジスタと、ソース
／ドレインに第２の不純物を含む第２の種類のMOSトラ
ンジスタと、上記第１及び第２の不純物を含むデータ記
憶ノードとを備えたことを特徴とするものである。
【００１０】また、この発明の半導体記憶装置は、上記
第１の種類の不純物と上記第２の種類の不純物とが異な
る深さに分布していることを特徴とするものである。
第１の種類の不純物と上記第２の種類の不純物とが異な
る深さに分布していることを特徴とするものである。
【００１１】また、この発明の半導体記憶装置は、上記
第1の種類のMOSトランジスタの上記ソース／ドレイン領
域と上記第２の種類のMOSトランジスタの上記ソース／
ドレインとが第３の不純物を含むことを特徴とするもの
である。
第1の種類のMOSトランジスタの上記ソース／ドレイン領
域と上記第２の種類のMOSトランジスタの上記ソース／
ドレインとが第３の不純物を含むことを特徴とするもの
である。
【００１２】また、この発明の半導体記憶装置は、上記
第３の不純物が上記第１の不純物及び上記第２の不純物
より深く分布していることを特徴とするものである。
第３の不純物が上記第１の不純物及び上記第２の不純物
より深く分布していることを特徴とするものである。
【００１３】また、この発明の半導体記憶装置は、上記
第1の種類のMOSトランジスタと上記第２の種類のMOSト
ランジスタと上記データ記憶ノード領域とがシリコン半
導体基板のP型領域の中に形成され、上記第1の不純物が
燐（P)であり、上記第２の不純物が砒素（As）であるこ
とを特徴とするものである。
第1の種類のMOSトランジスタと上記第２の種類のMOSト
ランジスタと上記データ記憶ノード領域とがシリコン半
導体基板のP型領域の中に形成され、上記第1の不純物が
燐（P)であり、上記第２の不純物が砒素（As）であるこ
とを特徴とするものである。
【００１４】また、この発明の半導体記憶装置は、上記
半導体記憶装置がメモリセル部と周辺回路部とを有し、
上記第１の種類のMOSトランジスタと上記データ記憶ノ
ードとが上記メモリセル部に含まれ、上記第２の種類の
MOSトランジスタが上記周辺回路部に含まれていること
を特徴とするものである。
半導体記憶装置がメモリセル部と周辺回路部とを有し、
上記第１の種類のMOSトランジスタと上記データ記憶ノ
ードとが上記メモリセル部に含まれ、上記第２の種類の
MOSトランジスタが上記周辺回路部に含まれていること
を特徴とするものである。
【００１５】次に、この発明の半導体記憶装置の製造方
法は、半導体基板の所定領域のなかで、第1の種類のMOS
トランジスタのソース／ドレイン用の領域とデータ記憶
ノード用の領域とに第1の不純物を注入する第1工程と、
上記半導体基板の所定領域のなかで、第２の種類のMOS
トランジスタのソース／ドレイン用の領域と上記データ
記憶ノード用の領域とに第２の不純物を注入する第２工
程と、上記第1の種類のMOSトランジスタのソース／ドレ
イン用の領域と上記第２の種類のMOSトランジスタのソ
ース／ドレイン用の領域とに第３の不純物を上記第１工
程及び上記第２工程より深く注入してそれぞれソース／
ドレインを形成する第３工程とを含むことを特徴とする
ものである。
法は、半導体基板の所定領域のなかで、第1の種類のMOS
トランジスタのソース／ドレイン用の領域とデータ記憶
ノード用の領域とに第1の不純物を注入する第1工程と、
上記半導体基板の所定領域のなかで、第２の種類のMOS
トランジスタのソース／ドレイン用の領域と上記データ
記憶ノード用の領域とに第２の不純物を注入する第２工
程と、上記第1の種類のMOSトランジスタのソース／ドレ
イン用の領域と上記第２の種類のMOSトランジスタのソ
ース／ドレイン用の領域とに第３の不純物を上記第１工
程及び上記第２工程より深く注入してそれぞれソース／
ドレインを形成する第３工程とを含むことを特徴とする
ものである。
【００１６】また、この発明の半導体記憶装置の製造方
法は、上記半導体基板がメモリセル部と周辺回路部とに
分けられ、上記メモリセル部に上記第１の種類のMOSト
ランジスタと上記データ記憶ノード部とを形成し、上記
周辺回路部に上記第２の種類のMOSトランジスタを形成
することを特徴とするものである。
法は、上記半導体基板がメモリセル部と周辺回路部とに
分けられ、上記メモリセル部に上記第１の種類のMOSト
ランジスタと上記データ記憶ノード部とを形成し、上記
周辺回路部に上記第２の種類のMOSトランジスタを形成
することを特徴とするものである。
【００１７】また、この発明の半導体記憶装置の製造方
法は、上記半導体基板の所定領域としてシリコン半導体
基板のP型領域を用い、上記第1の不純物として燐（P）
を用い、上記第２の不純物として砒素（As）を用いるこ
とを特徴とするものである。
法は、上記半導体基板の所定領域としてシリコン半導体
基板のP型領域を用い、上記第1の不純物として燐（P）
を用い、上記第２の不純物として砒素（As）を用いるこ
とを特徴とするものである。
【００１８】
【発明の実施の形態】以下、この発明の実施の形態につ
いて説明する。なお、図中、同一の符号はそれぞれ同一
又は相当部分を示す。 実施の形態１．図１は、この発明の実施の形態１による
半導体記憶装置の構造と動作を説明するための図であ
る。この実施の形態１では、半導体記憶装置が２種類の
ＮチャネルMOSトランジスタを持ち、そのＮ-領域の形成
に複数のイオン種を用いる場合を例にとって説明する。
図１（ａ）は、この発明の実施の形態１による半導体記
憶装置の要部構成を示す断面図である。図１（ａ）にお
いて、Ｑ１は第１の種類のＭＯＳトランジスタ、Ｑ２は
第２の種類のＭＯＳトランジスタ、ＮＤはデータ記憶ノ
ードを示す。また、１はシリコン基板、２はＰ型ウェ
ル、３はフィールド分離酸化膜、４はゲート酸化膜、５
はゲート電極、６はゲートサイドウォールを示す。
いて説明する。なお、図中、同一の符号はそれぞれ同一
又は相当部分を示す。 実施の形態１．図１は、この発明の実施の形態１による
半導体記憶装置の構造と動作を説明するための図であ
る。この実施の形態１では、半導体記憶装置が２種類の
ＮチャネルMOSトランジスタを持ち、そのＮ-領域の形成
に複数のイオン種を用いる場合を例にとって説明する。
図１（ａ）は、この発明の実施の形態１による半導体記
憶装置の要部構成を示す断面図である。図１（ａ）にお
いて、Ｑ１は第１の種類のＭＯＳトランジスタ、Ｑ２は
第２の種類のＭＯＳトランジスタ、ＮＤはデータ記憶ノ
ードを示す。また、１はシリコン基板、２はＰ型ウェ
ル、３はフィールド分離酸化膜、４はゲート酸化膜、５
はゲート電極、６はゲートサイドウォールを示す。
【００１９】さらに、７は第１の種類のＭＯＳトランジ
スタＱ１のソース／ドレインSD１ならびにデータ記憶ノ
ードＮＤに第１の不純物により形成したＮ-領域（ここ
では燐Ｐの注入で形成）、８は第２の種類のＭＯＳトラ
ンジスタＱ２のソース／ドレインND２ならびにデータ記
憶ノードＮＤに第２の不純物により形成したＮ-領域
（ここでは砒素Asの注入で形成）、９はＭＯＳトランジ
スタＱ１及びＱ２のそれぞれのソース／ドレインSD１，
SD２に第３の不純物により形成したＮ+領域（ここでは
砒素Ａｓの注入で形成）を示す。
スタＱ１のソース／ドレインSD１ならびにデータ記憶ノ
ードＮＤに第１の不純物により形成したＮ-領域（ここ
では燐Ｐの注入で形成）、８は第２の種類のＭＯＳトラ
ンジスタＱ２のソース／ドレインND２ならびにデータ記
憶ノードＮＤに第２の不純物により形成したＮ-領域
（ここでは砒素Asの注入で形成）、９はＭＯＳトランジ
スタＱ１及びＱ２のそれぞれのソース／ドレインSD１，
SD２に第３の不純物により形成したＮ+領域（ここでは
砒素Ａｓの注入で形成）を示す。
【００２０】図１に示した構造において、ＭＯＳトラン
ジスタＱ１のＮ-領域７とデータ記憶ノードＮＤのＮ-領
域７とは、好適な第１の不純物の例として、燐Ｐの注入
により同時に形成され、同じ不純物プロファイルをも
つ。また、ＭＯＳトランジスタＱ２のＮ-領域８とデー
タ記憶ノードＮＤのＮ-領域８とは、好適な第２の不純
物の例として、砒素Ａｓの注入により同時に形成され、
同じ不純物プロファイルをもつ。さらに、ＭＯＳトラン
ジスタＱ１及びＱ２のそれぞれのＮ+領域９は、好適な
第３の不純物の例として、砒素Ａｓの注入により形成さ
れ、同じ不純物プロファイルをもつ。Ｎ+領域９の形成
のための砒素Ａｓの注入はより高いエネルギーでなさ
れ、Ｎ-領域７及び８よりも深く、かつ高濃度に形成さ
れる。データ記憶ノードＮＤにおいて、Ｎ-領域７はＮ-
領域８より深く形成され二重の層をなしている。
ジスタＱ１のＮ-領域７とデータ記憶ノードＮＤのＮ-領
域７とは、好適な第１の不純物の例として、燐Ｐの注入
により同時に形成され、同じ不純物プロファイルをも
つ。また、ＭＯＳトランジスタＱ２のＮ-領域８とデー
タ記憶ノードＮＤのＮ-領域８とは、好適な第２の不純
物の例として、砒素Ａｓの注入により同時に形成され、
同じ不純物プロファイルをもつ。さらに、ＭＯＳトラン
ジスタＱ１及びＱ２のそれぞれのＮ+領域９は、好適な
第３の不純物の例として、砒素Ａｓの注入により形成さ
れ、同じ不純物プロファイルをもつ。Ｎ+領域９の形成
のための砒素Ａｓの注入はより高いエネルギーでなさ
れ、Ｎ-領域７及び８よりも深く、かつ高濃度に形成さ
れる。データ記憶ノードＮＤにおいて、Ｎ-領域７はＮ-
領域８より深く形成され二重の層をなしている。
【００２１】この実施の形態では、以上のように、デー
タ記憶ノードＮＤのＮ-領域を、不純物の異なる複数の
層を用いて形成し、これによりＮ-／Ｐ接合を形成して
いる。このため、通常使用バイアスの印可時において、
Ｎ-／Ｐ接合が形成する空乏層が基板表面に達すること
がなくなる。従って、Ｎ-／Ｐ接合のリーク電流のリー
ク成分を大幅に抑制することができる。
タ記憶ノードＮＤのＮ-領域を、不純物の異なる複数の
層を用いて形成し、これによりＮ-／Ｐ接合を形成して
いる。このため、通常使用バイアスの印可時において、
Ｎ-／Ｐ接合が形成する空乏層が基板表面に達すること
がなくなる。従って、Ｎ-／Ｐ接合のリーク電流のリー
ク成分を大幅に抑制することができる。
【００２２】図１（ｂ）は、図１（ａ）のデータ記憶ノ
ードＮＤの不純物プロファイルと空乏層の形成状態を示
す図である。図１（ｂ）の上図は、バイアスが印可され
ていないときの状態、図１（ｂ）の下図は、例えば３Ｖ
のバイアスが印可されている時の状態を示す。バイアス
印可時においても、図１（ｂ）の下図のように、空乏層
は表面に達しない。図１（ｃ）は、データ記憶ノードＮ
ＤのＮ-／Ｐ接合リーク特性を示す図である。図５
（ｃ）と比較して分かるように、リーク電流を約１／５
０に低減できることが示されている。
ードＮＤの不純物プロファイルと空乏層の形成状態を示
す図である。図１（ｂ）の上図は、バイアスが印可され
ていないときの状態、図１（ｂ）の下図は、例えば３Ｖ
のバイアスが印可されている時の状態を示す。バイアス
印可時においても、図１（ｂ）の下図のように、空乏層
は表面に達しない。図１（ｃ）は、データ記憶ノードＮ
ＤのＮ-／Ｐ接合リーク特性を示す図である。図５
（ｃ）と比較して分かるように、リーク電流を約１／５
０に低減できることが示されている。
【００２３】以上説明したように、この実施の形態によ
れば、データ記憶部ノードの不純物プロファイルが適切
に形成され、リーク電流を抑制した半導体記憶装置及び
その製造方法を得ることができる。
れば、データ記憶部ノードの不純物プロファイルが適切
に形成され、リーク電流を抑制した半導体記憶装置及び
その製造方法を得ることができる。
【００２４】実施の形態２．図２は、この発明の実施の
形態による半導体記憶装置の製造方法の要部を示す図で
ある。製造方法について説明すると、先ず、図２（ａ）
に示すように、シリコン基板１のＰ型ウェル２の上にフ
ィールド分離酸化膜３を形成する。次に、ＭＯＳトラン
ジスタＱ１，Ｑ２の形成領域にゲート酸化膜４及びゲー
ト電極５を形成する。ここまでは、通常の製造工程であ
る。
形態による半導体記憶装置の製造方法の要部を示す図で
ある。製造方法について説明すると、先ず、図２（ａ）
に示すように、シリコン基板１のＰ型ウェル２の上にフ
ィールド分離酸化膜３を形成する。次に、ＭＯＳトラン
ジスタＱ１，Ｑ２の形成領域にゲート酸化膜４及びゲー
ト電極５を形成する。ここまでは、通常の製造工程であ
る。
【００２５】次に、ＭＯＳトランジスタＱ２の領域をレ
ジストマスク１０ａで覆い、ＭＯＳトランジスタＱ１
（第１の種類のＭＯＳトランジスタ）のソース／ドレイ
ン形成領域とデータ記憶ノードＮＤの領域に、第１の不
純物として燐Ｐをイオン注入し、それぞれＮ-領域７を
形成する（第１工程）。
ジストマスク１０ａで覆い、ＭＯＳトランジスタＱ１
（第１の種類のＭＯＳトランジスタ）のソース／ドレイ
ン形成領域とデータ記憶ノードＮＤの領域に、第１の不
純物として燐Ｐをイオン注入し、それぞれＮ-領域７を
形成する（第１工程）。
【００２６】次に、図２（ｂ）に示すように、ＭＯＳト
ランジスタＱ１の領域をレジストマスク１０ｂで覆い、
ＭＯＳトランジスタＱ２（第２の種類のＭＯＳトランジ
スタ）のソース／ドレイン形成領域とデータ記憶ノード
ＮＤの領域に、第２の種類の不純物として砒素Ａｓをイ
オン注入し、それぞれＮ-領域８を形成する（第２工
程）。データ記憶ノードＮＤにおいて、Ｎ-領域８はＮ-
領域７よりも浅くなるように形成する。
ランジスタＱ１の領域をレジストマスク１０ｂで覆い、
ＭＯＳトランジスタＱ２（第２の種類のＭＯＳトランジ
スタ）のソース／ドレイン形成領域とデータ記憶ノード
ＮＤの領域に、第２の種類の不純物として砒素Ａｓをイ
オン注入し、それぞれＮ-領域８を形成する（第２工
程）。データ記憶ノードＮＤにおいて、Ｎ-領域８はＮ-
領域７よりも浅くなるように形成する。
【００２７】次に、図２（ｃ）に示すように、ＭＯＳト
ランジスタＱ１，Ｑ２のゲートサイドウォール６を形成
した後、データ記憶ノードNDの領域をレジストマスク１
０ｃで覆い、ＭＯＳトランジスタＱ１，Ｑ２のソース／
ドレイン形成領域に、第３の不純物として砒素Ａｓをイ
オン注入し、それぞれＮ+領域９を形成する（第３工
程）。Ｎ+領域９には、高エネルギーでより深く、また
高濃度に砒素Ａｓを注入する。これにより、ＭＯＳトラ
ンジスタＱ１のソース／ドレインSD１が、Ｎ-領域７と
Ｎ+領域９とにより形成され、ＭＯＳトランジスタＱ２
のソース／ドレインSD２が、Ｎ-領域８とＮ+領域９とに
より形成される。以上のような製造工程により、図１に
示した構造の半導体記憶装置を製造することができる。
ランジスタＱ１，Ｑ２のゲートサイドウォール６を形成
した後、データ記憶ノードNDの領域をレジストマスク１
０ｃで覆い、ＭＯＳトランジスタＱ１，Ｑ２のソース／
ドレイン形成領域に、第３の不純物として砒素Ａｓをイ
オン注入し、それぞれＮ+領域９を形成する（第３工
程）。Ｎ+領域９には、高エネルギーでより深く、また
高濃度に砒素Ａｓを注入する。これにより、ＭＯＳトラ
ンジスタＱ１のソース／ドレインSD１が、Ｎ-領域７と
Ｎ+領域９とにより形成され、ＭＯＳトランジスタＱ２
のソース／ドレインSD２が、Ｎ-領域８とＮ+領域９とに
より形成される。以上のような製造工程により、図１に
示した構造の半導体記憶装置を製造することができる。
【００２８】以上のような、製造方法によれば、ＭＯＳ
トランジスタＱ１，Ｑ２のソース／ドレインSD１，SD２
及びデータ記憶ノードＮＤの不純物領域の形成のための
イオン注入は３回行っている。したがって、イオン注入
のレジストマスク（１０ａ，１０ｂ，１０ｃ）は、３回
施している。この回数は、図６で示した従来例の製造方
法と変わらない。すなわち、この実施の形態の製造方法
では、従来と同じレジストマスクの枚数とイオン注入の
工程数によって、レジストマスクのパターンの設定を変
えるだけで、この実施の形態の半導体記憶装置の不純物
プロファイルを形成することができる。
トランジスタＱ１，Ｑ２のソース／ドレインSD１，SD２
及びデータ記憶ノードＮＤの不純物領域の形成のための
イオン注入は３回行っている。したがって、イオン注入
のレジストマスク（１０ａ，１０ｂ，１０ｃ）は、３回
施している。この回数は、図６で示した従来例の製造方
法と変わらない。すなわち、この実施の形態の製造方法
では、従来と同じレジストマスクの枚数とイオン注入の
工程数によって、レジストマスクのパターンの設定を変
えるだけで、この実施の形態の半導体記憶装置の不純物
プロファイルを形成することができる。
【００２９】以上説明したように、この実施の形態によ
れば、メモリデバイスで行う異なるイオン注入による複
数回のＮ-領域の形成を用いて、データ記憶ノードに複
数のイオン種を注入してＮ-領域を形成し、もってＮ-／
Ｐ接合を形成する。これにより、イオン注入マスクの開
口方法のみを変更し、形成マスク枚数および形成工程数
を従来より増加させることなく、所望のＮ-領域のプロ
ファイルを形成することができる。これにより、データ
記憶部ノードにおけるＮ-／Ｐ接合のリーク電流を抑制
した半導体記憶装置及びその製造方法を得ることができ
る。
れば、メモリデバイスで行う異なるイオン注入による複
数回のＮ-領域の形成を用いて、データ記憶ノードに複
数のイオン種を注入してＮ-領域を形成し、もってＮ-／
Ｐ接合を形成する。これにより、イオン注入マスクの開
口方法のみを変更し、形成マスク枚数および形成工程数
を従来より増加させることなく、所望のＮ-領域のプロ
ファイルを形成することができる。これにより、データ
記憶部ノードにおけるＮ-／Ｐ接合のリーク電流を抑制
した半導体記憶装置及びその製造方法を得ることができ
る。
【００３０】実施の形態３．次に、この発明の実施の形
態３として、実施の形態１〜２で説明したＮ-／Ｐ接合
をデータ記憶ノードに用いた半導体メモリデバイスのう
ち、特にＳＲＡＭを例にとって説明する。図３は、この
発明の実施の形態３による、半導体記憶装置としてのＳ
ＲＡＭの要部構造を示す図である。図３（ａ）は、左半
部にＳＲＡＭのメモリセル部の一部の平面図を、右半部
に周辺回路部の一部の平面図を示している。また、図３
（ｂ）は左半部にメモリセル部のＡ−Ａ線の断面図を、
右半部に周辺回路部のＢ−Ｂ線の断面図を示している。
態３として、実施の形態１〜２で説明したＮ-／Ｐ接合
をデータ記憶ノードに用いた半導体メモリデバイスのう
ち、特にＳＲＡＭを例にとって説明する。図３は、この
発明の実施の形態３による、半導体記憶装置としてのＳ
ＲＡＭの要部構造を示す図である。図３（ａ）は、左半
部にＳＲＡＭのメモリセル部の一部の平面図を、右半部
に周辺回路部の一部の平面図を示している。また、図３
（ｂ）は左半部にメモリセル部のＡ−Ａ線の断面図を、
右半部に周辺回路部のＢ−Ｂ線の断面図を示している。
【００３１】図３において、Ｑ１はメモリセル部のアク
セスMOSトランジスタ、Ｑ１’はドライバMOSトランジス
タ、ＮＤはデータ記憶ノードを示す。また、Ｑ２は、周
辺回路部のＭＯＳトランジスタを示す。この図３の構造
では、メモリセル部でアクセスMOSトランジスタＱ１の
ソース／ドレインSD１とデータ記憶ノードＮＤとがつな
がって形成されている。この点を除き図１の構造と同様
であるから、詳細な説明は省略する。
セスMOSトランジスタ、Ｑ１’はドライバMOSトランジス
タ、ＮＤはデータ記憶ノードを示す。また、Ｑ２は、周
辺回路部のＭＯＳトランジスタを示す。この図３の構造
では、メモリセル部でアクセスMOSトランジスタＱ１の
ソース／ドレインSD１とデータ記憶ノードＮＤとがつな
がって形成されている。この点を除き図１の構造と同様
であるから、詳細な説明は省略する。
【００３２】ＳＲＡＭにおいては、その使用用途からの
要求により、低消費電力および低電圧動作が必須項目と
なる。これを表現するパラメータとして、（イ）データ
Hold下限電圧、（ロ）動作Vcc下限電圧、ならびに
（ハ）データ保持時のスタンバイ消費電流があり重要な
３大要素である。この実施の形態においては、データ記
憶ノードＮＤにおいて、複数層の異なる不純物によりＮ
-領域を形成し、これによりＮ-／Ｐ接合状態を形成する
ようにしたので、Vcc下限電圧を向上させることができ
る（上記（ロ）を満足）。さらに、Ｎ-／Ｐ接合リーク
電流が大幅に抑制されるので、データHold下限電圧、デ
ータ保持時のスタンバイ消費電流の特性を向上させるこ
とが可能となる（上記（イ）（ハ）を満足）。
要求により、低消費電力および低電圧動作が必須項目と
なる。これを表現するパラメータとして、（イ）データ
Hold下限電圧、（ロ）動作Vcc下限電圧、ならびに
（ハ）データ保持時のスタンバイ消費電流があり重要な
３大要素である。この実施の形態においては、データ記
憶ノードＮＤにおいて、複数層の異なる不純物によりＮ
-領域を形成し、これによりＮ-／Ｐ接合状態を形成する
ようにしたので、Vcc下限電圧を向上させることができ
る（上記（ロ）を満足）。さらに、Ｎ-／Ｐ接合リーク
電流が大幅に抑制されるので、データHold下限電圧、デ
ータ保持時のスタンバイ消費電流の特性を向上させるこ
とが可能となる（上記（イ）（ハ）を満足）。
【００３３】図４は、従来のＳＲＡＭ（図示の従来製
品）とこの発明の実施の形態によるＳＲＡＭ（図示の改
善製品）とのデバイスパフォーマンスを比較したテーブ
ルである。図４において、動作下限電圧が上記のVcc下
限電圧に相当し、データ保持下限がデータHold下限電圧
に相当し、電源電流ICC3及びICC5がデータ保持時のスタ
ンバイ消費電流に相当する。図４から明らかなように、
デバイスパフォーマンスが改善され、この発明の効果が
出ている事が分かる。又、図３に示した構造のＳＲＡＭ
は、実施の形態２で示した製造方法を適用して製造する
ことができる。重複を避けるため、詳細な説明は省略す
る。このような製造方法によると、レジストマスク枚数
ならびにイオン注入工程数を増加させる事なく、この実
施の形態の半導体記憶装置を製造できるという効果があ
る。
品）とこの発明の実施の形態によるＳＲＡＭ（図示の改
善製品）とのデバイスパフォーマンスを比較したテーブ
ルである。図４において、動作下限電圧が上記のVcc下
限電圧に相当し、データ保持下限がデータHold下限電圧
に相当し、電源電流ICC3及びICC5がデータ保持時のスタ
ンバイ消費電流に相当する。図４から明らかなように、
デバイスパフォーマンスが改善され、この発明の効果が
出ている事が分かる。又、図３に示した構造のＳＲＡＭ
は、実施の形態２で示した製造方法を適用して製造する
ことができる。重複を避けるため、詳細な説明は省略す
る。このような製造方法によると、レジストマスク枚数
ならびにイオン注入工程数を増加させる事なく、この実
施の形態の半導体記憶装置を製造できるという効果があ
る。
【００３４】以上説明したように、この実施の形態によ
れば、ＳＲＡＭデバイスにおいて、デバイスパフォーマ
ンスのうち特に重要な、Hold下限電圧、Vcc下限電圧、
および保持時スタンバイ電流を同時に向上させる事がで
きる。以上では、SRAMを例にとって説明したが、ＤＲＡ
ＭおよびＳＲＡＭによって代表される半導体メモリデバ
イスでは、データ記憶部ならびにその同一電位部をＰＮ
接合部で形成している。この発明は、このようなＰＮ接
合部の形成に広く用いることができるものである。
れば、ＳＲＡＭデバイスにおいて、デバイスパフォーマ
ンスのうち特に重要な、Hold下限電圧、Vcc下限電圧、
および保持時スタンバイ電流を同時に向上させる事がで
きる。以上では、SRAMを例にとって説明したが、ＤＲＡ
ＭおよびＳＲＡＭによって代表される半導体メモリデバ
イスでは、データ記憶部ならびにその同一電位部をＰＮ
接合部で形成している。この発明は、このようなＰＮ接
合部の形成に広く用いることができるものである。
【００３５】
【発明の効果】以上説明したように、この発明によれ
ば、第1の種類のMOSトランジスタと、第２の種類のMOS
トランジスタのそれぞれのソース／ドレイン形成に用い
られる異なる種類の不純物を用いて、データ記憶ノード
を形成するので、データ記憶ノードの不純物プロファイ
ルを適切に形成することがでる。したがって、データ記
憶ノードにおける接合リーク電流を低減することがで
き、半導体記憶装置のパーフォーマンスを向上させるこ
とができる。
ば、第1の種類のMOSトランジスタと、第２の種類のMOS
トランジスタのそれぞれのソース／ドレイン形成に用い
られる異なる種類の不純物を用いて、データ記憶ノード
を形成するので、データ記憶ノードの不純物プロファイ
ルを適切に形成することがでる。したがって、データ記
憶ノードにおける接合リーク電流を低減することがで
き、半導体記憶装置のパーフォーマンスを向上させるこ
とができる。
【００３６】また、この発明によれば、メモリセル部と
周辺回路部とを有する半導体記憶装置において、第１の
種類のMOSトランジスタとデータ記憶ノードとがメモリ
セル部に含まれ、第２の種類のMOSトランジスタが周辺
回路部に含まれ、データ記憶ノードが異なる複数の不純
物によって形成される。これにより、データ記憶ノード
における接合リーク電流を低減することができ、半導体
記憶装置のパーフォーマンスを向上させることができる
周辺回路部とを有する半導体記憶装置において、第１の
種類のMOSトランジスタとデータ記憶ノードとがメモリ
セル部に含まれ、第２の種類のMOSトランジスタが周辺
回路部に含まれ、データ記憶ノードが異なる複数の不純
物によって形成される。これにより、データ記憶ノード
における接合リーク電流を低減することができ、半導体
記憶装置のパーフォーマンスを向上させることができる
【００３７】また、この発明によれば、第1の種類及び
第２の種類のMOSトランジスタ並びにデータ記憶ノード
の形成に、マスク枚数及びイオン注入回数を従来より増
加させることなく、マスクパターン及びイオン注入パタ
ーンの改善により、上述のような半導体記憶装置を製造
することができる。
第２の種類のMOSトランジスタ並びにデータ記憶ノード
の形成に、マスク枚数及びイオン注入回数を従来より増
加させることなく、マスクパターン及びイオン注入パタ
ーンの改善により、上述のような半導体記憶装置を製造
することができる。
【図１】 この発明の実施の形態１による半導体記憶装
置の構造と動作を説明するための図であり、（ａ）は構
造、（ｂ）は不純物プロファイルならびに電気伝導キャ
リアプロファイル、（ｃ）は電気的特性の一例を示す。
置の構造と動作を説明するための図であり、（ａ）は構
造、（ｂ）は不純物プロファイルならびに電気伝導キャ
リアプロファイル、（ｃ）は電気的特性の一例を示す。
【図２】 この発明の実施の形態２による半導体記憶装
置の製造方法の工程の要部を示す図である。
置の製造方法の工程の要部を示す図である。
【図３】 この実施の形態３による、半導体記憶装置と
してのＳＲＡＭの構造要部を示す図である。
してのＳＲＡＭの構造要部を示す図である。
【図４】 この実施の形態３による、半導体記憶装置と
してのＳＲＡＭのデバイスパフォーマンスを従来のもの
と比較して示すテーブルである。
してのＳＲＡＭのデバイスパフォーマンスを従来のもの
と比較して示すテーブルである。
【図５】 従来の半導体メモリデバイスの構造と動作に
ついて説明するための図であり、（ａ）は構造、（ｂ）
は不純物プロファイルならびに電気伝導キャリアプロフ
ァイル、（ｃ）は電気的特性の一例を示す。
ついて説明するための図であり、（ａ）は構造、（ｂ）
は不純物プロファイルならびに電気伝導キャリアプロフ
ァイル、（ｃ）は電気的特性の一例を示す。
【図６】 従来の半導体メモリデバイスの製造方法を説
明するための図である。
明するための図である。
Ｑ１，Ｑ１’ 第１の種類のＭＯＳトランジスタ、Ｑ２
第２の種類のＭＯＳトランジスタ、ＮＤ データ記憶
ノード、ＳＤ１，ＳＤ２ ソース／ドレイン、Ｓ ソー
ス、Ｄ ドレイン、１ シリコン基板、２ Ｐ型ウェ
ル、３ フィールド分離酸化膜、４ ゲート酸化膜、５
ゲート電極、６ ゲートサイドウォール、７ Ｎ-領
域（第１の不純物を含む）、８ Ｎ-領域（第２の不純
物を含む）、９ Ｎ+領域（第３の不純物を含む）、１
０ａ〜１０ｃ レジストマスク。
第２の種類のＭＯＳトランジスタ、ＮＤ データ記憶
ノード、ＳＤ１，ＳＤ２ ソース／ドレイン、Ｓ ソー
ス、Ｄ ドレイン、１ シリコン基板、２ Ｐ型ウェ
ル、３ フィールド分離酸化膜、４ ゲート酸化膜、５
ゲート電極、６ ゲートサイドウォール、７ Ｎ-領
域（第１の不純物を含む）、８ Ｎ-領域（第２の不純
物を含む）、９ Ｎ+領域（第３の不純物を含む）、１
０ａ〜１０ｃ レジストマスク。
Claims (9)
- 【請求項１】 半導体基板に形成され、ソース／ドレイ
ンに第１の不純物を含む第1の種類のMOSトランジスタ
と、ソース／ドレインに第２の不純物を含む第２の種類
のMOSトランジスタと、上記第１及び第２の不純物を含
むデータ記憶ノードとを備えたことを特徴とする半導体
記憶装置。 - 【請求項２】 上記第１の種類の不純物と上記第２の種
類の不純物とが異なる深さに分布していることを特徴と
する請求項１に記載の半導体記憶装置。 - 【請求項３】 上記第1の種類のMOSトランジスタの上記
ソース／ドレイン領域と上記第２の種類のMOSトランジ
スタの上記ソース／ドレインとが第３の不純物を含むこ
とを特徴とする半導体記憶装置。 - 【請求項４】 上記第３の不純物が上記第１の不純物及
び上記第２の不純物より深く分布していることを特徴と
する請求項３に記載の半導体記憶装置。 - 【請求項５】 上記第1の種類のMOSトランジスタと上記
第２の種類のMOSトランジスタと上記データ記憶ノード
領域とがシリコン半導体基板のP型領域の中に形成さ
れ、上記第1の不純物が燐（P)であり、上記第２の不純
物が砒素（As）であることを特徴とする請求項１〜４の
いずれかに記載の半導体記憶装置。 - 【請求項６】 上記半導体記憶装置がメモリセル部と周
辺回路部とを有し、上記第１の種類のMOSトランジスタ
と上記データ記憶ノードとが上記メモリセル部に含ま
れ、上記第２の種類のMOSトランジスタが上記周辺回路
部に含まれていることを特徴とする請求項１〜５のいず
れかに記載の半導体記憶装置。 - 【請求項７】 半導体基板の所定領域のなかで、第1の
種類のMOSトランジスタのソース／ドレイン用の領域と
データ記憶ノード用の領域とに第1の不純物を注入する
第1工程と、上記半導体基板の所定領域のなかで、第２
の種類のMOSトランジスタのソース／ドレイン用の領域
と上記データ記憶ノード用の領域とに第２の不純物を注
入する第２工程と、上記第1の種類のMOSトランジスタの
ソース／ドレイン用の領域と上記第２の種類のMOSトラ
ンジスタのソース／ドレイン用の領域とに第３の不純物
を上記第１工程及び上記第２工程より深く注入してそれ
ぞれソース／ドレインを形成する第３工程とを含むこと
を特徴とする半導体記憶装置の製造方法。 - 【請求項８】 上記半導体基板がメモリセル部と周辺回
路部とに分けられ、上記メモリセル部に上記第１の種類
のMOSトランジスタと上記データ記憶ノード部とを形成
し、上記周辺回路部に上記第２の種類のMOSトランジス
タを形成することを特徴とする請求項７に記載の半導体
記憶装置の製造方法。 - 【請求項９】 上記半導体基板の所定領域としてシリコ
ン半導体基板のP型領域を用い、上記第1の不純物として
燐（P）を用い、上記第２の不純物として砒素（As）を
用いることを特徴とする請求項７又は８に記載の半導体
記憶装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25324797A JP4376325B2 (ja) | 1997-09-18 | 1997-09-18 | 半導体記憶装置およびその製造方法 |
| TW087106025A TW385545B (en) | 1997-09-18 | 1998-04-20 | Semiconductor storage device and its manufacturing method |
| US09/069,206 US6069818A (en) | 1997-09-18 | 1998-04-29 | Semiconductor memory device having storage nodes doped with first and second type impurities |
| KR1019980015781A KR100299805B1 (ko) | 1997-09-18 | 1998-05-01 | 반도체기억장치및그제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25324797A JP4376325B2 (ja) | 1997-09-18 | 1997-09-18 | 半導体記憶装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1197555A true JPH1197555A (ja) | 1999-04-09 |
| JP4376325B2 JP4376325B2 (ja) | 2009-12-02 |
Family
ID=17248619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25324797A Expired - Fee Related JP4376325B2 (ja) | 1997-09-18 | 1997-09-18 | 半導体記憶装置およびその製造方法 |
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| Country | Link |
|---|---|
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| JP (1) | JP4376325B2 (ja) |
| KR (1) | KR100299805B1 (ja) |
| TW (1) | TW385545B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007251173A (ja) * | 2001-06-05 | 2007-09-27 | Renesas Technology Corp | 半導体装置の製造方法 |
| JP2010135826A (ja) * | 2001-06-05 | 2010-06-17 | Renesas Technology Corp | 半導体装置 |
| US8437179B2 (en) | 2001-06-05 | 2013-05-07 | Renesas Electronics Corporation | Semiconductor integrated circuit device with reduced leakage current |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0744269B2 (ja) * | 1985-04-19 | 1995-05-15 | 株式会社日立製作所 | 半導体集積回路装置 |
| US5323343A (en) * | 1989-10-26 | 1994-06-21 | Mitsubishi Denki Kabushiki Kaisha | DRAM device comprising a stacked type capacitor and a method of manufacturing thereof |
| US5250832A (en) * | 1990-10-05 | 1993-10-05 | Nippon Steel Corporation | MOS type semiconductor memory device |
| JPH053300A (ja) * | 1990-10-05 | 1993-01-08 | Nippon Steel Corp | 半導体装置 |
| US5716862A (en) * | 1993-05-26 | 1998-02-10 | Micron Technology, Inc. | High performance PMOSFET using split-polysilicon CMOS process incorporating advanced stacked capacitior cells for fabricating multi-megabit DRAMS |
| JPH08204030A (ja) * | 1995-01-27 | 1996-08-09 | Sony Corp | Ｓｒａｍ装置およびその製造方法 |
-
1997
- 1997-09-18 JP JP25324797A patent/JP4376325B2/ja not_active Expired - Fee Related
-
1998
- 1998-04-20 TW TW087106025A patent/TW385545B/zh not_active IP Right Cessation
- 1998-04-29 US US09/069,206 patent/US6069818A/en not_active Expired - Lifetime
- 1998-05-01 KR KR1019980015781A patent/KR100299805B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007251173A (ja) * | 2001-06-05 | 2007-09-27 | Renesas Technology Corp | 半導体装置の製造方法 |
| JP2010135826A (ja) * | 2001-06-05 | 2010-06-17 | Renesas Technology Corp | 半導体装置 |
| US8437179B2 (en) | 2001-06-05 | 2013-05-07 | Renesas Electronics Corporation | Semiconductor integrated circuit device with reduced leakage current |
| US8797791B2 (en) | 2001-06-05 | 2014-08-05 | Renesas Electronics Corporation | Semiconductor integrated circuit device with reduced leakage current |
| US9111636B2 (en) | 2001-06-05 | 2015-08-18 | Renesas Electronics Corporation | Semiconductor integrated circuit device with reduced leakage current |
| US9530485B2 (en) | 2001-06-05 | 2016-12-27 | Renesas Electronics Corporation | Semiconductor integrated circuit device with reduced leakage current |
Also Published As
| Publication number | Publication date |
|---|---|
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| US6069818A (en) | 2000-05-30 |
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| KR19990029177A (ko) | 1999-04-26 |
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