JPH01214156A - バイポーラ記憶装置 - Google Patents
バイポーラ記憶装置Info
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- JPH01214156A JPH01214156A JP63041171A JP4117188A JPH01214156A JP H01214156 A JPH01214156 A JP H01214156A JP 63041171 A JP63041171 A JP 63041171A JP 4117188 A JP4117188 A JP 4117188A JP H01214156 A JPH01214156 A JP H01214156A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/10—DRAM devices comprising bipolar components
Landscapes
- Bipolar Transistors (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、バイポーラ記憶装置に関し、特にダイオード
カップル型メモリセルを有するバイポーラ記憶装置に関
する。
カップル型メモリセルを有するバイポーラ記憶装置に関
する。
従来、ワード線とディジット線の交差部にメモリセルを
有し、前記ディジット線とメモリセルを構成する縦型ト
ランジスタのコレクタの間にダイオードを有するバイポ
ー２記憶装置において、前記ダイオードは、半導体基板
内〃に形成されたＰＮ接合により形成してきたが、よシ
高遠のメモリの実現を可能にする為に、前記ダイオード
に寄生容量の少ないポリシリコンダイオードを使用する
様になって含でいる。
有し、前記ディジット線とメモリセルを構成する縦型ト
ランジスタのコレクタの間にダイオードを有するバイポ
ー２記憶装置において、前記ダイオードは、半導体基板
内〃に形成されたＰＮ接合により形成してきたが、よシ
高遠のメモリの実現を可能にする為に、前記ダイオード
に寄生容量の少ないポリシリコンダイオードを使用する
様になって含でいる。
第３図ｔａｌ 、 （ｂ）は、従来例をその製造工程に
沿って説明するための工程順に配置した半導体チップの
断面図である。
沿って説明するための工程順に配置した半導体チップの
断面図である。
まず、第３図［ａ）に示すように、Ｐ型シリコン基板１
上に、Ｎ＋型埋込みコレクタＩ領域２と、Ｐ＋型分離領
域３及びコレクタ領域を形成するＮ型エピタキシャル成
長層４を設け、絶縁分離領域５によ）各素子領域を分離
し、Ｐ型ベース領域６．Ｎ＋型コレクタコンタクト領斌
７を形成し、全体に絶縁膜８を形成する。
上に、Ｎ＋型埋込みコレクタＩ領域２と、Ｐ＋型分離領
域３及びコレクタ領域を形成するＮ型エピタキシャル成
長層４を設け、絶縁分離領域５によ）各素子領域を分離
し、Ｐ型ベース領域６．Ｎ＋型コレクタコンタクト領斌
７を形成し、全体に絶縁膜８を形成する。
次に、第３図（ｂ）に示すように、将来エミ、り領域が
形成される部分の上、及びコレクタコンタクト領域７の
上の絶縁８１１８に開口部を設け、引き出し電極として
の多結晶シリコン層を形成し、マスクをかけ、Ｎ型不純
物をイオン注入してＮ型多結晶シリコ７層１０．１１か
らなるエミ、り引出し電極、コレクタ引出電極を設は熱
処理して拡散し、Ｎ型エミ、り領域９を形成すると同時
にＮ＋型コレクタコンタクト領域７とコレクタ引出電極
をオーム接触させる。その後、Ｎ型多結１２９３７層１
１からなるコレクタ引き出し゛電極の一部に、Ｐ型不純
物をイオン注入し、Ｐ型多結晶シリコン層１３を形成し
、ＰＮ接合を形成する。その後、ＣＶＤ法によう厚さ約
２００ムの酸化シリコンからなる絶縁１１１１４を全面
に形成し、ベース領域、エミ、り領域、Ｐ型多結晶シリ
コン層１３上の絶縁膜に開口部を設け、アルミニウム成
極１２ａ、１２ｂ、１２ｃを形成する。
形成される部分の上、及びコレクタコンタクト領域７の
上の絶縁８１１８に開口部を設け、引き出し電極として
の多結晶シリコン層を形成し、マスクをかけ、Ｎ型不純
物をイオン注入してＮ型多結晶シリコ７層１０．１１か
らなるエミ、り引出し電極、コレクタ引出電極を設は熱
処理して拡散し、Ｎ型エミ、り領域９を形成すると同時
にＮ＋型コレクタコンタクト領域７とコレクタ引出電極
をオーム接触させる。その後、Ｎ型多結１２９３７層１
１からなるコレクタ引き出し゛電極の一部に、Ｐ型不純
物をイオン注入し、Ｐ型多結晶シリコン層１３を形成し
、ＰＮ接合を形成する。その後、ＣＶＤ法によう厚さ約
２００ムの酸化シリコンからなる絶縁１１１１４を全面
に形成し、ベース領域、エミ、り領域、Ｐ型多結晶シリ
コン層１３上の絶縁膜に開口部を設け、アルミニウム成
極１２ａ、１２ｂ、１２ｃを形成する。
尚、従来例のメモリセルの回路図を、第４図に示す。第
３図ｔｂ）ｔ：を第４図中の破線で囲んだ部分く相当す
る断面図である。
３図ｔｂ）ｔ：を第４図中の破線で囲んだ部分く相当す
る断面図である。
上述した従来のバイポーラ記憶装置は、読出／書込用の
回路として設けられたダイオードが多結晶シリコンのＰ
Ｎ接合を利用しているので、臀込み時に大電流を流すと
ＰＮ接合が破壊されてしまうという欠点があった。本発
明の目的は、高速動作可能で大電流で書込み可能なバイ
ポーラ記憶装置を提供することにある。
回路として設けられたダイオードが多結晶シリコンのＰ
Ｎ接合を利用しているので、臀込み時に大電流を流すと
ＰＮ接合が破壊されてしまうという欠点があった。本発
明の目的は、高速動作可能で大電流で書込み可能なバイ
ポーラ記憶装置を提供することにある。
本発明のバイポーラ記憶装置は、半導体基板に形成され
た縦型バイポーラトランジスタを２個交差接続したフリ
、プフロップ及びデイジット線対の各々と前記フリップ
フロップの間にそれぞれ挿入されたダイオードを含むダ
イオード力、プル型メモリセルを有するバイポーラ記憶
装置において、前記ダイオードは前記縦型バイポーラト
ランジスタのコレクタ領域と前記半導体基板表面に設け
られた絶縁膜の開口部で接触している半纏体層の単結晶
領域に形成されたＰＮ接合を有しているというものであ
る。
た縦型バイポーラトランジスタを２個交差接続したフリ
、プフロップ及びデイジット線対の各々と前記フリップ
フロップの間にそれぞれ挿入されたダイオードを含むダ
イオード力、プル型メモリセルを有するバイポーラ記憶
装置において、前記ダイオードは前記縦型バイポーラト
ランジスタのコレクタ領域と前記半導体基板表面に設け
られた絶縁膜の開口部で接触している半纏体層の単結晶
領域に形成されたＰＮ接合を有しているというものであ
る。
次に１本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のｍｌの実施例の主要部を示す半導体テ
ップの断面図である。
ップの断面図である。
この実施例は、Ｐ型シリコン基板ｌに形成されたＮＰＮ
縦盤バイポーラトランジスタを２個交差接続したフリッ
プフロ、プ及びデイジット線対の各々と前述の７リツプ
フロツプの間にそれぞれ挿入されたダイオードを含むダ
イオードカップル型メモリセルを有するバイポーラ記憶
装置において。
縦盤バイポーラトランジスタを２個交差接続したフリッ
プフロ、プ及びデイジット線対の各々と前述の７リツプ
フロツプの間にそれぞれ挿入されたダイオードを含むダ
イオードカップル型メモリセルを有するバイポーラ記憶
装置において。
前述のダイオードは前述のＮＰＮ縦型縦型バイポラフン
ジスタのコレクタ領域Ｇ 型コレクタコンタクト領域７
）とＰ型シリコン基板ｌ（最上層にＮ型エピタキシャル
層４を有している）表面に設けられた絶縁膜８の開口部
で接触している多結晶シリコン層（１１，１３）を単結
晶化したＮ型単結晶シリコ７層１５ＮとＰ型単結晶シリ
コン層１５Ｐとで形成されたＰＮ接合を有しているとい
うものである。
ジスタのコレクタ領域Ｇ 型コレクタコンタクト領域７
）とＰ型シリコン基板ｌ（最上層にＮ型エピタキシャル
層４を有している）表面に設けられた絶縁膜８の開口部
で接触している多結晶シリコン層（１１，１３）を単結
晶化したＮ型単結晶シリコ７層１５ＮとＰ型単結晶シリ
コン層１５Ｐとで形成されたＰＮ接合を有しているとい
うものである。
次に、この実施例の製造法について説明する。
第３図［ａ）で示したところまでは従来と同様である。
次に、第１図に示すように、Ｐ型ベース領域の上及びＮ
＋型コレクタ；ンタクト領域７の上の絶ｆｆｌ［８に開
口を設け、多結晶シリコン層を形成し、マスクをかけ、
Ｎ型不純物をイオン注入してＮ型多結晶シリコ７層１０
．１１とし、熱処理して拡散し、Ｎ型エミッタ領域９及
びＮ型コレクタ引き出し電極を形成する。その後、コレ
クタ引き出し電極であるＮ型多結１７９３７層１１の一
部に、例えばレーザービーム照射によシ約１μｍ２の単
結晶シリコン領域を形成し、更に選択的にＰ型不純物を
イオン注入することによＦ）Ｎ型単結晶シリコ７層１５
Ｎ（！−Ｐ型多結晶シリコン層１５ｆ’からなるＰＮ接
合ダイオードを形成する。その後、ＣＶＤ法によシ、厚
さ約２ＱＱｎｍの酸化シリコンからなる絶縁膜１４を全
面に形成し、ベース領域。
＋型コレクタ；ンタクト領域７の上の絶ｆｆｌ［８に開
口を設け、多結晶シリコン層を形成し、マスクをかけ、
Ｎ型不純物をイオン注入してＮ型多結晶シリコ７層１０
．１１とし、熱処理して拡散し、Ｎ型エミッタ領域９及
びＮ型コレクタ引き出し電極を形成する。その後、コレ
クタ引き出し電極であるＮ型多結１７９３７層１１の一
部に、例えばレーザービーム照射によシ約１μｍ２の単
結晶シリコン領域を形成し、更に選択的にＰ型不純物を
イオン注入することによＦ）Ｎ型単結晶シリコ７層１５
Ｎ（！−Ｐ型多結晶シリコン層１５ｆ’からなるＰＮ接
合ダイオードを形成する。その後、ＣＶＤ法によシ、厚
さ約２ＱＱｎｍの酸化シリコンからなる絶縁膜１４を全
面に形成し、ベース領域。
エミッタ領域、Ｐ型多結晶シリコン層１５Ｐ上で絶縁ａ
ｇｉ４に開口を設け、アルミニウム１極１２ａ、１２ｂ
、１２ｃを形成する。
ｇｉ４に開口を設け、アルミニウム１極１２ａ、１２ｂ
、１２ｃを形成する。
ＰＮ接合ダイオードが単結晶シリコンで形成されている
ので多結晶シリコンによるものに比較して大電流を流し
てもＰＮ接合は破壊されない。コンタクト部を除き、シ
リコン膜が絶縁膜上に設けられているので寄生容量が小
さく高速動作可能である。
ので多結晶シリコンによるものに比較して大電流を流し
てもＰＮ接合は破壊されない。コンタクト部を除き、シ
リコン膜が絶縁膜上に設けられているので寄生容量が小
さく高速動作可能である。
第２図は本発明の第２の実施例の主要部を示す半導体チ
ップの断面図である。
ップの断面図である。
この実施例は、Ｎ＋型コ°レクタコンタクト領域７と接
触してＮ型単結晶シリコ７層１５Ｎが設けられている点
で第１の実施例と相違している。従ってゲイジット線と
コレクタ間の抵抗が若干低くなる利点がある。
触してＮ型単結晶シリコ７層１５Ｎが設けられている点
で第１の実施例と相違している。従ってゲイジット線と
コレクタ間の抵抗が若干低くなる利点がある。
次に、この実施例の製造方法について説明する。
従来例及び第１の実施例の製造方法と同様にして、Ｎ型
多結晶シリコ７層１０．Ｎｆｉエミ、り領域９を形成し
たのち、Ｎ＋型コレクタコンタクト領域７の上の絶ｌ＆
膜８に開口を設け、Ｎ“型コレクタコンタクト領域７よ
シ単結晶シリコン層をエビタ中シャル成長させ、絶縁膜
８上に１μｍ程度かかるようにし、その後１例えば６０
０°０，１２時間の熱処理を施す。その後、絶ｌ＆膜上
の前述のエピタキシャル層に、イオン注入を行なってＰ
型単結晶シリコン層１５Ｐにし、ＰＮ接合を形成する。
多結晶シリコ７層１０．Ｎｆｉエミ、り領域９を形成し
たのち、Ｎ＋型コレクタコンタクト領域７の上の絶ｌ＆
膜８に開口を設け、Ｎ“型コレクタコンタクト領域７よ
シ単結晶シリコン層をエビタ中シャル成長させ、絶縁膜
８上に１μｍ程度かかるようにし、その後１例えば６０
０°０，１２時間の熱処理を施す。その後、絶ｌ＆膜上
の前述のエピタキシャル層に、イオン注入を行なってＰ
型単結晶シリコン層１５Ｐにし、ＰＮ接合を形成する。
さらに、Ｐ型単結晶シリコン層１５Ｐに接するＰ型多結
晶シリコン層１３を形成し、全面に絶縁膜１４を形成し
、ベース部エミ、り部及びＰ型車結晶シリコン層１５Ｐ
部の絶縁膜を開口し、アルミニウム電極１２ａ、１２ｂ
、１２Ｃを形成する。
晶シリコン層１３を形成し、全面に絶縁膜１４を形成し
、ベース部エミ、り部及びＰ型車結晶シリコン層１５Ｐ
部の絶縁膜を開口し、アルミニウム電極１２ａ、１２ｂ
、１２Ｃを形成する。
以上説明したように本発明は、従来のダイオードカップ
ル型メモリセルのディジット線とトランジスタのコレク
タ領域の間にダイオードを有するバイポーラ型記憶装置
で使用される多結晶シリコン・ダイオードの欠点を除去
する為に、トランジスタのコレクタの引き出し電極の半
導体層に単結晶領域を形成し、その中にＰＮ接合を形成
し、ダイオードとすることによシ、半導体基板内にダイ
オードを形成する場合よりも寄生容量の少ない。
ル型メモリセルのディジット線とトランジスタのコレク
タ領域の間にダイオードを有するバイポーラ型記憶装置
で使用される多結晶シリコン・ダイオードの欠点を除去
する為に、トランジスタのコレクタの引き出し電極の半
導体層に単結晶領域を形成し、その中にＰＮ接合を形成
し、ダイオードとすることによシ、半導体基板内にダイ
オードを形成する場合よりも寄生容量の少ない。
また、多結晶半導体層内にＰＮ接合を形成する場合よシ
も耐電流性のよいダイオードを有しているので、高速動
作が可能なバイポーラ型半導体記憶装置が実現できる。
も耐電流性のよいダイオードを有しているので、高速動
作が可能なバイポーラ型半導体記憶装置が実現できる。
第１図及び第２図はそれぞれ本発明の第１の実施例及び
第２の実施例の主要部を示す半導体チ。 プの断面図、第３図ｆり 、 ｔｂｌＦ！従来例をその
製造方法に沿って説明するための工程順に配置した半導
体チップの断面図、第４図はダイオード力、プル型メモ
リセルの回路図である。 ＋ ｌ・・・・・・Ｐ型シリコン基板、２・・・・・・Ｎ
型埋込みコレクタ領域、３・・・・・・Ｐ＋型分離領域
、４・・・・・・Ｎ型エピタキシャル層、５・・・・・
・絶縁分離領域、６・・・・・・Ｐ型ベース領域、７・
・・・・・Ｎ十型コレクタコンタクト領域、８・・・・
・・絶縁膜、９・・・・・・Ｎ型エミ、り領域、１０．
１１・・・・・・Ｎ型多結晶シリコン層、１２ａ〜１２
ｃ・・・・・・アルミニウム電極、１３・・・・・・Ｐ
型多結晶シリコン層、１４・・・・・・絶縁膜、１５Ｎ
・・・・・・Ｎ型単結晶シリコン層、１５１’・・・・
・・Ｐ型単結晶ンリコン層。 代理人 弁理士 内 原 音 ’ＩＮ”ｌコしクタコ′Ｊダクト傾を銭３ に嗜東膜 ７７ Ｎ型も結晶シリコン１ ７３ Ｐ型ノ引詰晶シリコシ層
第２の実施例の主要部を示す半導体チ。 プの断面図、第３図ｆり 、 ｔｂｌＦ！従来例をその
製造方法に沿って説明するための工程順に配置した半導
体チップの断面図、第４図はダイオード力、プル型メモ
リセルの回路図である。 ＋ ｌ・・・・・・Ｐ型シリコン基板、２・・・・・・Ｎ
型埋込みコレクタ領域、３・・・・・・Ｐ＋型分離領域
、４・・・・・・Ｎ型エピタキシャル層、５・・・・・
・絶縁分離領域、６・・・・・・Ｐ型ベース領域、７・
・・・・・Ｎ十型コレクタコンタクト領域、８・・・・
・・絶縁膜、９・・・・・・Ｎ型エミ、り領域、１０．
１１・・・・・・Ｎ型多結晶シリコン層、１２ａ〜１２
ｃ・・・・・・アルミニウム電極、１３・・・・・・Ｐ
型多結晶シリコン層、１４・・・・・・絶縁膜、１５Ｎ
・・・・・・Ｎ型単結晶シリコン層、１５１’・・・・
・・Ｐ型単結晶ンリコン層。 代理人 弁理士 内 原 音 ’ＩＮ”ｌコしクタコ′Ｊダクト傾を銭３ に嗜東膜 ７７ Ｎ型も結晶シリコン１ ７３ Ｐ型ノ引詰晶シリコシ層
Claims (1)
- 半導体基板に形成された縦型バイポーラトランジスタを
２個交差接続したフリップフロップ及びディジット線対
の各々と前記フリップフロップの間にそれぞれ挿入され
たダイオードを含むダイオードカップル型メモリセルを
有するバイポーラ記憶装置において、前記ダイオードは
前記縦型バイポーラトランジスタのコレクタ領域と前記
半導体基板表面に設けられた絶縁膜の開口部で接触して
いる半導体層の単結晶領域に形成されたＰＮ接合を有し
ていることを特徴とするバイポーラ記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63041171A JP2652951B2 (ja) | 1988-02-23 | 1988-02-23 | バイポーラ記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63041171A JP2652951B2 (ja) | 1988-02-23 | 1988-02-23 | バイポーラ記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01214156A true JPH01214156A (ja) | 1989-08-28 |
| JP2652951B2 JP2652951B2 (ja) | 1997-09-10 |
Family
ID=12600980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63041171A Expired - Fee Related JP2652951B2 (ja) | 1988-02-23 | 1988-02-23 | バイポーラ記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2652951B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57192069A (en) * | 1981-05-22 | 1982-11-26 | Hitachi Ltd | Insulated gate field effect semiconductor device |
| JPS61145858A (ja) * | 1984-12-18 | 1986-07-03 | アドバンスト・マイクロ・デイバイシズ・インコーポレーテツド | 改良されたｅｃｌバイポーラメモリセル集積回路構造 |
-
1988
- 1988-02-23 JP JP63041171A patent/JP2652951B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57192069A (en) * | 1981-05-22 | 1982-11-26 | Hitachi Ltd | Insulated gate field effect semiconductor device |
| JPS61145858A (ja) * | 1984-12-18 | 1986-07-03 | アドバンスト・マイクロ・デイバイシズ・インコーポレーテツド | 改良されたｅｃｌバイポーラメモリセル集積回路構造 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2652951B2 (ja) | 1997-09-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |