JPH02184036A - バイポーラ型半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は高集積及び高速動作が可能なバイポーラ型半
導体集積回路装置の製造方法に関するものである。

〔従来の技術〕

高速動作を必要とする分野の半導体集積回路装置におい
ては、一般にＥＣＬ／ＣＭＬ系のバイポーラ型半導体集
積回路装置が用いられている。

ＥＣＬ／ＣＭＬ系回路において、論理振幅を一定とした
場合には、回路を構成する素子、配線の寄生容量、トラ
ンジスタのベース抵抗及び電流利得帯域幅積によって動
作速度が決定される。このうち、寄生容量の低減につい
ては、特に動作速度への寄与の大きいトランジスタのベ
ース・コレクタ間接合容量を低減するために、多結晶シ
リコンを用いてベース電極を素子領域の外部に引出し、
ベース面積を縮小すると共に、多結晶シリコン抵抗及び
金属配線を厚い分離酸化膜上に形成する方法が一般に採
用されている。又、ベース抵抗を低減するためには、不
活性ベース層を低抵抗化し、可能な限りエミッタに近接
させると共に、エミツタ幅を細くしてエミッタ直下の活
性ベース層の抵抗を減少させることが必要である。さら
に、電流利得帯域幅積の向上には、エミッタ及びベース
接合を浅接合化すると共に、コレクタのエピタキシャル
層を薄（することが有効である。

上記事項を達成するために特願昭６１−２５２０６３号
に示された製造方法が捷案され、これを第２図に示す、
まず、第２図（Ａ）に示すように、Ｎ°型埋込層２０２
、Ｎ−型エピタキシャルＮ２Ｏ３及び分離酸化膜２０４
を形成したＰ−型シリコン基板２０１上に多結晶シリコ
ン２０６を形成した後、シリコン窒化膜２０７ａ　。

２０７ｃを形成する０次に、第２図（Ｂ）に示すように
、シリコン窒化膜２０７ａ、　２０７ｃをマスクとして
選択酸化を行い、ポリシリコン酸化ＩＦＪ２０８ａ〜２
０８ｃを得る。

２０６ａ、　２０６ｃは多結晶シリコンの残存部分であ
る。

次に、第２図（ｃ）に示すように、この多結晶シリコン
２０６ａ、　２０６ｃ中に硼素をイオン注入し、続いて
ポリシリコン酸化膜２０８ｂ　　２０８ｃのエミッタ及
びコレクタとなる部分を除去して内部を露出させ、この
露出部分にシリコン酸化膜２０９ａ、　２０９ｂを形成
する。このとき、多結晶シリコン２０６ａ、　２０６ｃ
から硼素が拡散し、Ｎ−型エピタキシャル層２０３に高
濃度不活性ベース２１０が形成される０次に、第２図（
ｐ）に示すように、硼素をイオン注入して高濃度不活性
ベース２１０に延在する活性ベース２１１を形成し、続
いてＣＶＤ膜２１２を全面に被着する０次に、第２図（
Ｅ）に示すように、反応性イオンエツチングを用いてエ
ミッタ及びコレクタの電極取出部２０５ａ２０５ｂを開
口する０次に、第２図（Ｆ）に示すように、電極取出部
２０５ａ、　２０５ｂに砒素ドープ多結晶シリコン２１
３を形成し、ここからＣＶＤ膜２１２への拡散によりエ
ミッタ２１５を形成する。続いて、砒素ドープ多結晶シ
リコン２１３上にシリコン酸化膜２３４を形成し、最後
にシリコン窒化膜２０７ａ、　２０７ｃ及びシリコン酸
化膜２１４にコンタクトホールを開口し、このコンタク
トホールに金属電極２１６ａ〜２１６ｄを形成する。

上記した従来方法においては、多結晶シリコンの拡散に
よりエミッタ２１５を形成したことにより活性ベース２
１１とエミッタ２１５の浅接合化が可能となり、またＣ
ＶＤ膜２１２を設けたことによりエミツタ幅の微細化が
可能となった。さらに、これに伴い、ベース・コレクタ
間接合容量も大幅に低減することが可能となり、トラン
ジスタの高速動作性が改善された。

〔発明が解決しようとする課題〕

しかしながら、上記した従来方法においては、第１に低
消費電力域での性能改善が得られなかった。すなわち、
トランジスタの消費電力により各寄生容量の動作速度に
対する影響が異るが、ベース・コレクタ間接合容量は高
消費電力域で動作速度に重大な影響を与え、コレクタ・
基板間接合容量は低消費電力域で動作速度に重大な影響
を与える。従って、ベース・コレクタ間接合容量の低減
により高消費電力域での動作速度は改善されるが、低消
費電力域での動作速度は改善されない、現在、トランジ
スタは微細化が進むと同時に集積度が向上しており、ト
ランジスタから発生する熱が問題となっている。このた
め、低消費電力域で動作速度を改善することが実用上必
要不可欠であるが、上記した従来の製造方法では低消費
電力域での改善はなされなかった。第２に、第２図（Ｆ
）からも明らかなように、ベース・コレクタ接合からコ
レクタ電極取出部までの距離が長いためにコレクタ抵抗
が大きく、このコレクタ抵抗により電流利得帯域幅積の
向上が妨げられていた。

この発明は上記のような課題を解決するために成された
ものであり、高消費電力域、のみならず低消費電力域で
も動作速度を速めることができ、かつコレクタ抵抗の減
少による電流利得帯域幅の向上によっても動作速度を速
めることができ、集積度も向上することができるバイポ
ーラ型半導体集積回路装置の製造方法を得ることを目的
とする。

〔課題を解決するための手段〕

この発明に係るバイポーラ型半導体集積回路装置の製造
方法は、シリコン基体の一主面に選択的に凹所を形成す
る工程と、前記主面上にエピタキシャル層を形成する工
程と、エピタキシャル層上の凹所以外の領域に第１の絶
縁体膜を形成する工程と、エピタキシャル層上の凹所に
金属層を形成する工程と、第１の絶縁体膜及び金属層上
に第２の絶縁体膜を形成する工程と、第２の絶縁体膜上
に第１の多結晶シリコンを形成する工程を設けたもので
ある。

〔作　用〕

この発明においては、コレクタ部分となる金属層とシリ
コン基体との間は第１及び第２の絶縁体膜により絶縁さ
れ、コレクタ・基板間接合容量が低減される。又、コレ
クタ部分が金属により形成され、コレクタ抵抗が低減さ
れる。

〔実施例〕

以下、この発明の実施例を図面とともに説明する。第１
図（Ａ）〜（に）はこの実施例によるバイポーラ型半導
体集積回路装置の製造方法を示す工程断面図である。

まず、第１図（Ａ）に示すように、Ｎ゛型シリコン基板
１０１の一部分を選択的に１０００人程度エフチングし
、上面に凹部を形成する。

次に、第１図（Ｂ）に示すように、Ｎ０型シリコン基板
１０１の上面全面にＮ−型エピタキシャル層１０２を１
〜２−程度成長させる。

続いて、第１図（ｃ）に示すように、Ｎ−型エピタキシ
ャル層１０２上にＮ０型工ピタキシヤル層１０３を１−
程度成長させる。

次に、第１図（Ｄ）に示すように、Ｎ＋型エピタキシャ
ル層１０３上に熱酸化等によりシリコン酸化膜１０４を
数千人形酸する。

次に、第１図（Ｅ）に示すように、Ｎ゛型エピタキシャ
ル層１０３の四部上のシリコン酸化膜１０４を選択的に
除去し、Ｎ゛型エピタキシャル層１０３を露出させた後
、全面にスパッタリング法やＣＶＤ法を用いて高融点金
属１０５例えばＷ（融点３３８７°Ｃ）を凹部が埋め込
まれる程度の厚さで形成する。１０４ａ。

１０４ｂはシリコン酸化膜１０４の残存部分である。

次に、第１図（Ｆ）に示すように、高融点金属１０５上
にレジスト（図示せず）を塗布し、エッチバックを行っ
て高融点金属１０５の凹部にレジストを埋め込み、続い
てレジストをマスクとして高融点金属１０５をエツチン
グし、シリコン酸化膜１０４ａ、　１０４ｂが露出した
ところでエツチングを終了し、レジストを除去する。

次に、第１図（Ｇ）に示すように、高融点金属１０５及
びシリコン酸化１１１１０４ａ、　１０４ｂ上にＣＶＤ
法を用いてＣＶＤシリコン酸化膜１０６を形成する。こ
の結果、高融点金属１０５はＮ３型エピタキシャル層１
０３と接触している面を除いて、シリコン酸化膜１０４
ａ。

１０４ｂ及びＣＶＤシリコン酸化膜１０６によって絶縁
される。

次に、第１図（Ｈ）に示すように、ＣＶＤシリコン酸化
膜１０６上に支持体となる多結晶シリコン１０７を５０
０μｍ程度形成する。これは、１１００″Ｃ−１２００
″Ｃ程度の温度で反応ガスとしてＳ　ｉ　Ｃ１ｚ　ｔｌ
　ｔを用いて約１６０分生成することで実現される。

次に、第１図（１）に示すように、全体の上下関係を逆
転させる。

次に、第１図（Ｊ）に示すように、多結晶シリコン１０
７を基準面として、誘電体分離技術で広く用いられてい
るポリッシングまたは化学エツチングを順次実施し、Ｎ
°型シリコン基板１０１を除去する。

このＮ０型シリコン基板１０１のエツチングに際しては
、弗酸、硝酸及び酢酸を混ぜたエツチング液を用いる。

このエツチング液は、低濃度エピタキシャル層と高濃度
基板のエツチング速度比を１対１５０以上にすることが
可能である。このため、Ｎ型エピタキシャル層１０２が
露出した形状となる。

次に、第１図（Ｋ）に示すように、素子分離を行い、従
来方法を用いてベース及びエミッタを形成する。これを
簡単に述べると、まず分離酸化膜１０８によりエピタキ
シャル層１０２．１０３を複数の島領域に分離した後、
全上面に多結晶シリコン１０９を形成し、さらにシリコ
ン窒化膜１１０を形成する。又、シリコン窒化膜１１０
をマスクとしてポリシリコン酸化１１１１１１を得、ポ
リシリコン酸化膜Ｉｌｌのエミ７り及びコレクタとなる
部分を除去してシリコン酸化膜１１２を形成する。この
とき、Ｎ０型エピタキシヤルＮ１０２に高濃度不活性ベ
ース１１３が形成される。

次に、活性ベース１１４及びＣＶＤ膜１１５を形成する
。

次に、電極取出部を形成して砒素ドープ多結晶シリコン
１１６を形成し、ここからの拡散によりエミッタ１１７
を形成する。続いて、砒素ドープ多結晶シリコン１１６
上にシリコン酸化膜１１８を形成し、最後にシリコン窒
化膜１１０及びシリコン酸化膜１１７にコンタクトホー
ルを開口し、ここに金属電極１１８を形成する。

上記実施例においては、コレクタ部分（高融点金属１０
５、Ｎ−型エピタキシャル層１０２及びＮ９型エピタキ
シヤルＮ１０３から成る。）特に高融点金属１０５がシ
リコン酸化膜１０４ａ、　１０４ｂ、　１０６に囲まれ
て従来のようにシリコン基板と直接接触していないので
、コレクタ・基板間接合容量を非常に低減することがで
き、低消費電力域でのトランジスタの動作速度を大幅に
向上することができる。又、低消費電力でトランジスタ
を高速動作させるこ止により発熱を最小限に抑えること
ができ、パッケージ等に特別な工夫を必要としな（なる
ため、大幅なコストダウンも可能となる。さらに、埋込
みコレクタとして高融点金属１０５を用いたのでコレク
タ抵抗が非常に低減され、電流利得帯域幅積を大幅に向
上することが・でき、これによってもトランジスタの動
作速度を向上することができる。

なお、上記実施例においては高融点金属１０５をタング
ステンＷにより形成する例を示したが、タンタルＴａや
モリブデンＭｏによって形成しても良い、又、ＣＶＤ膜
２１２　としては、シリコン窒化膜、多結晶シリコン膜
、シリコン酸化膜とシリコン窒化膜の複合膜、及びシリ
コン酸化膜と多結晶シリコン膜の複合膜のうちのいずれ
かを用いれば良い。

〔発明の効果〕

以上ようにこの発明によれば、コレクタ部分となる金属
層が第１及び第２の絶縁体膜に囲まれ、シリコン基板か
ら絶縁されているので、コレクタ・基板間接合容量を低
減することができ、低消費電力域でのトランジスタの動
作速度を大幅に向上することができる。又、コレクタ部
分が金属層で形成されているのでコレクタ抵抗が小さく
なり、電流利得帯域幅積が向上してこれによっても動作
速度を速めることができる。さらに、動作速度が速まっ
たことによりトランジスタの発熱も低減され、集積度を
高めることができる。

【図面の簡単な説明】

第１図（Ａ）〜（Ｋ）はこの発明方法による工程断面図
、第２図（＾）〜（Ｆ）は従来方法による工程断面図で
ある。 １０１・・・Ｎ゛型シリコン基板、１０２・・・Ｎ”型
エピタキシャル層、１０３−Ｎ”型エピタキシャル層、
１０４．　ｌ０４ａ。 １０４ｂ、　１１２．１１８・・・シリコン酸化膜、１
０５・・・高融点金属、１０６・・・ＣＶＤシリコン酸
化膜、ＬＯＴ、　１０９・・・多結晶シリコン、１０Ｂ
・・・分離酸化膜、１１０・・・シリコン窒化膜、１１
１・・・ポリシリコン酸化膜、１１３・・・高濃度不活
性ベース、１１４・・・活性ベース、１１５・・・ＣＶ
Ｄ膜、１１６・・・砒素ドープ多結晶シリコン、１１７
・・・エミッタ、１１８・・・金属電極。 この％Ｅ門方法図よろ工禾！町面旧 第１図

Claims (1)

【特許請求の範囲】
1. （１）（ａ）第１導電型のシリコン基体の一主面に選択
   的に凹所を形成する工程と、 （ｂ）前記シリコン基体の主面上にシリコン基体より不
   純物濃度が低い第１導電型の第１のエピタキシャル層を
   形成する工程と、 （ｃ）前記第１のエピタキシャル上に第１のエピタキシ
   ャル層の不純物濃度より高い不純物濃度の第２のエピタ
   キシャル層を形成する工程と、（ｄ）前記第２のエピタ
   キシャル層上の凹所を除いた領域に第１の絶縁体膜を形
   成する工程と、（ｅ）前記第２のエピタキシャル層上の
   凹所に金属層を形成する工程と、 （ｆ）前記第１の絶縁体膜及び前記金属層上に第２の絶
   縁体膜を形成する工程と、 （ｇ）前記第２の絶縁体膜上に第１の多結晶シリコンを
   形成する工程と、 （ｈ）前記シリコン基体を除去し、前記第１のエピタキ
   シャル層の表面を露出させ、これを第２の主面とする工
   程と、 （ｉ）前記第１のエピタキシャル層及び第２のエピタキ
   シャル層を酸化膜によって複数の島領域に分離する工程
   と、 （ｊ）前記第２の主面の全面に第２の多結晶シリコンを
   形成する工程と、 （ｋ）前記第２の多結晶シリコンの選択された領域上に
   耐酸化性膜パターンを形成する工程と、（ｌ）前記第２
   の多結晶シリコンを選択酸化して多結晶シリコン酸化膜
   を形成し、その残存部分に耐酸化性膜パターンを通して
   第２導電型の不純物を導入する工程と、 （ｍ）前記多結晶シリコン酸化膜を除去し、前記島領域
   の表面を露出させる工程と、 （ｎ）露出した前記島領域表面と前記工程で露出した第
   ２の多結晶シリコン側壁に薄い酸化膜を形成すると共に
   、露出しない島領域に第２導電型の第１領域を形成する
   工程と、 （ｏ）前記薄い酸化膜を通して前記島領域に第２導電型
   不純物を導入し、前記第１領域に延在する第２導電型の
   第２領域を形成する工程と、 （ｐ）前記第２の多結晶シリコン側壁に形成された薄い
   酸化膜上にＣＶＤ膜を形成する工程と、（ｑ）前記ＣＶ
   Ｄ膜をマスクとして前記島領域上の薄い酸化膜をエッチ
   ングし、前記第２領域の表面を露出させる工程と、 （ｒ）前記第２領域の露出表面から第１導電型不純物を
   導入し、第１導電型の第３領域を形成する工程 を備えたことを特徴とするバイポーラ型半導体集積回路
   装置の製造方法。