CN108806755B - 具反熔丝型差分记忆胞的随机码产生器及相关感测方法 - Google Patents

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Abstract

一种随机码产生器，包括：一记忆胞阵列，包括多个反熔丝型差分记忆胞；一感测电路，具有一输入端与一反相输入端。当该记忆胞阵列中的一第一反熔丝型差分记忆胞被选择为一选定记忆胞时，该选定记忆胞的一位线连接至该感测电路的该输入端，且选定记忆胞的一反相位线连接至该感测电路的该反相输入端。于一读取动作时，该感测电路根据该位线的一第一充电电流以及该反相位线的一第二充电电流判断该选定记忆胞的一储存状态，并决定一随机码的一个位。

Description

具反熔丝型差分记忆胞的随机码产生器及相关感测方法
技术领域
本发明是一种随机码产生器及相关感测方法，且特别是有关于一种具反熔丝型差分记忆胞的随机码产生器及相关感测方法。
背景技术
众所周知，反熔丝型记忆胞(antifuse cell)属于一种一次可编程记忆胞(onetime programmable cell，简称OTP记忆胞)。此类反熔丝型记忆胞中包括一反熔丝晶体管(antifuse transistor)。当反熔丝晶体管的栅极端(gate terminal)与源/漏端(source/drain terminal)之间的电压差未超过其耐压时，反熔丝晶体管维持在高电阻值状态。反之，当反熔丝晶体管的栅极端与漏源端之间的电压差超过其耐压时，反熔丝晶体管的栅极氧化层会破裂(rupture)，使得反熔丝晶体管由高电阻值状态改变为低电阻值状态。
美国专利号US 9,613,714揭露一种利用OTP记忆胞，其可用来产生随机码(randomcode)。请参照图1A与图1B，其所绘示为已知的可产生随机码的反熔丝型差分记忆胞(antifuse differential cell)与偏压示意图。
如图1A所示，反熔丝型差分记忆胞c1包括：选择晶体管S1、反熔丝晶体管A1、隔离晶体管O、反熔丝晶体管A2、选择晶体管S2串接于位线BL与反相位线BLB之间。另外，选择晶体管S1的栅极端连接至字符线WL；反熔丝晶体管A1的栅极端连接至反熔丝控制线AF1；隔离晶体管O的栅极端连接至隔离控制线IG；反熔丝晶体管A2的栅极端连接至反熔丝控制线AF2；选择晶体管S2的栅极端连接至字符线WL。
如图1B所示，于编程动作(program action)时，提供接地电压(0V)至位线BL与反相位线BLB，提供选择电压(Vdd)至字符线WL，提供编程电压(Vpp)至反熔丝控制线AF1、AF2，提供开启电压(Von)至隔离控制线IG。
于进行编程动作时，选择晶体管S1、S2与隔离晶体管O皆开启。而反熔丝晶体管A1以及反熔丝晶体管A2其中之一会改变其状态。举例来说，反熔丝晶体管A1改变为低电阻值状态，而反熔丝晶体管A2维持在高电阻值状态。或者，反熔丝晶体管A2改变为低电阻值状态，而反熔丝晶体管A1维持在高电阻值状态。
于进行读取动作(read action)时，提供接地电压(0V)至位线BL与反相位线BLB，提供选择电压(Vdd)至字符线WL，提供读取电压(Vr)至反熔丝控制线AF1、AF2，提供关闭电压(Voff)至隔离控制线IG。
于进行读取动作时，选择晶体管S1、S2开启，隔离晶体管O关闭。而反熔丝晶体管A1、A2分别产生读取电流至位线BL与反相位线BLB。一般来说，具低电阻值状态的反熔丝晶体管所产生的读取电流会远大于具高电阻值状态的反熔丝晶体管所产生的读取电流。举例来说，具低电阻值状态的反熔丝晶体管所产生的读取电流约为10μA，具高电阻值状态的反熔丝晶体管所产生的读取电流约为0.1μA。
换言之，于进行读取动作时，后续的处理电路(未绘示)会判断反熔丝晶体管A1、A2的两个读取电流的大小来决定反熔丝型差分记忆胞c1的储存状态。举例来说，反熔丝晶体管A1产生较大的读取电流，反熔丝晶体管A2产生较小的读取电流。此时，可判断反熔丝型差分记忆胞c1为第一储存状态。反之，反熔丝晶体管A1较小的读取电流，反熔丝晶体管A2产生较大的读取电流。此时，可判断反熔丝型差分记忆胞c1为第二储存状态。
由于反熔丝晶体管A1、A2的制造变异，于编程动作时，并无法预测哪个反熔丝晶体管A1、A2会改变其状态。因此，编程后的反熔丝型差分记忆胞c1，其储存状态即可作为随机码(random code)的一个位(bit)。
另外，多个反熔丝型差分记忆胞可组成一记忆胞阵列(cell array)。而对记忆胞结构进行编程动作后，根据多个反熔丝型差分记忆胞的储存状态即可成为一随机码。举例来说，8个编程后的反熔丝型差分记忆胞，其8个储存状态即可成为一个字节(byte)的随机码。
请参照图2A与图2B，其所绘示为已知的另一种可产生随机码的反熔丝型差分记忆胞与偏压示意图。
如图2A所示，反熔丝型差分记忆胞c2包括：反熔丝晶体管A1、隔离晶体管O、反熔丝晶体管A2串接于位线BL与反相位线BLB之间。另外，反熔丝晶体管A1的栅极端连接至反熔丝控制线AF1；隔离晶体管O的栅极端连接至隔离控制线IG；反熔丝晶体管A2的栅极端连接至反熔丝控制线AF2。
其中，反熔丝晶体管A1的栅极氧化层包括两个部分，第一部分的栅极氧化层靠近隔离晶体管O，第二部分的栅极氧化层靠近位线BL，且第一部分栅极氧化层的厚度小于第二部分栅极氧化层的厚度。相同地，反熔丝晶体管A2栅极氧化层包括两个部分，第一部分的栅极氧化层靠近隔离晶体管O，第二部分的栅极氧化层靠近反相位线BLB，且第一部分栅极氧化层的厚度小于第二部分栅极氧化层的厚度。
如图2B所示，于编程动作(program action)时，提供接地电压(0V)至位线BL与反相位线BLB，提供编程电压(Vpp)至反熔丝控制线AF1、AF2，提供开启电压(Von)至隔离控制线IG。
于进行编程动作时，反熔丝晶体管A1以及反熔丝晶体管A2其中之一会改变其状态。举例来说，在反熔丝晶体管A1中，其第一部分的栅极氧化层破裂并改变为低电阻值状态，而反熔丝晶体管A2维持在高电阻值状态。或者，在反熔丝晶体管A2中，其第一部分的栅极氧化层破裂并改变为低电阻值状态，而反熔丝晶体管A1维持在高电阻值状态。
于进行读取动作(read action)时，提供接地电压(0V)至位线BL与反相位线BLB，提供读取电压(Vr)至反熔丝控制线AF1、AF2，提供关闭电压(Voff)至隔离控制线IG。因此，反熔丝晶体管A1、A2分别产生读取电流至位线BL与反相位线BLB。而后续的处理电路(未绘示)会判断反熔丝晶体管A1、A2的两个读取电流的大小来决定反熔丝型差分记忆胞c2的储存状态。
同理，由于反熔丝晶体管A1、A2的制造变异，于编程动作时，并无法预测哪个反熔丝晶体管A1、A2会改变其状态。因此，编程后的反熔丝型差分记忆胞c2，其储存状态即可作为随机码(random code)的一个位(bit)。
请参照图3A与图3B，其所绘示为已知的另一种可产生随机码的反熔丝型差分记忆胞与偏压示意图。
如图3A所示，反熔丝型差分记忆胞c3包括：选择晶体管S1、开关晶体管W1、反熔丝晶体管A1、隔离晶体管O、反熔丝晶体管A2、开关晶体管W2、选择晶体管S2串接于位线BL与反相位线BLB之间。另外，选择晶体管S1的栅极端连接至字符线WL；开关晶体管W1的栅极端连接至开关控制线SW；反熔丝晶体管A1的栅极端连接至反熔丝控制线AF1；隔离晶体管O的栅极端连接至隔离控制线IG；反熔丝晶体管A2的栅极端连接至反熔丝控制线AF2；开关晶体管W2的栅极端连接至开关控制线SW；选择晶体管S2的栅极端连接至字符线WL。
如图3B所示，于编程动作(program action)时，提供接地电压(0V)至位线BL与反相位线BLB，提供选择电压(Vdd)至字符线WL，提供开关电压(Vsw)至开关控制线SW，提供编程电压(Vpp)至反熔丝控制线AF1、AF2，提供开启电压(Von)至隔离控制线IG。
于进行编程动作时，选择晶体管S1、S2，开关晶体管W1、W2与隔离晶体管O皆开启。而反熔丝晶体管A1以及反熔丝晶体管A2其中之一会改变其状态。举例来说，反熔丝晶体管A1改变为低电阻值状态，而反熔丝晶体管A2维持在高电阻值状态。或者，反熔丝晶体管A2改变为低电阻值状态，而反熔丝晶体管A1维持在高电阻值状态。
于进行读取动作(read action)时，提供接地电压(0V)至位线BL与反相位线BLB，提供选择电压(Vdd)至字符线WL，提供开关电压(Vsw)至开关控制线SW，提供读取电压(Vr)至反熔丝控制线AF1、AF2，提供关闭电压(Voff)至隔离控制线IG。
于进行读取动作时，选择晶体管S1、S2开启，开关晶体管W1、W2开启，隔离晶体管O关闭。而反熔丝晶体管A1、A2分别产生读取电流至位线BL与反相位线BLB。而后续的处理电路(未绘示)会判断反熔丝晶体管A1、A2的两个读取电流的大小来决定反熔丝型差分记忆胞c3的储存状态。
同理，由于反熔丝晶体管A1、A2的制造变异，于编程动作时，并无法预测哪个反熔丝晶体管A1、A2会改变其状态。因此，编程后的反熔丝型差分记忆胞c3，其储存状态即可作为随机码(random code)的一个位(bit)。
在理想状况下，反熔丝型差分记忆胞在进行编程动作时，仅会造成一反熔丝晶体管的栅极氧化层破裂而改变其状态，而另一个反熔丝晶体管的栅极氧化层不会破裂而不会改变其状态。
然而，在少数状况下，反熔丝型差分记忆胞在进行编程动作时，会有两个反熔丝晶体管的栅极氧化层皆破裂的情形发生。因此，于读取动作时，反熔丝型差分记忆胞中的两个反熔丝晶体管所产生的读取电流都很大，使得后续的处理电路(未绘示)无法正确的判断反熔丝型差分记忆胞的储存状态。
发明内容
本发明的主要目的在于提出一种随机码产生器，包括：一记忆胞阵列，包括多个反熔丝型差分记忆胞；一感测电路，具有一输入端与一反相输入端。当该记忆胞阵列中的一第一反熔丝型差分记忆胞被选择为一选定记忆胞时，该选定记忆胞的一位线连接至该感测电路的该输入端，且选定记忆胞的一反相位线连接至该感测电路的该反相输入端。于一读取动作时，该选定记忆胞输出一第一充电电流以充电至该位线以及输出一第二充电电流以充电该反相位线。当该位线的一第一电压大于该反相位线的一第二电压时，该感测电路放电该反相位线的该第二电压，以扩大该位线与该反相位线的一电压差。当该反相位线的该第二电压大于该位线的该第一电压时，放电该位线的该第一电压，以扩大该位线与该反相位线的该电压差。该感测电路根据该电压差判断该选定记忆胞的一储存状态，并决定一随机码的一个位。
本发明系有关于一种随机码产生器的感测方法，该随机码产生器包括：一记忆胞阵列，包括多个反熔丝型差分记忆胞；以及一感测电路，该感测方法包括下列步骤：由该记忆胞阵列中选择一第一反熔丝型差分记忆胞为一选定记忆胞；提供一第一读取电压至该选定记忆胞的一第一反熔丝控制端，提供一第二读取电压至该选定记忆胞的一第二反熔丝控制端，将该选定记忆胞的一位线连接至该感测电路的一输入端，且将该选定记忆胞的一反相位线连接至该感测电路的一反相输入端；将该选定记忆胞的该位线与该反相位线预充电至一接地电压；根据该选定记忆胞输出的一第一充电电流来充电该位线，且根据该选定记忆胞输出的一第二充电电流来充电该反相位线；当该位线的一第一电压大于该反相位线的一第二电压时，放电该反相位线的该第二电压，以扩大该位线与该反相位线的一电压差；当该反相位线的该第二电压大于该位线的该第一电压时，放电该位线的该第一电压，以扩大该位线与该反相位线的该电压差；以及，根据该电压差来判断该选定记忆胞的储存状态，并决定一随机码的一个位。
附图说明
为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附图式详细说明如下：
图1A与图1B为已知的可产生随机码的反熔丝型差分记忆胞与偏压示意图。
图2A与图2B为已知的另一种可产生随机码的反熔丝型差分记忆胞与偏压示意图。
图3A与图3B为已知的另一种可产生随机码的反熔丝型差分记忆胞与偏压示意图。
图4为本发明的随机码产生器的第一实施例。
图5为感测电路420的电路图。
图6为第一实施例随机码产生器的感测方法。
图7为本发明的随机码产生器的第二实施例。
图8A为感测电路720的电路图。
图8B感测电路720的相关信号示意图。
图9为第二实施例的随机码产生器的感测方法。
具体实施方式
本发明提出一种具反熔丝型差分记忆胞的随机码产生器及相关感测方法。于读取动作的过程，当两个反熔丝晶体管皆产生很大的读取电流时，本发明的感测电路仍可正确地判断反熔丝型差分记忆胞的储存状态。
请参照图4，其所绘示为本发明的随机码产生器的第一实施例。随机码产生器400包括一记忆胞阵列410与一感测电路420。
记忆胞阵列410中包括多个结构相同的反熔丝型差分记忆胞cell1～cell4。其中，记忆胞阵列410中的选定记忆胞(selected cell)所对应的位线BL与反相位线BLB会被连接至感测电路420的输入端IN与反相输入端INB。举例来说，于读取动作时，反熔丝型差分记忆胞cell1被选择为选定记忆胞，则其对应的位线BL与反相位线BLB会各别地被连接至感测电路420的输入端IN与反相输入端INB。此时，感测电路420即根据位线BL与反相位线BLB上的读取电流(read current)来判断选定记忆胞(反熔丝型差分记忆胞cell1)的储存状态。
同理，当记忆胞阵列410中其他的反熔丝型差分记忆胞cell2～cell4被选择为选定记忆胞(selected cell)时，其所对应的位线BL与反相位线BLB会被连接至感测电路420的输入端IN与反相输入端INB。
以反熔丝型差分记忆胞cell1为例，反熔丝型差分记忆胞cell1包括：一反熔丝单元402、连接电路408以及反熔丝单元406。其中，每个反熔丝单元402、406内皆包含一反熔丝晶体管。
根据本发明的实施例，图1A、图2A与图3A的反熔丝型差分记忆胞皆可以运用于本发明记忆胞阵列410中的反熔丝型差分记忆胞cell1～cell4。于编程动作时，提供编程电压Vpp至选定记忆胞的反熔丝控制线AF1、AF2；于读取动作时，提供读取电压Vr至选定记忆胞的反熔丝控制线AF1、AF2。
举例来说，在图1A中，隔离晶体管O即作为连接电路408，选择晶体管S1与反熔丝晶体管A1组合成为反熔丝单元402，且选择晶体管S2与反熔丝晶体管A2组合成为另一反熔丝单元406。在图2A中，隔离晶体管O即作为连接电路408，反熔丝晶体管A1作为反熔丝单元402，且反熔丝晶体管A2作为另一反熔丝单元406。另外，在图3A中，隔离晶体管O即作为连接电路408，选择晶体管S1、开关晶体管W1与反熔丝晶体管A1组合成为反熔丝单元402，且选择晶体管S2、开关晶体管W2与反熔丝晶体管A2组合成为另一反熔丝单元406。
当然，除了图1A、图2A与图3A的反熔丝型差分记忆胞可以运用于本发明记忆胞阵列410之外，其他结构的反熔丝型差分记忆胞也可以运用于本发明的记忆胞阵列410。举例来说，在此领域的技术人员可利用一导线(conducting line)来作为连接电路408，并取代图1A、图2A与图3A的隔离晶体管O。亦即，新的反熔丝型差分记忆胞中，以导线作为连接电路408，并连接于两个反熔丝单元402、406之间。
根据本发明的第一实施例，感测电路420包括一正回授电路(positive feedbackcircuit)422、一输出电路(output circuit)428与重置电路(reset circuit)424、426。正回授电路422的两个感测端(sensing terminal)s1、s2分别连接至感测电路420的输入端IN与反相输入端INB。重置电路424连接至感测电路420的输入端IN，且重置电路426连接至感测电路420的反相输入端INB。输出电路428的二输入端分别连接至正回授电路422的两个输出端，并且输出电路428的输出端OUT与反相输出端OUTB可产生互补的两个输出信号。
请参照图5，其所绘示为感测电路420的电路图。正回授电路422包括四个晶体管mc1、mc2、m1、m2。其中，晶体管mc1的漏极端为正回授电路422的感测端s1、源极端连接至节点a、栅极端接收控制信号ctrl。晶体管mc2的漏极端为正回授电路422的感测端s2、源极端连接至节点b、栅极端接收控制信号ctrl。晶体管m1的漏极端连接至节点a、栅极端连接至节点b、源极端连接至接地端GND。晶体管m2的漏极端连接至节点b、栅极端连接至节点a、源极端连接至接地端GND。
重置电路424包括晶体管mc3。晶体管mc3的漏极端连接至感测电路420的输入端IN、源极端连接至接地端GND、栅极端接收重置信号RST。
重置电路426包括晶体管mc4。晶体管mc4的漏极端连接至感测电路420的反相输入端INB、源极端连接至接地端GND、栅极端接收重置信号RST。
再者，输出电路428可利用差分放大器(differential amplifier)来实现，差分放大器的正输入端连接至节点a、负输入端连接至节点b，差分放大器的输出端OUT与反相输出端OUTB可输出互补的两个输出信号。基本上，差分放大器已经非常广泛地运用于电子电路领域，此处不再介绍其详细电路。
于读取动作开始时(亦即进入读取动作的第一阶段(first stage))，重置信号RST会短暂地开启晶体管mc3、mc4，使得位线BL与反相位线BLB被预充电至接地电压(0V)。之后，选定记忆胞会输出读取电流IBL与IBLB来充电(charge)位线BL与反相位线BLB。因此，位线BL与反相位线BLB的电压由0V开始逐渐上升。换言之，读取电流IBL与IBLB即为充电电流。
基本上，位线BL与反相位线BLB的电压上升速度(voltage rising speed)相关于读取电流IBL与IBLB。举例来说，当读取电流IBL大于IBLB时，位线BL的电压上升速度会大于反相位线BLB的电压上升速度。反之，当读取电流IBLB大于IBL时，反相位线BLB的电压上升速度会大于位线BL的电压上升速度。
再者，于读取动作的第一阶段(first stage)，控制信号ctrl会开启晶体管mc1、mc2，使得节点a连接至位线BL且节点b连接至反相位线BLB。由于位线BL与反相位线BLB的电压上升速度不同，使得晶体管m1与m2其中之一会被开启，而另一晶体管则无法被开启。
举例来说，当位线BL的电压上升速度大于反相位线BLB的电压上升速度时，晶体管m2会被开启，使得反相位线BLB的电压被放电(discharge)而逐渐下降，而晶体管m1未被开启，使得位线BL的电压继续上升。反之，当反相位线BLB的电压上升速度大于位线BL的电压上升速度时，晶体管m1会被开启，使得位线BL的电压被放电而逐渐下降，而晶体管m2未被开启，使得反相位线BLB的电压继续上升。
由以上的说明可知，于读取动作的第一阶段，正回授电路422扩大位线BL以及反相位线BLB之间的电压差(enhance voltage difference between BL and BLB)。当然，由于位线BL连接至节点a，反相位线BLB连接至节点b，也使得节点a与节点b之间的电压差扩大。
因此，于读取动作的第二阶段(second stage)，控制信号ctrl关闭晶体管mc1、mc2，连接于节点a与节点b的输出电路428即根据节点a与节点b之间的电压差，于输出端OUT与反相输出端OUTB产生输出信号与反相输出信号。而根据输出电路428产生的输出信号与反相输出信号，即可判断选定记忆胞的储存状态，并可决定随机码(random code)的一个位(bit)。
请参照图6，其所绘示为第一实施例随机码产生器的感测方法。首先，由记忆胞阵列410中决定一选定记忆胞(步骤S608)。
接着，提供读取电压Vr至选定记忆胞的反熔丝控制线AF1、AF2，并将选定记忆胞的位线BL与反相位线BLB连接至感测电路420输入端IN与反相输入端INB(步骤S610)。
利用重置电路424、426将选定记忆胞的位线BL与反相位线BLB预充电至一接地电压(步骤S612)。
选定记忆胞输出二读取电流IBL、IBLB，以充电位线BL与反相位线BLB(步骤S614)。换言之，读取电流IBL与IBLB即为充电电流，用来充电位线BL与反相位线BLB。
利用正回授电路422扩大电位线BL与反相位线BLB之间的电压差(步骤S616)。举例来说，当该位线BL上的充电电压大于反相位线BLB上的充电电压时，放电(discharge)反相位线BLB上的电压，以扩大位线BL与反相位线BLB之间的电压差。反之，当反相位线BLB上的充电电压大于位线BL上的充电电压时，放电位线BL上的电压，以扩大位线BL与反相位线BLB之间的电压差。
根据电位线BL与反相位线BLB之间的电压差，输出电路428产生输出信号与反相输出信号，用以判断选定记忆胞的储存状态，并可决定随机码的一个位(步骤S618)。
由以上的说明可知，本发明提出一种具反熔丝型差分记忆胞之随机码产生器及相关感测方法。记忆胞阵列410中的反熔丝型差分记忆胞经过编程动作后，于读取动作时可利用本发明的感测电路420来判断反熔丝型差分记忆胞的储存状态，并决定随机码的一个位。再者，利用感测电路420中的正回授电路422来扩大电位线BL与反相位线BLB之间的电压差。因此，当两个反熔丝晶体管皆产生很大的读取电流时，本发明的感测电路420仍可正确地判断反熔丝型差分记忆胞的储存状态。
由于在进行读取动作时，记忆胞阵列410除了会产生读取电流至位线BL与反相位线BLB之外，记忆胞阵列410也会产生漏电流(leakage current)至位线BL与反相位线BLB。因此，本发明提出第二实施例的随机码产生器。在随机码产生器的感测电路内更增加二电流槽用以抵销记忆胞阵列410所产生的漏电流。
请参照图7，其所绘示为本发明的随机码产生器的第二实施例。随机码产生器700包括一记忆胞阵列410与一感测电路720。其中，记忆胞阵列410的结构相同于第一实施例，此处不再赘述。
根据本发明的第二实施例，感测电路720包括一正回授电路422、一输出电路728、重置电路424、426与电流槽(current sink)724、726。其中，正回授电路422、重置电路424、426的结构相同于第一实施例，此处不再赘述。
另外，电流槽724连接至感测电路720的输入端IN，且电流槽726连接至感测电路720的反相输入端INB。输出电路728的二输入端分别连接至正回授电路422的两个输出端，并且输出电路728的输出端OUT与反相输出端OUTB可产生互补的两个输出信号。
请参照图8A，其所绘示为感测电路720的电路图。其中，正回授电路422、重置电路424、426的结构已揭露于图5，此处不再赘述。
电流槽724包括晶体管m5、mc6。晶体管m5的漏极端连接至感测电路720的输入端IN、栅极端接收偏压电压Vbias1。晶体管mc6的漏极端连接晶体管m5的源极端、源极端连接至接地端GND、栅极端接收一读取致能信号EN。
电流槽726包括晶体管m6、mc7。晶体管m6的漏极端连接至感测电路720的反相输入端INB、栅极端接收偏压电压Vbias2。晶体管mc7的漏极端连接晶体管m6的源极端、源极端连接至接地端GND、栅极端接收一读取致能信号EN。
输出电路728包括晶体管m3、m4、mc5。晶体管mc5的源极端连接至电源电压Vcc、栅极端接收控制信号ctrl、漏极连接至节点c。晶体管m3的源极端连接节点c、漏极端连接至节点a、栅极端连接至节点b。晶体管m4的源极端连接节点c、漏极端连接至节点b、栅极端连接至节点c。其中，节点a作为输出端OUT，节点b作为反相输出端OUTB。当然，除了以上所揭露的输出电路728之外，输出电路728也可以利用其他差分放大器来实现。
举例来说，假设于读取动作时，记忆胞阵列410产生的漏电流为0.5μA。因此，可设定电流槽724、726中的偏压电压Vbias1、Vbias2，使得电流槽724、726产生0.5μA的偏压电流Ibias1、Ibias2。当位线BL与反相位线BLB输出的读取电流IBL、IBLB为12μA与1μA时，经由偏压电流Ibias1、Ibias2抵消后，实际的两个充电电流(charging current)成为11.5μA与0.5μA。如此，将可以让感测电路720的判断更正确。
请参照图8B，其所绘示为感测电路720的相关信号示意图。其中，在读取动作时，读取致能信号EN为高准位。再者，时间点t1至时间点t4为感测电路720判断第一选定记忆胞的储存状态，时间点t4至时间点t7为感测电路720判断第二选定记忆胞的储存状态。再者，控制信号ctrl为高准位时为读取动作的第一阶段，此时晶体管mc1、mc2开启(on)且晶体管mc5关闭(off)。控制信号ctrl为低准位时为读取动作的第二阶段，此时晶体管mc1、mc2关闭且晶体管mc5开启。
如图8B所示，时间点t1至时间点t3为第一阶段。首先，重置信号RST会短暂地开启晶体管mc3、mc4，使得位线BL与反相位线BLB被预充电至接地电压(0V)。之后，选定记忆胞会输出读取电流IBL与IBLB来充电(charge)位线BL与反相位线BLB。因此，位线BL与反相位线BLB的电压由0V开始逐渐上升。
于时间点t2时，位线BL上的电压大于反相位线BLB上的电压，且位线BL上的电压开启晶体管m2。因此，于时间点t2之后，位线BL上的电压继续上升，反相位线BLB上的电压逐渐下降。再者，由于位线BL连接至节点a且反相位线BLB连接至节点b，所以输出端OUT的电压相同于位线BL的电压且反相输出端OUTB的电压相同于反相位线BLB的电压。
时间点t3至时间点t4为第二阶段。位线BL不连接至节点a且反相位线BLB不连接至节点b。因此，反相位线BLB上的电压再次上升。另外，由于晶体管mc5开启(on)，输出端OUT的电压被栓锁(latch)于电源电压Vcc，反相输出端OUTB被拴锁于接地电压(0V)。因此，可以确认第一选定记忆胞为第一储存状态。
同理，时间点t4至时间点t6为第一阶段。首先，重置信号RST会短暂地开启晶体管mc3、mc4，使得位线BL与反相位线BLB被预充电至接地电压(0V)。之后，选定记忆胞会输出读取电流IBL与IBLB来充电(charge)位线BL与反相位线BLB。因此，位线BL与反相位线BLB的电压由0V开始逐渐上升。
于时间点t5时，反相位线BLB上的电压大于位线BL上的电压，且反相位线BLB上的电压开启晶体管m1。因此，于时间点t5之后，反相位线BLB上的电压继续上升，位线BL上的电压逐渐下降。再者，由于位线BL连接至节点a且反相位线BLB连接至节点b，所以输出端OUT的电压相同于位线BL的电压且反相输出端OUTB的电压相同于反相位线BLB的电压。
时间点t6至时间点t7为第二阶段。位线BL不连接至节点a且反相位线BLB不连接至节点b。因此，位线BL上的电压再次上升。另外，由于晶体管mc5开启(on)，输出端OUT的电压被栓锁(latch)于接地电压(0V)，反相输出端OUTB被拴锁于电源电压Vcc。因此，可以确认第二选定记忆胞为第二储存状态。
请参照图9，其所绘示为第二实施例之随机码产生器的感测方法。相较于第一实施例的感测方法，其差异在于步骤S914。以下仅介绍步骤S914，其于步骤不再赘述。
在步骤S914中，由于偏压电压Vbias1、Vbias2提供至电流槽724、726，所以电流槽724、726产生偏压电流Ibs1、Ibs2。另外，由于选定记忆胞输出读取电流IBL、IBLB，所以读取电流IBL减去偏压电流Ibs1的结果(IBL-Ibs1)作为充电电流来充电位线BL，并且读取电流IBLB减去偏压电流Ibs2的结果(IBLB-Ibs2)作为充电电流来充电反相位线BLB。
由于步骤S914中，更提供了偏压电流Ibs1、Ibs2来抵销记忆胞阵列410的漏电流，使得感测电路720的判断更正确。
再者，利用图9的感测方法流程也可以用来判断一个选定记忆胞的质量。以下进行说明。
首先，于第一感测周期(sensing period)时，提供相同读取电压Vr至反熔丝控制线AF1、AF2，以及相同的偏压电压(Vbias1＝Vbias2)至两个电流槽724、726。之后，进行图9的感测方法流程，以判断选定记忆胞的储存状态。例如，感测电路720判断出选定记忆胞为第一储存状态。
接着，于第二感测周期时，提供读取电压Vr1至反熔丝控制线AF1，提供读取电压Vr2至反熔丝控制线AF2，以及相同的偏压电压(Vbias1＝Vbias2)至两个电流槽724、726。其中，读取电压Vr1大于Vr2。之后，进行图9的感测方法流程，以判断选定记忆胞的储存状态。假设感测电路720判断出选定记忆胞为第二储存状态时，则代表选定记忆胞的质量不佳。
假设于第二感测周期时，感测电路720判断出选定记忆胞为第一储存状态，则进入第三感测周期。于第三感测周期时，提供读取电压Vr1至反熔丝控制线AF1，提供读取电压Vr2至反熔丝控制线AF2，以及相同的偏压电压(Vbias1＝Vbias2)至两个电流槽724、726。其中，读取电压Vr1小于Vr2。之后，进行图9的感测方法流程，以判断选定记忆胞的储存状态。假设感测电路720判断出选定记忆胞为第二储存状态时，代表选定记忆胞的质量不佳。
假设于第三感测周期时，感测电路720判断出选定记忆胞为第一储存状态，则进入第四感测周期。于第四感测周期时，提供相同的读取电压Vr至反熔丝控制线AF1、AF2，以及提供相异的偏压电压至两个电流槽724、726。其中，偏压电压Vbias1大于Vbias2。之后，进行图9的感测方法流程，以判断选定记忆胞的储存状态。假设感测电路720判断出选定记忆胞为第二储存状态时，代表选定记忆胞的质量不佳。
假设于第四感测周期时，感测电路720判断出选定记忆胞为第一储存状态，则进入第五感测周期。于第五感测周期时，提供相同的读取电压Vr至反熔丝控制线AF1、AF2，以及提供相异的偏压电压至两个电流槽724、726。其中，偏压电压Vbias1小于Vbias2。之后，进行图9的感测方法流程，以判断选定记忆胞的储存状态。假设感测电路720判断出选定记忆胞为第二储存状态时，代表选定记忆胞的质量不佳。
当选定记忆胞进行五个感测周期后，感测电路720皆判断出选定记忆胞为第一储存状态，则代表选定记忆胞的质量优良。
由以上的说明可知，本发明提出一种具反熔丝型差分记忆胞的随机码产生器及相关感测方法。记忆胞阵列410中的反熔丝型差分记忆胞经过编程动作后，于读取动作时可利用本发明的感测电路720来判断反熔丝型差分记忆胞的储存状态，并决定随机码的一个位。
综上所述，虽然本发明已以实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明之精神和范围内，当可作各种之更动与润饰。因此，本发明之保护范围当视后附的权利要求所界定的范围为准。
附图标记列表
400、700：随机码产生器
410：记忆胞阵列
402、406：反熔丝单元
408：连接电路
420：感测电路
422：正回授电路
424、426：重置电路
428、728：输出电路
724、726：电流槽

Claims (10)

1.一种随机码产生器，包括：
一记忆胞阵列，包括多个反熔丝型差分记忆胞；以及
一感测电路，具有一输入端与一反相输入端，其中当该记忆胞阵列中的一第一反熔丝型差分记忆胞被选择为一选定记忆胞时，该选定记忆胞的一位线连接至该感测电路的该输入端，且该选定记忆胞的一反相位线连接至该感测电路的该反相输入端；
其中，该感测电路包括：一第一电流槽以及一第二电流槽，该第一电流槽产生一第一偏压电流，且该第二电流槽产生一第二偏压电流；
其中，该第一电流槽包括：一第一晶体管以及一第二晶体管，该第一晶体管的一漏极端连接至该感测电路的该输入端，该第一晶体管的一栅极端接收一第一偏压电压，该第二晶体管的一漏极端连接至该第一晶体管的一源极端，该第二晶体管的一栅极端接收一读取致能信号，且该第二晶体管的一源极端接收一接地电压；
其中，该第二电流槽包括：一第三晶体管以及一第四晶体管，该第三晶体管的一漏极端连接至该感测电路的该反相输入端，该第三晶体管的一栅极端接收一第二偏压电压，该第四晶体管的一漏极端连接至该第三晶体管的一源极端，该第四晶体管的一栅极端接收该读取致能信号，且该第四晶体管的一源极端接收该接地电压；
其中，于一读取动作时，该选定记忆胞输出一第一读取电流以及一第二读取电流，将该第一读取电流减去该第一偏压电流后成为一第一充电电流以充电该位线，以及将该第二读取电流减去该第二偏压电流后成为一第二充电电流以充电该反相位线；
其中，当该位线的一第一电压大于该反相位线的一第二电压时，该感测电路放电该反相位线的该第二电压，以扩大该位线与该反相位线的一电压差；当该反相位线的该第二电压大于该位线的该第一电压时，放电该位线的该第一电压，以扩大该位线与该反相位线的该电压差；以及，该感测电路根据该电压差判断该选定记忆胞的一储存状态，并决定一随机码的一个位。
2.如权利要求1所述的随机码产生器，其中该第一反熔丝型差分记忆胞包括：
一第一反熔丝单元，连接至一第一反熔丝控制线以及该位线；
一第二反熔丝单元，连接至一第二反熔丝控制线以及该反相位线；以及
一连接电路，连接于该第一反熔丝单元与该第二反熔丝单元之间。
3.如权利要求2所述的随机码产生器，其中该第一反熔丝单元包括：一第一选择晶体管，具有一第一端连接至该位线、一第二端以及一栅极端连接至一字符线；一第一反熔丝晶体管，具有一第一端连接至该第一选择晶体管的该第二端、一第二端以及一栅极端连接至该第一反熔丝控制线；
其中，该第二反熔丝单元包括：一第二选择晶体管，具有一第一端连接至该反相位线、一第二端以及一栅极端连接至该字符线；一第二反熔丝晶体管，具有一第一端连接至该第二选择晶体管的该第二端、一第二端以及一栅极端连接至该第二反熔丝控制线；
其中，该连接电路包括：一隔离晶体管，具有一第一端连接至该第一反熔丝晶体管的该第二端、一第二端连接至该第二反熔丝晶体管的该第二端以及一栅极端连接至一隔离控制线。
4.如权利要求2所述的随机码产生器，其中该第一反熔丝单元包括：一第一反熔丝晶体管，具有一第一端连接至该位线、一第二端以及一栅极端连接至该第一反熔丝控制线；
其中，该第二反熔丝单元包括：一第二反熔丝晶体管，具有一第一端连接至该反相位线、一第二端以及一栅极端连接至该第二反熔丝控制线；
其中，该连接电路包括：一隔离晶体管，具有一第一端连接至该第一反熔丝晶体管的该第二端、一第二端连接至该第二反熔丝晶体管的该第二端以及一栅极端连接至一隔离控制线。
5.如权利要求2所述的随机码产生器，其中该第一反熔丝单元包括：一第一选择晶体管，具有一第一端连接至该位线、一第二端以及一栅极端连接至一字符线；一第一开关晶体管，具有一第一端连接至该第一选择晶体管的该第二端、一第二端以及一栅极端连接至一开关控制线；一第一反熔丝晶体管，具有一第一端连接至该第一开关晶体管的该第二端、一第二端以及一栅极端连接至该第一反熔丝控制线；
其中，该第二反熔丝单元包括：一第二选择晶体管，具有一第一端连接至该反相位线、一第二端以及一栅极端连接至该字符线；一第二开关晶体管，具有一第一端连接至该第二选择晶体管的该第二端、一第二端以及一栅极端连接至该开关控制线；一第二反熔丝晶体管，具有一第一端连接至该第二开关晶体管的该第二端、一第二端以及一栅极端连接至该第二反熔丝控制线；
其中，该连接电路包括：一隔离晶体管，具有一第一端连接至该第一反熔丝晶体管的该第二端、一第二端连接至该第二反熔丝晶体管的该第二端以及一栅极端连接至一隔离控制线。
6.如权利要求1所述的随机码产生器，其中该感测电路包括：
一正回授电路，该正回授电路的一第一感测端与一第二感测端分别连接至该感测电路的该输入端以及该反相输入端；
一第一重置电路，连接至该感测电路的该输入端；
一第二重置电路，连接至该感测电路的该反相输入端；以及
一输出电路，该输出电路的两个输入端连接至该正回授电路，且该输出电路的一输出端与一反相输出端产生互补的输出信号。
7.如权利要求6所述的随机码产生器，其中该正回授电路包括：
一第五晶体管，具有一漏极端连接至该第一感测端，一栅极端接收一控制信号，一源极端连接至一第一节点；
一第六晶体管，具有一漏极端连接至该第二感测端，一栅极端接收该控制信号，一源极端连接至一第二节点；
一第七晶体管，具有一漏极端连接至该第一节点，一栅极端连接至该第二节点，一源极端接收该接地电压；以及
一第八晶体管，具有一漏极端连接至该第二节点，一栅极端连接至该第一节点，一源极端接收该接地电压。
8.如权利要求7所述的随机码产生器，其中该第一重置电路包括：
一第九晶体管，具有一漏极端连接至该第一感测端，一栅极端接收一重置信号，一源极端接收该接地电压。
9.如权利要求8所述的随机码产生器，其中该第二重置电路包括：
一第十晶体管，具有一漏极端连接至该第二感测端，一栅极端接收该重置信号，一源极端接收该接地电压。
10.如权利要求9所述的随机码产生器，其中该输出电路为一差分放大器。
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