JP6603963B2 - アンチヒューズ差動セルを有するランダムコード生成器および関連する検出方法 - Google Patents

アンチヒューズ差動セルを有するランダムコード生成器および関連する検出方法 Download PDF

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Description

本発明は、ランダムコード生成器および関連する検出方法に関し、より具体的には、アンチヒューズ差動セルを有するランダムコード生成器および関連する検出方法に関する。
よく知られているように、アンチヒューズセルは、ワンタイムプログラマブルセル（ＯＴＰセルとも称され）の一種である。アンチヒューズセルはアンチヒューズトランジスタを備える。アンチヒューズトランジスタのゲート端子とソース／ドレイン端子との間の電圧差が耐電圧よりも高くない場合、アンチヒューズトランジスタは高抵抗状態にある。一方、アンチヒューズトランジスタのゲート端子とソース／ドレイン端子との間の電圧差が耐電圧よりも高い場合、アンチヒューズトランジスタのゲート酸化物層が破断され、アンチヒューズトランジスタは低抵抗状態にある。
さらに、米国特許第９，６１３，７１４号明細書は、ランダムコードを生成できるＯＴＰセルを開示している。図１Ａは、ランダムコードを生成するための従来のアンチヒューズ差動セルを示す概略等価回路図である。図１Ｂは、図１Ａの従来のアンチヒューズ差動セルをプログラミングおよび読み出しのためのバイアス電圧を示すバイアス電圧表である。
図１Ａに示されるように、アンチヒューズ差動セルｃ１は、第１選択トランジスタＳ１と、第１アンチヒューズトランジスタＡ１と、絶縁トランジスタＯと、第２アンチヒューズトランジスタＡ２と、第２選択トランジスタＳ２とを備える。これらは、ビット線ＢＬと反転ビット線ＢＬＢとの間に直列接続される。第１選択トランジスタのゲート端子Ｓ１は、ワード線ＷＬと接続される。第１アンチヒューズトランジスタＡ１のゲート端子は、第１アンチヒューズ制御線ＡＦ１と接続される。絶縁トランジスタＯのゲート端子は、絶縁制御線ＩＧと接続される。第２アンチヒューズトランジスタＡ２のゲート端子は、第２アンチヒューズ制御線ＡＦ２と接続される。第２選択トランジスタＳ２のゲート端子は、ワード線ＷＬと接続される。
図１Ｂを参照されたい。プログラムサイクル中、接地電圧（０Ｖ）がビット線ＢＬおよび反転ビット線ＢＬＢに供給され、選択電圧Ｖｄｄがワード線ＷＬに供給され、プログラム電圧Ｖｐｐが第１アンチヒューズ制御線ＡＦ１および第２アンチヒューズ制御線ＡＦ２に供給され、オン電圧Ｖｏｎが絶縁制御線ＩＧに供給される。
プログラムサイクル中、第１選択トランジスタＳ１、第２選択トランジスタＳ２および絶縁トランジスタＯの全てがオンにされ、第１アンチヒューズトランジスタＡ１および第２アンチヒューズトランジスタＡ２の一方の状態が変更される。例えば、第１アンチヒューズトランジスタＡ１は低抵抗状態へと変更されるが、第２アンチヒューズトランジスタＡ２は高抵抗状態に維持される。代替的に、第２アンチヒューズトランジスタＡ２は低抵抗状態へと変更されるが、第１アンチヒューズトランジスタＡ１は高抵抗状態に維持される。
読み出しサイクル中、接地電圧（０Ｖ）がビット線ＢＬおよび反転ビット線ＢＬＢに供給され、選択電圧Ｖｄｄがワード線ＷＬに供給され、読み出し電圧Ｖｒが第１アンチヒューズ制御線ＡＦ１および第２アンチヒューズ制御線ＡＦ２に供給され、オフ電圧Ｖｏｆｆが絶縁制御線ＩＧに供給される。
読み出しサイクル中、第１選択トランジスタＳ１および第２選択トランジスタＳ２はオンにされ、絶縁トランジスタＯはオフにされる。第１アンチヒューズトランジスタＡ１および第２アンチヒューズトランジスタＡ２は、ビット線ＢＬおよび反転ビット線ＢＬＢに対して読み出し電流を生成する。一般的に、アンチヒューズトランジスタにより低抵抗状態で生成された読み出し電流の方が高く、アンチヒューズトランジスタにより高抵抗状態で生成された読み出し電流の方が低い。例えば、アンチヒューズトランジスタにより低抵抗状態で生成された読み出し電流は１０μＡであり、アンチヒューズトランジスタにより高抵抗状態で生成された読み出し電流は０．１μＡである。
読み出しサイクル中、処理回路（不図示）が、第１アンチヒューズトランジスタＡ１および第２アンチヒューズトランジスタＡ２からの読み出し電流の大きさに従って、アンチヒューズ差動セルｃ１の記憶状態を決定する。第１アンチヒューズトランジスタＡ１により生成された読み出し電流の方が高く、第２アンチヒューズトランジスタＡ２により生成された読み出し電流の方が低い場合、アンチヒューズ差動セルｃ１は、第１記憶状態であると確認される。第１アンチヒューズトランジスタＡ１により生成された読み出し電流の方が低く、第２アンチヒューズトランジスタＡ２により生成された読み出し電流の方が高い場合、アンチヒューズ差動セルｃ１は、第２記憶状態であると確認される。アンチヒューズトランジスタＡ１およびＡ２の製造上のばらつきに起因して、読み出し動作が実行されている間アンチヒューズトランジスタＡ１およびＡ２のどちらが変更された状態であるかを認識することは不可能である。アンチヒューズ差動セルｃ１がプログラムされた後、アンチヒューズ差動セルｃ１の記憶状態は、ランダムコードのビットとして用いられる。例えば、８つのプログラムされたアンチヒューズ差動セルの８つの記憶状態は、１バイトのランダムコードを示す。
図２Ａは、ランダムコードを生成するための別の従来のアンチヒューズ差動セルを示す概略等価回路図である。図２Ｂは、図２Ａの従来のアンチヒューズ差動セルのプログラミングおよび読み出しのためのバイアス電圧を示すバイアス電圧表である。
図２Ａに示されるように、アンチヒューズ差動セルｃ２は、第１アンチヒューズトランジスタＡ１と、絶縁トランジスタＯと、第２アンチヒューズトランジスタＡ２とを備える。これらは、ビット線ＢＬと反転ビット線ＢＬＢとの間に直列接続される。第１アンチヒューズトランジスタＡ１のゲート端子は、第１アンチヒューズ制御線ＡＦ１と接続される。絶縁トランジスタＯのゲート端子は、絶縁制御線ＩＧと接続される。第２アンチヒューズトランジスタＡ２のゲート端子は、第２アンチヒューズ制御線ＡＦ２と接続される。
第１アンチヒューズトランジスタＡ１のゲート酸化物層は、第１部分および第２部分を備える。第１アンチヒューズトランジスタＡ１において、ゲート酸化物層の第１部分は、絶縁トランジスタＯにより近く、ゲート酸化物層の第２部分は、ビット線ＢＬにより近い。ゲート酸化物層の第１部分は、ゲート酸化物層の第２部分よりも薄い。同様に、第２アンチヒューズトランジスタＡ２は、第１部分および第２部分を備える。第２アンチヒューズトランジスタＡ２において、ゲート酸化物層の第１部分は、絶縁トランジスタＯにより近く、ゲート酸化物層の第２部分は、反転ビット線ＢＬＢにより近い。ゲート酸化物層の第１部分は、ゲート酸化物層の第２部分よりも薄い。
図２Ｂを参照されたい。プログラムサイクル中、接地電圧（０Ｖ）がビット線ＢＬおよび反転ビット線ＢＬＢに供給され、プログラム電圧Ｖｐｐが第１アンチヒューズ制御線ＡＦ１および第２アンチヒューズ制御線ＡＦ２に供給され、オン電圧Ｖｏｎが絶縁線ＩＧに供給される。
プログラムサイクル中、第１アンチヒューズトランジスタＡ１および第２アンチヒューズトランジスタＡ２の一方の記憶状態が変更される。例えば、第１アンチヒューズトランジスタＡ１のゲート酸化物層の第１部分が破断され、第１アンチヒューズトランジスタＡ１が低抵抗状態へと変更される場合、第２アンチヒューズトランジスタＡ２は、高抵抗状態に維持される。代替的に、第２アンチヒューズトランジスタＡ２のゲート酸化物層の第１部分が破断され、第２アンチヒューズトランジスタＡ２が低抵抗状態へと変更される場合、第１アンチヒューズトランジスタＡ１は、高抵抗状態に維持される。
読み出しサイクル中、接地電圧（０Ｖ）がビット線ＢＬおよび反転ビット線ＢＬＢに供給され、読み出し電圧Ｖｒが第１アンチヒューズ制御線ＡＦ１および第２アンチヒューズ制御線ＡＦ２に供給され、オフ電圧Ｖｏｆｆが絶縁制御線ＩＧに供給される。結果的に、第１アンチヒューズトランジスタＡ１および第２アンチヒューズトランジスタＡ２は、ビット線ＢＬおよび反転ビット線ＢＬＢに対して読み出し電流を生成する。続いて、処理回路（不図示）が、第１アンチヒューズトランジスタＡ１および第２アンチヒューズトランジスタＡ２からの読み出し電流の大きさに従って、アンチヒューズ差動セルｃ２の記憶状態を決定する。
アンチヒューズトランジスタＡ１およびＡ２の製造上のばらつきに起因して、読み出し動作が実行されている間アンチヒューズトランジスタＡ１およびＡ２のどちらが変更された状態であるかを認識することは不可能である。アンチヒューズ差動セルｃ２がプログラムされた後、アンチヒューズ差動セルｃ２の記憶状態は、ランダムコードのビットとして用いられる。
図３Ａは、ランダムコードを生成するための別の従来のアンチヒューズ差動セルを示す概略等価回路図である。図３Ｂは、図３Ａの従来のアンチヒューズ差動セルのプログラミングおよび読み出しのためのバイアス電圧を示すバイアス電圧表である。
図３Ａに示されるように、アンチヒューズ差動セルｃ３は、第１選択トランジスタＳ１と、第１スイッチトランジスタＷ１と、第１アンチヒューズトランジスタＡ１と、絶縁トランジスタＯと、第２アンチヒューズトランジスタＡ２と、第２スイッチトランジスタＷ２と、第２選択トランジスタＳ２とを備える。これらは、ビット線ＢＬと反転ビット線ＢＬＢとの間に直列接続される。
第１選択トランジスタＳ１のゲート端子は、ワード線ＷＬと接続される。第１スイッチトランジスタＷ１のゲート端子は、スイッチ制御線ＳＷと接続される。第１アンチヒューズトランジスタＡ１のゲート端子は、第１アンチヒューズ制御線ＡＦ１と接続される。絶縁トランジスタＯのゲート端子は、絶縁制御線ＩＧと接続される。第２アンチヒューズトランジスタＡ２のゲート端子は、第２アンチヒューズ制御線ＡＦ２と接続される。第２スイッチトランジスタＷ２のゲート端子は、スイッチ制御線ＳＷと接続される。第２選択トランジスタＳ２のゲート端子は、ワード線ＷＬと接続される。
図３Ｂを参照されたい。プログラムサイクル中、接地電圧（０Ｖ）がビット線ＢＬおよび反転ビット線ＢＬＢに供給され、選択電圧Ｖｄｄがワード線ＷＬに供給され、スイッチ電圧Ｖｓｗがスイッチ制御線ＳＷに供給され、プログラム電圧Ｖｐｐが第１アンチヒューズ制御線ＡＦ１および第２アンチヒューズ制御線ＡＦ２に供給され、オン電圧Ｖｏｎが絶縁制御線ＩＧに供給される。
プログラムサイクル中、第１選択トランジスタＳ１、第２選択トランジスタＳ２、第１スイッチトランジスタＷ１、第２スイッチトランジスタＷ２および絶縁トランジスタＯの全てがオンにされ、第１アンチヒューズトランジスタＡ１および第２アンチヒューズトランジスタＡ２の一方の状態が変更される。例えば、第１アンチヒューズトランジスタＡ１は低抵抗状態へと変更されるが、第２アンチヒューズトランジスタＡ２は高抵抗状態に維持される。代替的に、第２アンチヒューズトランジスタＡ２は低抵抗状態へと変更されるが、第１アンチヒューズトランジスタＡ１は高抵抗状態に維持される。
読み出しサイクル中、接地電圧（０Ｖ）はビット線ＢＬおよび反転ビット線ＢＬＢに供給され、選択電圧Ｖｄｄはワード線ＷＬに供給され、スイッチ電圧Ｖｓｗはスイッチ制御線ＳＷに供給され、読み出し電圧Ｖｒが第１アンチヒューズ制御線ＡＦ１および第２アンチヒューズ制御線ＡＦ２に供給され、オフ電圧Ｖｏｆｆが絶縁制御線ＩＧに供給される。
読み出しサイクル中、第１選択トランジスタＳ１、第２選択トランジスタＳ２、第１スイッチトランジスタＷ１および第２スイッチトランジスタＷ２はオンにされ、絶縁トランジスタＯはオフにされる。第１アンチヒューズトランジスタＡ１および第２アンチヒューズトランジスタＡ２は、ビット線ＢＬおよび反転ビット線ＢＬＢに対して読み出し電流を生成する。続いて、処理回路（不図示）が、第１アンチヒューズトランジスタＡ１および第２アンチヒューズトランジスタＡ２からの読み出し電流の大きさに従って、アンチヒューズ差動セルｃ３の記憶状態を決定する。
アンチヒューズトランジスタＡ１およびＡ２の製造上のばらつきに起因して、読み出し動作が実行されている間アンチヒューズトランジスタＡ１およびＡ２のどちらが変更された状態であるかを認識することは不可能である。アンチヒューズ差動セルｃ３がプログラムされた後、アンチヒューズ差動セルｃ３の記憶状態は、ランダムコードのビットとして用いられる。
当該アンチヒューズ差動セルのプログラムサイクル中、１つのアンチヒューズトランジスタのみのゲート酸化物層が破断され、状態が変更されるのが理想的である。一方、他のアンチヒューズトランジスタのゲート酸化物層は破断されず、状態は変更されない。
しかしながら、いくつかの状況において、それら２つのアンチヒューズトランジスタのゲート酸化物層は、当該アンチヒューズ差動セルのプログラムサイクル中破断される。これに対応して、読み出しサイクル中、当該アンチヒューズ差動セルのそれら２つのアンチヒューズトランジスタにより生成された読み出し電流は非常に大きい。この状況において、処理回路は、当該アンチヒューズ差動セルの記憶状態を正確に判定し得ない。
本発明の一実施形態は、ランダムコード生成器を提供する。ランダムコード生成器は、メモリセルアレイおよび検出回路を含む。メモリセルアレイは、複数のアンチヒューズ差動セルを含む。検出回路は、入力端子および反転入力端子を有する。メモリセルアレイの第１アンチヒューズ差動セルが選択セルである場合、当該選択セルのあるビット線が検出回路の入力端子と接続され、当該選択セルのある反転ビット線が検出回路の反転入力端子と接続される。検出回路は、第１トランジスタ、第２トランジスタ、第３トランジスタおよび第４トランジスタを有する正帰還回路を含む。第１トランジスタのドレイン端子は入力端子と接続され、第１トランジスタのゲート端子は制御信号を受信し、第１トランジスタのソース端子は第１ノードと接続され、第２トランジスタのドレイン端子は反転入力端子と接続され、第２トランジスタのゲート端子は制御信号を受信し、第２トランジスタのソース端子は第２ノードと接続され、第３トランジスタのドレイン端子は第１ノードと接続され、第３トランジスタのゲート端子は第２ノードと接続され、第３トランジスタのソース端子は接地端子と接続され、第４トランジスタのドレイン端子は第２ノードと接続され、第４トランジスタのゲート端子は第１ノードと接続され、第４トランジスタのソース端子は接地端子と接続される。検出回路はさらに、入力端子と接続された第１リセット回路、反転入力端子と接続された第２リセット回路、ならびに第１ノードおよび第２ノードにそれぞれ接続された２つの入力端子を有する出力回路を含む。読み出しサイクル中、当該選択セルは、第１充電電流を生成して当該ビット線を充電し、第２充電電流を生成して当該反転ビット線を充電する。当該ビット線の第１電圧が当該反転ビット線の第２電圧よりも高い場合、検出回路は、当該反転ビット線の第２電圧を放電して当該ビット線と当該反転ビット線との間の電圧差を増大させる。当該反転ビット線の第２電圧が当該ビット線の第１電圧よりも高い場合、検出回路は、当該ビット線の第１電圧を放電して当該ビット線と当該反転ビット線との間の電圧差を増大させる。検出回路は、当該電圧差に従って、当該選択セルの記憶状態を判定し、当該選択セルの記憶状態に従って、ランダムコードのビットを決定する。
本発明の別の実施形態は、ランダムコード生成器のための検出方法を提供する。ランダムコード生成器は、メモリセルアレイおよび検出回路を含む。メモリセルアレイは、複数のアンチヒューズ差動セルを含む。検出回路は、正帰還回路、第１リセット回路、第２リセット回路および出力回路を含む。正帰還回路は、第１トランジスタ、第２トランジスタ、第３トランジスタおよび第４トランジスタを含む。メモリセルアレイの第１アンチヒューズ差動セルは、第１アンチヒューズ制御線、第２アンチヒューズ制御線、ビット線および反転ビット線に接続される。第１トランジスタのドレイン端子は検出回路の入力端子と接続され、第１トランジスタのゲート端子は制御信号を受信し、第１トランジスタのソース端子は第１ノードと接続され、第２トランジスタのドレイン端子は検出回路の反転入力端子と接続され、第２トランジスタのゲート端子は制御信号を受信し、第２トランジスタのソース端子は第２ノードと接続され、第３トランジスタのドレイン端子は第１ノードと接続され、第３トランジスタのゲート端子は第２ノードと接続され、第３トランジスタのソース端子は接地端子と接続され、第４トランジスタのドレイン端子は第２ノードと接続され、第４トランジスタのゲート端子は第１ノードと接続され、第４トランジスタのソース端子は接地端子と接続される。第１リセット回路は入力端子と接続され、第２リセット回路は反転入力端子と接続され、ならびに出力回路は、第１ノードおよび第２ノードにそれぞれ接続された２つの入力端子を含む。検出方法は、以下の段階を含む。まず、メモリセルアレイの第１アンチヒューズ差動セルが、選択セルとして選択される。次に、第１読み出し電圧が選択セルの第１アンチヒューズ制御線に供給され、第２読み出し電圧が選択セルの第２アンチヒューズ制御線に供給され、選択セルのあるビット線が検出回路の入力端子に接続され、選択セルのある反転ビット線が検出回路の反転入力端子に接続される。次に、選択セルの当該ビット線および当該反転ビット線は、接地電圧へと予め充電される。次に、第１充電電流が生成されて当該ビット線を充電し、第２充電電流が生成されて当該反転ビット線を充電する。当該ビット線の第１電圧が当該反転ビット線の第２電圧よりも高い場合、当該反転ビット線の第２電圧は放電され、これにより、当該ビット線と当該反転ビット線との間の電圧差が増大する。当該反転ビット線の第２電圧が当該ビット線の第１電圧よりも高い場合、当該ビット線の第１電圧は放電され、これにより、当該ビット線と当該反転ビット線との間の電圧差が増大する。次に、選択セルの記憶状態が当該電圧差に従って判定され、ランダムコードのビットが選択セルの記憶状態に従って決定される。
添付図面と共に理解される場合、本発明の実施形態の以下の詳細な説明を読むと、本発明の多くの目的、特徴および利点が容易に明らかになるであろう。しかしながら、本明細書において使用される図面は、説明を目的としたものであり、限定とみなされるべきではない。
本発明の上記の目的および利点は、以下の詳細な説明および添付図面を検討した後、当業者にはより容易に明らかになるであろう。
（従来技術）ランダムコードを生成するための従来のアンチヒューズ差動セルを示す概略等価回路図である。
（従来技術）図１Ａの従来のアンチヒューズ差動セルのプログラミングおよび読み出しのためのバイアス電圧を示すバイアス電圧表である。
（従来技術）ランダムコードを生成するための別の従来のアンチヒューズ差動セルを示す概略等価回路図である。
（従来技術）図２Ａの従来のアンチヒューズ差動セルのプログラミングおよび読み出しのためのバイアス電圧を示すバイアス電圧表である。
（従来技術）ランダムコードを生成するための別の従来のアンチヒューズ差動セルを示す概略等価回路図である。
（従来技術）図３Ａの従来のアンチヒューズ差動セルのプログラミングおよび読み出しのためのバイアス電圧を示すバイアス電圧表である。
本発明の第１実施形態に従ったランダムコード生成器のアーキテクチャを示す概略回路ブロック図である。
本発明の第１実施形態に従ったランダムコード生成器の検出回路を示す概略回路図である。
本発明の第１実施形態に従ったランダムコード生成器のための検出方法を示すフローチャートである。
本発明の第２実施形態に従ったランダムコード生成器のアーキテクチャを示す概略回路ブロック図である。
本発明の第２実施形態に従ったランダムコード生成器の検出回路を示す概略回路図である。
図８Ａの検出回路により処理される関連する信号を示す概略タイミング波形図である。
本発明の第２実施形態に従ったランダムコード生成器のための検出方法を示すフローチャートである。
本発明は、アンチヒューズ差動セルを有するランダムコード生成器および関連する検出方法を提供する。アンチヒューズ差動セルの２つのアンチヒューズトランジスタにより生成された読み出し電流が読み出しサイクル中非常に大きい場合でも、本発明の検出回路はなお、アンチヒューズ差動セルの記憶状態を正確に判定し得る。
図４は、本発明の第１実施形態に従ったランダムコード生成器のアーキテクチャを示す概略回路ブロック図である。図４に示されるように、ランダムコード生成器４００は、メモリセルアレイ４１０および検出回路４２０を備える。
メモリセルアレイ４１０は、同じ構造を有する複数のアンチヒューズ差動セルｃｅｌｌ１〜ｃｅｌｌ４を備える。メモリセルアレイ４１０の選択セルに対応するビット線ＢＬおよび反転ビット線ＢＬＢがそれぞれ、検出回路４２０の入力端子ＩＮおよび反転入力端子ＩＮＢと接続される。例えば、アンチヒューズ差動セルｃｅｌｌ１が読み出しサイクル中選択セルである場合、アンチヒューズ差動セルｃｅｌｌ１に対応するビット線ＢＬおよび反転ビット線ＢＬＢはそれぞれ、検出回路４２０の入力端子ＩＮおよび反転入力端子ＩＮＢと接続される。その間、検出回路４２０は、当該ビット線ＢＬおよび当該反転ビット線ＢＬＢからの読み出し電流に従って、選択セル（例えば、アンチヒューズ差動セルｃｅｌｌ１）の記憶状態を決定する。
同様に、アンチヒューズ差動セルｃｅｌｌ２〜ｃｅｌｌ４のうちの１つが選択セルである場合、当該選択セルに対応するビット線ＢＬおよび反転ビット線ＢＬＢがそれぞれ、検出回路４２０の入力端子ＩＮおよび反転入力端子ＩＮＢと接続される。
アンチヒューズ差動セルの構造は、以下のように説明される。例えば、アンチヒューズ差動セルｃｅｌｌ１は、第１アンチヒューズ素子４０２と、接続回路４０８と、第２アンチヒューズ素子４０６とを備える。第１アンチヒューズ素子４０２および第２アンチヒューズ素子４０６の各々は、アンチヒューズトランジスタを備える。
図１Ａ、２Ａおよび３Ａに示されるアンチヒューズ差動セルは、メモリセルアレイ４１０のアンチヒューズ差動セルｃｅｌｌ１〜ｃｅｌｌ４として用いられ得る。プログラムサイクル中、プログラム電圧Ｖｐｐが、第１アンチヒューズ制御線ＡＦ１および第２アンチヒューズ制御線ＡＦ２に供給される。読み出しサイクル中、読み出し電圧Ｖｒが、第１アンチヒューズ制御線ＡＦ１および第２アンチヒューズ制御線ＡＦ２に供給される。
図１Ａに示されるアンチヒューズ差動セルが使用される場合、接続回路４０８は絶縁トランジスタＯを備え、第１アンチヒューズ素子４０２は第１選択トランジスタＳ１および第１アンチヒューズトランジスタＡ１を備え、第２アンチヒューズ素子４０６は第２アンチヒューズトランジスタＡ２および第２選択トランジスタＳ２を備える。図２Ａに示されるアンチヒューズ差動セルが使用される場合、接続回路４０８は絶縁トランジスタＯを備え、第１アンチヒューズ素子４０２は第１アンチヒューズトランジスタＡ１を備え、第２アンチヒューズ素子４０６は第２アンチヒューズトランジスタＡ２を備える。図３Ａに示されるアンチヒューズ差動セルが使用される場合、接続回路４０８は絶縁トランジスタＯを備え、第１アンチヒューズ素子４０２は第１選択トランジスタＳ１と、第１スイッチトランジスタＷ１と、第１アンチヒューズトランジスタＡ１とを備え、第２アンチヒューズ素子４０６は第２選択トランジスタＳ２と、第２スイッチトランジスタＷ２と、第２アンチヒューズトランジスタＡ２とを備える。
図１Ａ、２Ａおよび３Ａに示されるアンチヒューズ差動セルに加え、他の構造を有するアンチヒューズ差動セルが、本発明において適切に用いられる。例えば、別の実施形態において、接続回路４０８は、図１Ａ、２Ａおよび３Ａに示される絶縁トランジスタＯに代えて、導線を備える。つまり、接続回路４０８は導線であり、当該導線は、第１アンチヒューズ素子４０２と第２アンチヒューズ素子４０６との間に接続される。
本実施形態において、検出回路４２０は、正帰還回路４２２と、出力回路４２８と、第１リセット回路４２４と、第２リセット回路４２６とを備える。正帰還回路４２２の２つの検出端子ｓ１およびｓ２はそれぞれ、検出回路４２０の入力端子ＩＮおよび反転入力端子ＩＮＢと接続される。第１リセット回路４２４は、検出回路４２０の入力端子ＩＮと接続される。第２リセット回路４２６は、検出回路４２０の反転入力端子ＩＮＢと接続される。出力回路４２８の２つの入力端子はそれぞれ、正帰還回路４２２の２つの出力端子と接続される。出力回路４２８の出力端子ＯＵＴおよび反転出力端子ＯＵＴＢは、互いに相補的である２つの出力信号を生成する。
図５は、本発明の第１実施形態に従ったランダムコード生成器の検出回路を示す概略回路図である。
正帰還回路４２２は、４つのトランジスタｍｃ１、ｍｃ２、ｍ１およびｍ２を備える。トランジスタｍｃ１のドレイン端子は、正帰還回路４２２の検出端子ｓ１である。トランジスタｍｃ１のソース端子は、ノード「ａ」と接続される。トランジスタｍｃ１のゲート端子は、制御信号ｃｔｒｌを受信する。トランジスタｍｃ２のドレイン端子は、正帰還回路４２２の検出端子Ｓ２である。トランジスタｍｃ２のソース端子は、ノード「ｂ」と接続される。トランジスタｍｃ２のゲート端子は、制御信号ｃｔｒｌを受信する。トランジスタｍ１のドレイン端子は、ノード「ａ」と接続される。トランジスタｍ１のゲート端子は、ノード「ｂ」と接続される。トランジスタｍ１のソース端子は、接地端子ＧＮＤと接続される。トランジスタｍ２のドレイン端子は、ノード「ｂ」と接続される。トランジスタｍ２のゲート端子は、ノード「ａ」と接続される。トランジスタｍ２のソース端子は、接地端子ＧＮＤと接続される。
第１リセット回路４２４は、トランジスタｍｃ３を備える。トランジスタｍｃ３のドレイン端子は、検出回路４２０の入力端子ＩＮと接続される。トランジスタｍｃ３のソース端子は、接地端子ＧＮＤと接続される。トランジスタｍｃ３のゲート端子は、リセット信号ＲＳＴを受信する。
第２リセット回路４２６は、トランジスタｍｃ４を備える。トランジスタｍｃ４のドレイン端子は、検出回路４２０の反転入力端子ＩＮＢと接続される。トランジスタｍｃ４のソース端子は、接地端子ＧＮＤと接続される。トランジスタｍｃ４のゲート端子は、リセット信号ＲＳＴを受信する。
一実施形態において、出力回路４２８は、差動増幅器である。差動増幅器の正側入力端子は、ノード「ａ」と接続される。差動増幅器の負側入力端子は、ノード「ｂ」と接続される。差動増幅器の出力端子ＯＵＴおよび反転出力端子ＯＵＴＢは、２つの相補出力信号を生成する。差動増幅器は電子回路に広く適用されてきたので、差動増幅器の原理は、本明細書において重複して説明されない。
読み出しサイクルの始め（すなわち、読み出しサイクルの第１段階）に、トランジスタｍｃ３およびｍｃ４は、リセット信号ＲＳＴに従って、一時的にオンにされる。結果的に、ビット線ＢＬおよび反転ビット線ＢＬＢは、接地電圧（すなわち、０Ｖ）へと予め充電される。次に、選択セルは、読み出し電流ＩＢＬおよびＩＢＬＢを生成して、ビット線ＢＬおよび反転ビット線ＢＬＢを充電する。結果的に、ビット線ＢＬおよび反転ビット線ＢＬＢの電圧は、０Ｖから徐々に増やされる。言い換えれば、読み出し電流ＩＢＬおよびＩＢＬＢは充電電流である。
一般的に、ビット線ＢＬおよび反転ビット線ＢＬＢの電圧上昇速度は、読み出し電流ＩＢＬおよびＩＢＬＢに関連する。例えば、読み出し電流ＩＢＬが読み出し電流ＩＢＬＢよりも大きい場合、ビット線ＢＬの電圧上昇速度は、反転ビット線ＢＬＢの電圧上昇速度よりも速い。一方、読み出し電流ＩＢＬＢが読み出し電流ＩＢＬよりも大きい場合、反転ビット線ＢＬＢの電圧上昇速度は、ビット線ＢＬの電圧上昇速度よりも速い。
さらに、読み出しサイクルの第１段階中、トランジスタｍｃ１およびｍｃ２は、制御信号ｃｔｒｌに従ってオンにされる。結果的に、ノード「ａ」はビット線ＢＬと接続され、ノード「ｂ」は反転ビット線ＢＬＢ「ｂ」と接続される。ビット線ＢＬおよび反転ビット線ＢＬＢの電圧上昇速度は異なるので、トランジスタｍ１およびｍ２の一方はオンにされ、トランジスタｍ１およびｍ２の他方はオフにされる。
例えば、ビット線ＢＬの電圧上昇速度が反転ビット線ＢＬＢの電圧上昇速度よりも高い場合、トランジスタｍ２がオンにされる。結果的に、反転ビット線ＢＬＢの電圧は、放電され、徐々に減らされる。トランジスタｍ１がオフにされるので、ビット線ＢＬの電圧は、継続的に増やされる。一方、反転ビット線ＢＬＢの電圧上昇速度がビット線ＢＬの電圧上昇速度よりも速い場合、トランジスタｍ１がオンにされる。結果的に、ビット線ＢＬの電圧は、放電され、徐々に減らされる。トランジスタｍ２がオフにされるので、反転ビット線ＢＬＢの電圧は、継続的に増やされる。
言い換えれば、ビット線ＢＬと反転ビット線ＢＬＢとの間の電圧差は、読み出しサイクルの第１段階中、正帰還回路４２２により増大させられる。さらに、ビット線ＢＬがノード「ａ」と接続され、反転ビット線ＢＬＢがノード「ｂ」と接続されるので、ノード「ａ」とノード「ｂ」との間の電圧差も増大させられる。
読み出しサイクルの第２段階中、トランジスタｍｃ１およびｍｃ２は、制御信号ｃｔｒｌに従ってオフにされる。ノード「ａ」とノード「ｂ」との間の電圧差に従って、ノード「ａ」とノード「ｂ」との間に接続された出力回路４２８は、出力端子ＯＵＴおよび反転出力端子ＯＵＴＢからの出力信号および反転出力信号を生成する。出力信号および反転出力信号に従って、検出回路４２０は、選択セルの記憶状態を判定する。結果的に、ランダムコードのビットが決定される。
図６は、本発明の第１実施形態に従ったランダムコード生成器のための検出方法を示すフローチャートである。
まず、選択セルがメモリセルアレイ４１０から選択される（段階Ｓ６０８）。
次に、読み出し電圧Ｖｒが当該選択セルのアンチヒューズ制御線ＡＦ１およびＡＦ２に供給され、当該選択セルのビット線ＢＬおよび反転ビット線ＢＬＢはそれぞれ、検出回路４２０の入力端子ＩＮおよび反転入力端子ＩＮＢと接続される（段階Ｓ６１０）。
次に、当該選択セルのビット線ＢＬおよび反転ビット線ＢＬＢは、第１リセット回路４２４および第２リセット回路４２６により接地電圧へと予め充電される（段階Ｓ６１２）。
次に、当該選択セルは、２つの読み出し電流ＩＢＬおよびＩＢＬＢを生成して、ビット線ＢＬおよび反転ビット線ＢＬＢを充電する（段階Ｓ６１４）。言い換えれば、読み出し電流ＩＢＬおよびＩＢＬＢは、ビット線ＢＬおよび反転ビット線ＢＬＢを充電するための充電電流である。
正帰還回路４２２は、ビット線と反転ビット線との間の電圧差を増大させる（段階Ｓ６１６）。ビット線ＢＬの電圧が反転ビット線ＢＬＢの電圧よりも高い場合、反転ビット線ＢＬＢの電圧は放電され、ビット線ＢＬと反転ビット線ＢＬＢとの間の電圧差が増大させられる。一方、反転ビット線ＢＬＢの電圧がビット線ＢＬの電圧よりも高い場合、ビット線ＢＬの電圧が放電され、ビット線ＢＬと反転ビット線ＢＬＢとの間の電圧差が増大させられる。
次に、出力回路４２８は、ビット線ＢＬと反転ビット線ＢＬＢとの間の電圧差に従って出力信号および反転出力信号を生成し、当該選択セルの記憶状態に従ってランダムコードのビットを決定する（段階Ｓ６１８）。
上記の説明から、本発明は、アンチヒューズ差動セルを有するランダムコード生成器および関連する検出方法を提供する。メモリセルアレイ４１０のアンチヒューズ差動セルがプログラムされた後、検出回路４２０は、読み出しサイクル中のアンチヒューズ差動セルの記憶状態を判定し、ランダムコードのビットを決定する。次に、検出回路４２０の正帰還回路４２２は、ビット線ＢＬと反転ビット線ＢＬＢとの間の電圧差を増大させる。この状況において、ビット線ＢＬおよび反転ビット線ＢＬＢの両方により生成された読み出し電流が非常に大きい場合でも、検出回路４２０はなお、アンチヒューズ差動セルの記憶状態を正確に判定できる。
読み出しサイクル中、メモリセルアレイ４１０は、ビット線ＢＬおよび反転ビット線ＢＬＢに対して当該読み出し電流を生成する。加えて、メモリセルアレイ４１０は、ビット線ＢＬおよび反転ビット線ＢＬＢに対してリーク電流も生成する。リーク電流を相殺するために、ランダムコード生成器は、さらに改良される必要がある。本発明の第２実施形態において、ランダムコード生成器の検出回路は、メモリセルアレイからのリーク電流を相殺するための２つの電流シンクをさらに備える。
図７は、本発明の第２実施形態に従ったランダムコード生成器のアーキテクチャを示す概略回路ブロック図である。図７に示されるように、ランダムコード生成器７００は、メモリセルアレイ４１０および検出回路７２０を備える。メモリセルアレイ４１０の構造は、第１実施形態のものと同様であり、本明細書において重複して説明されない。
本実施形態において、検出回路７２０は、正帰還回路４２２と、出力回路７２８と、第１リセット回路４２４と、第２リセット回路４２６と、第１電流シンク７２４と、第２電流シンク７２６とを備える。第１リセット回路４２４および第２リセット回路４２６の構造は、第１実施形態のものと同様であり、本明細書において重複して説明されない。
第１電流シンク７２４は、検出回路７２０の入力端子ＩＮと接続される。第２電流シンク７２６は、検出回路７２０の反転入力端子ＩＮＢと接続される。出力回路７２８の２つの入力端子はそれぞれ、正帰還回路４２２の２つの出力端子と接続される。さらに、出力回路７２８の出力端子ＯＵＴおよび反転出力端子ＯＵＴＢは、２つの相補出力信号を生成する。
図８Ａは、本発明の第２実施形態に従ったランダムコード生成器の検出回路を示す概略回路図である。正帰還回路４２２、第１リセット回路４２４および第２リセット回路４２６の回路構造は、図５のものと同様であり、本明細書において重複して説明されない。
第１電流シンク７２４は、トランジスタｍ５およびｍｃ６を備える。トランジスタｍ５のドレイン端子は、検出回路７２０の入力端子ＩＮと接続される。トランジスタｍ５のゲート端子は、第１バイアス電圧Ｖｂｉａｓ１を受信する。トランジスタｍｃ６のドレイン端子は、トランジスタｍ５のソース端子と接続される。トランジスタｍｃ６のソース端子は、接地端子ＧＮＤと接続される。トランジスタｍｃ６のゲート端子は、読み取り許可信号ＥＮを受信する。
第２電流シンク７２６は、トランジスタｍ６およびｍｃ７を備える。トランジスタｍ６のドレイン端子は、検出回路７２０の反転入力端子ＩＮＢと接続される。トランジスタｍ６のゲート端子は、第２バイアス電圧Ｖｂｉａｓ２を受信する。トランジスタｍｃ７のドレイン端子は、トランジスタｍ６のソース端子と接続される。トランジスタｍｃ７のソース端子は、接地端子ＧＮＤと接続される。トランジスタｍｃ７のゲート端子は、読み取り許可信号ＥＮを受信する。
出力回路７２８は、トランジスタｍ３、ｍ４およびｍｃ５を備える。トランジスタｍｃ５のソース端子は、電源電圧Ｖｃｃと接続される。トランジスタｍｃ５のゲート端子は、制御信号ｃｔｒｌを受信する。トランジスタｍｃ５のゲート端子は、ノード「ｃ」と接続される。トランジスタｍ３のソース端子は、ノード「ｃ」と接続される。トランジスタｍ３のドレイン端子は、ノード「ｃ」と接続される。トランジスタｍ３のゲート端子は、ノード「ｂ」と接続される。トランジスタｍ４のソース端子は、ノード「ｃ」と接続される。トランジスタｍ４のドレイン端子は、ノード「ｂ」と接続される。トランジスタｍ４のゲート端子は、ノード「ｃ」と接続される。ノード「ａ」は、出力端子ＯＵＴとして用いられる。ノード「ｂ」は、反転出力端子ＯＵＴＢとして用いられる。本実施形態において、出力回路７２８は上記回路を有する。いくつかの他の実施形態において、出力回路７２８は、他の適切な差動増幅器と共に実装される。
例えば、読み出しサイクル中、メモリセルアレイ４１０により生成されるリーク電流は０．５μＡである。第１電流シンク７２４の第１バイアス電圧Ｖｂｉａｓ１および第２電流シンク７２６の第２バイアス電圧Ｖｂｉａｓ２に従って、第１電流シンク７２４により生成される第１バイアス電流Ｉｂｉａｓ１および第２電流シンク７２６により生成される第２バイアス電流Ｉｂｉａｓ２は０．５μＡである。例えば、ビット線ＢＬおよび反転ビット線ＢＬＢから出力される読み出し電流ＩＢＬおよびＩＢＬＢはそれぞれ、１２μＡおよび１μＡである。当該読み出し電流が第１バイアス電流Ｉｂｉａｓ１および第２バイアス電流Ｉｂｉａｓ２により相殺された後、２つの充電電流はそれぞれ、１１．５μＡおよび０．５μＡである。結果的に、検出回路７２０の判定精度が高められる。
図８Ｂは、図８Ａの検出回路により処理される関連する信号を示す概略タイミング波形図である。読み出しサイクル中、読み取り許可信号ＥＮは、高レベル状態にある。時点ｔ１と時点ｔ４との間の時間間隔において、検出回路７２０は、第１選択セルの記憶状態を判定する。時点ｔ４と時点ｔ７との間の時間間隔において、検出回路７２０は、第２選択セルの記憶状態を判定する。読み出しサイクルの第１段階において、制御信号ｃｔｒｌは、高レベル状態にある。その間、トランジスタｍｃ１およびｍｃ２はオンにされ、トランジスタｍｃ５はオフにされる。読み出しサイクルの第２段階において、制御信号ｃｔｒｌは、低レベル状態にある。その間、トランジスタｍｃ１およびｍｃ２はオフにされ、トランジスタｍｃ５はオンにされる。
図８Ｂに示されるように、時点ｔ１と時点ｔ３との間の時間間隔は、読み出しサイクルの第１段階を示す。まず、トランジスタｍｃ３およびｍｃ４は、リセット信号ＲＳＴに従って一時的にオンにされる。結果的に、ビット線ＢＬおよび反転ビット線ＢＬＢは、接地電圧（すなわち、０Ｖ）へと予め充電される。次に、選択セルは、読み出し電流ＩＢＬおよびＩＢＬＢを生成して、ビット線ＢＬおよび反転ビット線ＢＬＢを充電する。結果的に、ビット線ＢＬおよび反転ビット線ＢＬＢの電圧は、０Ｖから徐々に増やされる。
時点ｔ２において、ビット線ＢＬの電圧は反転ビット線ＢＬＢの電圧よりも高く、トランジスタｍ２はビット線ＢＬの電圧に従ってオンにされる。結果的に、時点ｔ２の後、ビット線ＢＬの電圧は徐々に増やされ、反転ビット線ＢＬＢの電圧は徐々に減らされる。ビット線ＢＬがノード「ａ」と接続され、反転ビット線ＢＬＢがノード「ｂ」と接続されるので、出力端子ＯＵＴの電圧はビット線ＢＬの電圧と等しく、反転出力端子ＯＵＴＢの電圧は反転ビット線ＢＬＢの電圧と等しい。
時点ｔ３と時点ｔ４との間の時間間隔は、読み出しサイクルの第２段階を示す。その間、ビット線ＢＬはノード「ａ」と接続されず、反転ビット線ＢＬＢはノード「ｂ」と接続されない。結果的に、反転ビット線ＢＬＢの電圧は、再び増やされる。さらに、トランジスタｍｃ５がオンにされるので、出力端子ＯＵＴの電圧は電源電圧Ｖｃｃにラッチされ、反転出力端子ＯＵＴＢの電圧は接地電圧（すなわち、０Ｖ）にラッチされる。この状況において、第１選択セルは、第１記憶状態であると判定される。
同様に、時点ｔ４と時点ｔ６との間の時間間隔は、読み出しサイクルの第１段階を示す。まず、トランジスタｍｃ３およびｍｃ４は、リセット信号ＲＳＴに従って一時的にオンにされる。結果的に、ビット線ＢＬおよび反転ビット線ＢＬＢは、接地電圧（すなわち、０Ｖ）へと予め充電される。次に、選択セルは、読み出し電流ＩＢＬおよびＩＢＬＢを生成して、ビット線ＢＬおよび反転ビット線ＢＬＢを充電する。結果的に、ビット線ＢＬおよび反転ビット線ＢＬＢの電圧は、０Ｖから徐々に増やされる。
時点ｔ５において、反転ビット線ＢＬＢの電圧はビット線ＢＬの電圧よりも高く、トランジスタｍ１は反転ビット線ＢＬＢの電圧に従ってオンにされる。結果的に、時点ｔ５の後、反転ビット線ＢＬＢの電圧は徐々に増やされ、ビット線ＢＬの電圧は徐々に減らされる。ビット線ＢＬがノード「ａ」と接続され、反転ビット線ＢＬＢがノード「ｂ」と接続されるので、出力端子ＯＵＴの電圧はビット線ＢＬの電圧と等しく、反転出力端子ＯＵＴＢの電圧は反転ビット線ＢＬＢの電圧と等しい。
時点ｔ６と時点ｔ７との間の時間間隔は、読み出しサイクルの第２段階を示す。その間、ビット線ＢＬはノード「ａ」と接続されず、反転ビット線ＢＬＢはノード「ｂ」と接続されない。結果的に、ビット線ＢＬの電圧は、再び増やされる。さらに、トランジスタｍｃ５がオンにされるので、出力端子ＯＵＴの電圧は接地電圧（すなわち、０Ｖ）にラッチされ、反転出力端子ＯＵＴＢの電圧は電源電圧Ｖｃｃにラッチされる。この状況において、第２選択セルは、第２記憶状態であると判定される。
図９は、本発明の第２実施形態に従ったランダムコード生成器のための検出方法を示すフローチャートである。図６の検出モジュールと比較して、本実施形態の検出方法は、段階Ｓ６１４に代えて、段階Ｓ９１４をさらに備える。以下、段階Ｓ９１４のみが説明される。
段階Ｓ９１４において、バイアス電圧Ｖｂｉａｓ１およびＶｂｉａｓ２は、電流シンク７２４および７２６に供給され、これにより、電流シンク７２４および７２６は、バイアス電流Ｉｂｓ１およびＩｂｓ２を生成する。さらに、選択セルは、読み出し電流ＩＢＬおよびＩＢＬＢを生成する。読み出し電流ＩＢＬからバイアス電流Ｉｂｓ１を減じた結果（すなわち、ＩＢＬ−Ｉｂｓ１）は、ビット線ＢＬを充電するための充電電流として用いられる。読み出し電流ＩＢＬからバイアス電流Ｉｂｓ２を減じた結果（すなわち、ＩＢＬＢ−Ｉｂｓ２）は、反転ビット線ＢＬＢを充電するための充電電流として用いられる。
メモリセルアレイ４０１のリーク電流Ｉｂｓ１およびＩｂｓ２を相殺するためにバイアス電流が供給されるので、検出回路７２０の判定精度が高められる。
さらに、図９の検出方法は、選択セルの質を判定するためにも用いられ得る。
第１検出期間中、同じ読み出し電圧Ｖｒがアンチヒューズ制御線ＡＦ１およびＡＦ２に供給され、同じバイアス電圧（すなわち、Ｖｂｉａｓ１＝Ｖｂｉａｓ２）が２つの電流シンク７２４および７２６に供給される。次に、図９に説明される検出方法は、選択セルの記憶状態を判定するために実行される。例えば、検出回路７２０は、選択セルが第１記憶状態にあると判定する。
第２検出期間中、読み出し電圧Ｖｒ１は第１アンチヒューズ制御線ＡＦ１に供給され、読み出し電圧Ｖｒ２は第２アンチヒューズ制御線ＡＦ２に供給され、同じバイアス電圧（すなわち、Ｖｂｉａｓ１＝Ｖｂｉａｓ２）が２つの電流シンク７２４および７２６に供給される。読み出し電圧Ｖｒ１は、読み出し電圧Ｖｒ２よりも高い。次に、図９に説明される検出方法は、選択セルの記憶状態を判定するために実行される。選択セルが第２記憶状態にあると検出回路７２０が判定した場合、これは選択セルの質が良好ではないことを意味する。
選択セルが第２検出期間中第１記憶状態にあると検出回路７２０が判定した場合、第３検出期間における手順が継続的に行われる。第３検出期間中、読み出し電圧Ｖｒ１は第１アンチヒューズ制御線ＡＦ１に供給され、読み出し電圧Ｖｒ２は第２アンチヒューズ制御線ＡＦ２に供給され、同じバイアス電圧（すなわち、Ｖｂｉａｓ１＝Ｖｂｉａｓ２）が２つの電流シンク７２４および７２６に供給される。読み出し電圧Ｖｒ１は、読み出し電圧Ｖｒ２よりも低い。次に、図９に説明される検出方法は、選択セルの記憶状態を判定するために実行される。選択セルが第２記憶状態にあると検出回路７２０が判定した場合、これは選択セルの質が良好ではないことを意味する。
選択セルが第３検出期間中第１記憶状態にあると検出回路７２０が判定した場合、第４検出期間における手順が継続的に行われる。第４検出期間中、同じ読み出し電圧Ｖｒがアンチヒューズ制御線ＡＦ１およびＡＦ２に供給され、異なるバイアス電圧（すなわち、Ｖｂｉａｓ１＞Ｖｂｉａｓ２）が２つの電流シンク７２４および７２６に供給される。次に、図９に説明される検出方法は、選択セルの記憶状態を判定するために実行される。選択セルが第２記憶状態にあると検出回路７２０が判定した場合、これは選択セルの質が良好ではないことを意味する。
選択セルが第４検出期間中第１記憶状態にあると検出回路７２０が判定した場合、第５検出期間における手順が継続的に行われる。第５検出期間中、同じ読み出し電圧Ｖｒがアンチヒューズ制御線ＡＦ１およびＡＦ２に供給され、異なるバイアス電圧（すなわち、Ｖｂｉａｓ１＜Ｖｂｉａｓ２）が２つの電流シンク７２４および７２６に供給される。次に、図９に説明される検出方法は、選択セルの記憶状態を判定するために実行される。選択セルが第２記憶状態にあると検出回路７２０が判定した場合、これは選択セルの質が良好ではないことを意味する。
選択セルが５つの検出期間の全ての後に第１記憶状態にあると検出回路７２０が判定した場合、これは選択セルの質が良好であることを意味する。
上記の説明から、本発明は、アンチヒューズ差動セルを有するランダムコード生成器および関連する検出方法を提供する。メモリセルアレイアンチヒューズ差動セルがプログラムされた後、検出回路は、読み出しサイクル中のアンチヒューズ差動セルの記憶状態を判定し、ランダムコードのビットを決定することが可能である。
最も実用的で好ましい実施形態と現在みなされていることに関して本発明が説明されてきたが、本発明は開示された実施形態に限定される必要がないことが理解されるべきである。反対に、全ての様々な修正および同様の構造を包含するように、最も広い解釈と合致すべき添付の特許請求の範囲および趣旨内に含まれるそのような修正および同様の配置を包含することが意図されている。

Claims (14)

  1. 複数のアンチヒューズ差動セルを有するメモリセルアレイと、
    入力端子および反転入力端子を有する検出回路と
    を備え、
    前記メモリセルアレイの第１アンチヒューズ差動セルが選択セルである場合、前記選択セルのビット線は前記検出回路の前記入力端子と接続され、前記選択セルの反転ビット線は前記検出回路の前記反転入力端子と接続され、
    前記検出回路は、第１トランジスタ、第２トランジスタ、第３トランジスタおよび第４トランジスタを有する正帰還回路を含み、前記第１トランジスタのドレイン端子は前記入力端子と接続され、前記第１トランジスタのゲート端子は制御信号を受信し、前記第１トランジスタのソース端子は第１ノードと接続され、前記第２トランジスタのドレイン端子は前記反転入力端子と接続され、前記第２トランジスタのゲート端子は前記制御信号を受信し、前記第２トランジスタのソース端子は第２ノードと接続され、前記第３トランジスタのドレイン端子は前記第１ノードと接続され、前記第３トランジスタのゲート端子は前記第２ノードと接続され、前記第３トランジスタのソース端子は接地端子と接続され、前記第４トランジスタのドレイン端子は前記第２ノードと接続され、前記第４トランジスタのゲート端子は前記第１ノードと接続され、前記第４トランジスタのソース端子は前記接地端子と接続され、
    前記検出回路はさらに、前記入力端子と接続された第１リセット回路、前記反転入力端子と接続された第２リセット回路、ならびに前記第１ノードおよび前記第２ノードにそれぞれ接続された２つの入力端子を有する出力回路を含み、
    読み出しサイクル中、前記選択セルは、第１充電電流を生成して前記ビット線を充電し、第２充電電流を生成して前記反転ビット線を充電し、
    前記ビット線の第１電圧が前記反転ビット線の第２電圧よりも高い場合、前記検出回路は、前記反転ビット線の前記第２電圧を放電して前記ビット線と前記反転ビット線との間の電圧差を増大させ、前記反転ビット線の前記第２電圧が前記ビット線の前記第１電圧よりも高い場合、前記検出回路は、前記ビット線の前記第１電圧を放電して前記ビット線と前記反転ビット線との間の前記電圧差を増大させ、前記検出回路は、前記電圧差に従って前記選択セルの記憶状態を判定し、前記選択セルの前記記憶状態に従ってランダムコードのビットを決定する、
    ランダムコード生成器。
  2. 前記第１アンチヒューズ差動セルは、
    第１アンチヒューズ制御線および前記ビット線と接続された第１アンチヒューズ素子と、
    第２アンチヒューズ制御線および前記反転ビット線と接続された第２アンチヒューズ素子と、
    前記第１アンチヒューズ素子と前記第２アンチヒューズ素子との間に接続された接続回路と
    を含む、
    請求項１に記載のランダムコード生成器。
  3. 前記第１アンチヒューズ素子は、第１選択トランジスタおよび第１アンチヒューズトランジスタを含み、前記第１選択トランジスタの第１端子は前記ビット線と接続され、前記第１選択トランジスタのゲート端子はワード線と接続され、前記第１アンチヒューズトランジスタの第１端子は前記第１選択トランジスタの第２端子と接続され、前記第１アンチヒューズトランジスタのゲート端子は第１アンチヒューズ制御線と接続され、
    前記第２アンチヒューズ素子は、第２選択トランジスタおよび第２アンチヒューズトランジスタを含み、前記第２選択トランジスタの第１端子は前記反転ビット線と接続され、前記第２選択トランジスタのゲート端子は前記ワード線と接続され、前記第２アンチヒューズトランジスタの第１端子は前記第２選択トランジスタの第２端子と接続され、前記第２アンチヒューズトランジスタのゲート端子は第２アンチヒューズ制御線と接続され、
    前記接続回路は絶縁トランジスタを含み、前記絶縁トランジスタの第１端子は前記第１アンチヒューズトランジスタの第２端子と接続され、前記絶縁トランジスタの第２端子は前記第２アンチヒューズトランジスタの第２端子と接続され、前記絶縁トランジスタのゲート端子は絶縁制御線と接続される、
    請求項２に記載のランダムコード生成器。
  4. 前記第１アンチヒューズ素子は第１アンチヒューズトランジスタを含み、前記第１アンチヒューズトランジスタの第１端子は前記ビット線と接続され、前記第１アンチヒューズトランジスタのゲート端子は第１アンチヒューズ制御線と接続され、
    前記第２アンチヒューズ素子は第２アンチヒューズトランジスタを含み、前記第２アンチヒューズトランジスタの第１端子は前記反転ビット線と接続され、前記第２アンチヒューズトランジスタのゲート端子は第２アンチヒューズ制御線と接続され、
    前記接続回路は絶縁トランジスタを含み、前記絶縁トランジスタの第１端子は前記第１アンチヒューズトランジスタの第２端子と接続され、前記絶縁トランジスタの第２端子は前記第２アンチヒューズトランジスタの第２端子と接続され、前記絶縁トランジスタのゲート端子は絶縁制御線と接続される、
    請求項２に記載のランダムコード生成器。
  5. 前記第１アンチヒューズ素子は、第１選択トランジスタと、第１スイッチトランジスタと、第１アンチヒューズトランジスタとを含み、前記第１選択トランジスタの第１端子は前記ビット線と接続され、前記第１選択トランジスタのゲート端子はワード線と接続され、前記第１スイッチトランジスタの第１端子は前記第１選択トランジスタの第２端子と接続され、前記第１スイッチトランジスタのゲート端子はスイッチ制御線と接続され、前記第１アンチヒューズトランジスタの第１端子は前記第１スイッチトランジスタの第２端子と接続され、前記第１アンチヒューズトランジスタのゲート端子は第１アンチヒューズ制御線と接続され、
    前記第２アンチヒューズ素子は、第２選択トランジスタと、第２スイッチトランジスタと第２アンチヒューズトランジスタとを含み、前記第２選択トランジスタの第１端子は前記反転ビット線と接続され、前記第２選択トランジスタのゲート端子は前記ワード線と接続され、前記第２スイッチトランジスタの第１端子は前記第２選択トランジスタの第２端子と接続され、前記第２スイッチトランジスタのゲート端子は前記スイッチ制御線と接続され、前記第２アンチヒューズトランジスタの第１端子は前記第２スイッチトランジスタの第２端子と接続され、前記第２アンチヒューズトランジスタのゲート端子は第２アンチヒューズ制御線と接続され、
    前記接続回路は絶縁トランジスタを含み、前記絶縁トランジスタの第１端子は前記第１アンチヒューズトランジスタの第２端子と接続され、前記絶縁トランジスタの第２端子は前記第２アンチヒューズトランジスタの第２端子と接続され、前記絶縁トランジスタのゲート端子は絶縁制御線と接続される、
    請求項２に記載のランダムコード生成器。
  6. 前記第１リセット回路は第５トランジスタを含み、前記第５トランジスタのドレイン端子は前記入力端子と接続され、前記第５トランジスタのゲート端子はリセット信号を受信し、前記第５トランジスタのソース端子は前記接地端子と接続される、
    請求項１〜５のいずれか一項に記載のランダムコード生成器。
  7. 前記第２リセット回路は第６トランジスタを含み、前記第６トランジスタのドレイン端子は前記反転入力端子と接続され、前記第６トランジスタのゲート端子は前記リセット信号を受信し、前記第６トランジスタのソース端子は前記接地端子と接続される、
    請求項６に記載のランダムコード生成器。
  8. 前記出力回路は差動増幅器である、
    請求項１〜７のいずれか一項に記載のランダムコード生成器。
  9. 前記検出回路は、
    前記検出回路の前記入力端子と接続された第１電流シンクと、
    前記検出回路の前記反転入力端子と接続された第２電流シンクと
    をさらに有する、
    請求項１〜８のいずれか一項に記載のランダムコード生成器。
  10. 前記第１電流シンクは、
    第７トランジスタであって、前記第７トランジスタのドレイン端子は前記入力端子と接続され、前記第７トランジスタのゲート端子は第１バイアス電圧を受信する、第７トランジスタと、
    第８トランジスタであって、前記第８トランジスタのドレイン端子は前記第７トランジスタのソース端子と接続され、前記第８トランジスタのゲート端子は読み取り許可信号を受信し、前記第８トランジスタのソース端子は前記接地端子と接続される、第８トランジスタと
    を含む、
    請求項９に記載のランダムコード生成器。
  11. 前記第２電流シンクは、
    第９トランジスタであって、前記第９トランジスタのドレイン端子は前記反転入力端子と接続され、前記第９トランジスタのゲート端子は第２バイアス電圧を受信する、第９トランジスタと、
    第１０トランジスタであって、前記第１０トランジスタのドレイン端子は前記第９トランジスタのソース端子と接続され、前記第１０トランジスタのゲート端子は前記読み取り許可信号を受信し、前記第１０トランジスタのソース端子は前記接地端子と接続される、第１０トランジスタと
    を含む、
    請求項１０に記載のランダムコード生成器。
  12. ランダムコード生成器のための検出方法であって、
    前記ランダムコード生成器は、複数のアンチヒューズ差動セルを有するメモリセルアレイと、検出回路とを備え、前記検出回路は、正帰還回路、第１リセット回路、第２リセット回路および出力回路を含み、前記正帰還回路は、第１トランジスタ、第２トランジスタ、第３トランジスタおよび第４トランジスタを含み、前記メモリセルアレイの第１アンチヒューズ差動セルは、第１アンチヒューズ制御線、第２アンチヒューズ制御線、ビット線および反転ビット線に接続され、前記第１トランジスタのドレイン端子は前記検出回路の入力端子と接続され、前記第１トランジスタのゲート端子は制御信号を受信し、前記第１トランジスタのソース端子は第１ノードと接続され、前記第２トランジスタのドレイン端子は前記検出回路の反転入力端子と接続され、前記第２トランジスタのゲート端子は前記制御信号を受信し、前記第２トランジスタのソース端子は第２ノードと接続され、前記第３トランジスタのドレイン端子は前記第１ノードと接続され、前記第３トランジスタのゲート端子は前記第２ノードと接続され、前記第３トランジスタのソース端子は接地端子と接続され、前記第４トランジスタのドレイン端子は前記第２ノードと接続され、前記第４トランジスタのゲート端子は前記第１ノードと接続され、前記第４トランジスタのソース端子は前記接地端子と接続され、前記第１リセット回路は前記入力端子と接続され、前記第２リセット回路は前記反転入力端子と接続され、ならびに前記出力回路は、前記第１ノードおよび前記第２ノードにそれぞれ接続された２つの入力端子を含み、
    前記検出方法は、
    前記メモリセルアレイの前記第１アンチヒューズ差動セルを選択セルとして選択する段階と、
    第１読み出し電圧を前記選択セルの前記第１アンチヒューズ制御線に供給し、第２読み出し電圧を前記選択セルの前記第２アンチヒューズ制御線に供給し、前記選択セルの前記ビット線を前記検出回路の前記入力端子に接続し、前記選択セルの前記反転ビット線を前記検出回路の前記反転入力端子に接続する段階と、
    前記選択セルの前記ビット線および前記反転ビット線を接地電圧へと予め充電する段階と、
    第１充電電流を生成して前記ビット線を充電し、第２充電電流を生成して前記反転ビット線を充電する段階と、
    前記ビット線の第１電圧が前記反転ビット線の第２電圧よりも高い場合、前記反転ビット線の前記第２電圧を放電して前記ビット線と前記反転ビット線との間の電圧差を増大させる段階と、
    前記反転ビット線の前記第２電圧が前記ビット線の前記第１電圧よりも高い場合、前記ビット線の前記第１電圧を放電して前記ビット線と前記反転ビット線との間の前記電圧差を増大させる段階と
    前記電圧差に従って前記選択セルの記憶状態を判定し、前記選択セルの前記記憶状態に従ってランダムコードのビットを決定する段階と
    を備える、
    検出方法。
  13. 前記第１充電電流は前記選択セルにより生成された第１読み出し電流であり、前記第２充電電流は前記選択セルにより生成された第２読み出し電流である、
    請求項１２に記載の検出方法。
  14. 第１バイアス電圧に従って第１バイアス電流を生成し、第２バイアス電圧に従って第２バイアス電流を生成する段階と、
    前記選択セルの第１読み出し電流から前記第１バイアス電流を減じ、これにより、前記第１充電電流が生成される段階と、
    前記選択セルの第２読み出し電流から前記第２バイアス電流を減じ、これにより、前記第２充電電流が生成される段階と
    をさらに備える、
    請求項１２または１３に記載の検出方法。
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