KR102358054B1 - 일회적 프로그램 가능 메모리 셀들을 구비하는 메모리 장치 - Google Patents

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KR102358054B1
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Abstract

일회적 프로그램 가능 메모리 셀을 구비하는 메모리 장치가 제공된다. 이 장치는 쓰기 영역 및 읽기 영역을 갖는 반도체 기판, 쓰기 영역 상에 제공된 쓰기 게이트, 읽기 영역 상에 제공된 읽기 게이트, 읽기 게이트의 양쪽에 각각 제공된 제 1 및 제 2 접합 패턴들, 및 쓰기 및 읽기 게이트들과 반도체 기판 사이에 개재되는 절연막 패턴들을 포함할 수 있다. 읽기 영역은 제 1 및 제 2 접합 패턴들과 다른 도전형을 갖고, 쓰기 영역은 제 1 및 제 2 접합 패턴들과 같은 도전형을 가질 수 있다.

Description

일회적 프로그램 가능 메모리 셀들을 구비하는 메모리 장치{memory device including one-time programmable memory cells}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 구체적으로는 일회적 프로그램 가능 메모리 셀을 구비하는 메모리 장치에 관한 것이다.
통상적으로, 일회적 프로그램 가능(이하, 오티피) 메모리 장치는 사용자가 아니라 제작자에 의해 프로그램될 수 있는 읽기 전용 메모리 셀들(read-only memory cells)을 구비하며, 비디오 게임 콘솔들(video game consoles), 모바일 폰들(mobile phones), 알에프아디(radio-frequency identification; RFID), 이식 가능한 의료용 기기들(implantable medical devices), 에이치디엠아이(high-definition multimedia interfaces; HDMI), 및 많은 다른 소비자/자동차 전자 제품들에 사용되고 있다. 상기 오티피 메모리 장치의 사용이 증가함에 따라, 전기적 특성의 칩내 산포 및 생산 수율 등에 대한 요구들을 충족시킬 수 있는 기술을 개발하는 것이 점차 중요해지고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 전기적 특성의 칩내 산포를 줄일 수 있는 오티피 메모리 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 게이트 누설 전류에 의한 프로그램 특성의 열화를 억제할 수 있는 오티피 메모리 장치를 제공하는 데 있다.
본 발명의 실시예들에 따르면, 오티피 메모리 장치는 쓰기 영역 및 읽기 영역을 갖는 반도체 기판; 상기 쓰기 영역 상에 제공된 쓰기 게이트; 상기 읽기 영역 상에 제공된 읽기 게이트; 상기 읽기 게이트의 양쪽에 각각 제공된 제 1 및 제 2 접합 패턴들; 및 상기 쓰기 및 읽기 게이트들과 상기 반도체 기판 사이에 개재되는 절연막 패턴들을 포함할 수 있다. 상기 읽기 영역은 상기 제 1 및 제 2 접합 패턴들과 다른 도전형을 갖고, 상기 쓰기 영역은 상기 제 1 및 제 2 접합 패턴들과 같은 도전형을 가질 수 있다.
일부 실시예들에서, 상기 반도체 기판의 상부면으로부터 측정할 때, 상기 쓰기 및 읽기 영역들의 바닥면들은 상기 제 1 및 제 2 접합 패턴들의 바닥면들보다 깊게 형성될 수 있다.
일부 실시예들에서, 상기 쓰기 및 읽기 게이트들은 동일한 물질 및 동일한 두께를 갖도록 형성될 수 있다.
일부 실시예들에서, 상기 쓰기 및 읽기 게이트들은 티타늄 질화물 (TiN), 탄탈륨 질화물 (TaN), 티타늄 알루미늄 질화물 (TiAlN), 탄탈륨 알루미늄 질화물 (TaAlN), 니오븀 질화물 (NbN), 바나듐 질화물 (VN), 또는 텅스텐 질화물 (WN) 중의 적어도 하나를 포함할 수 있다.
일부 실시예들에서, 상기 절연막 패턴들 각각은 상기 반도체 기판 상에 차례로 적층된 제 1 및 제 2 절연막들을 포함하고, 상기 제 2 절연막은 상기 제 1 절연막 또는 실리콘 산화물보다 높은 유전율을 갖는 물질들 중의 적어도 하나일 수 있다.
일부 실시예들에서, 상기 제 1 접합 패턴은, 평면적으로 볼 때, 상기 쓰기 게이트 및 상기 쓰기 영역으로부터 이격되고, 상기 제 2 접합 패턴은 상기 쓰기 및 읽기 게이트들 사이에 형성되어, 평면적으로 볼 때, 상기 쓰기 영역과 중첩될 수 있다.
일부 실시예들에서, 평면적으로 볼 때, 상기 쓰기 영역은 상기 제 2 접합 패턴의 중심으로부터 이격되어 형성될 수 있다.
일부 실시예들에서, 상기 절연막 패턴들 각각은 상기 쓰기 및 읽기 게이트들 중의 상응하는 하나의 바닥면 및 양 측면들을 덮도록 형성되어, 'U'자 형태의 단면을 가질 수 있다.
일부 실시예들에서, 상기 오티피 메모리 장치는 상기 쓰기 및 읽기 게이트들 각각의 양 측벽들을 덮는 게이트 스페이서들을 더 포함할 수 있다. 이 경우, 상기 스페이서들은 상기 반도체 기판으로부터 멀어질수록 감소하는 폭을 갖고, 상기 게이트 절연막들 각각은 상기 쓰기 및 읽기 게이트들 중의 상응하는 하나의 아래에 국소적으로 형성될 수 있다.
일부 실시예들에서, 상기 반도체 기판은 실리콘 또는 실리콘-게르마늄으로 형성될 수 있다.
일부 실시예들에서, 상기 반도체 기판은 제 1 도전형을 갖고, 상기 제 1 및 제 2 접합 패턴들은 제 2 도전형을 갖고, 상기 쓰기 영역은 상기 반도체 기판 내에 형성되는 상기 제 2 도전형의 불순물 웰일 수 있다.
일부 실시예들에서, 상기 반도체 기판은 제 1 도전형을 갖고, 상기 제 1 및 제 2 접합 패턴들은 상기 제 1 도전형을 갖고, 상기 읽기 영역은 상기 반도체 기판 내에 형성되는 제 2 도전형의 불순물 웰일 수 있다.
본 발명의 실시예들에 따르면, 오티피 메모리 장치는 반도체 기판 상에 제공된 한 쌍의 콘택 플러그들; 상기 한 쌍의 콘택 플러그들 사이에 제공된 한 쌍의 읽기 게이트들; 상기 한 쌍의 읽기 게이트들 사이에 제공된 한 쌍의 쓰기 게이트들; 및 상기 읽기 및 쓰기 게이트들 사이에 제공된 접합 패턴들을 포함할 수 있다. 이때, 상기 반도체 기판은 상기 읽기 게이트들 아래에 각각 형성되고 상기 접합 패턴들과 다른 도전형을 갖는 한 쌍의 읽기 영역들; 및 상기 한 쌍의 쓰기 게이트들 아래에 형성되고 상기 접합 패턴들과 같은 도전형을 갖는 쓰기 영역을 포함할 수 있다.
일부 실시예들에서, 상기 오티피 메모리 장치는 상기 한 쌍의 쓰기 게이트들 사이에 제공되는 적어도 하나의 더미 게이트를 더 포함할 수 있다.
일부 실시예들에서, 상기 쓰기, 읽기, 및 더미 게이트들은 티타늄 질화물 (TiN), 탄탈륨 질화물 (TaN), 티타늄 알루미늄 질화물 (TiAlN), 탄탈륨 알루미늄 질화물 (TaAlN), 니오븀 질화물 (NbN), 바나듐 질화물 (VN), 또는 텅스텐 질화물 (WN) 중의 적어도 하나의 동일한 금속성 물질로 형성될 수 있다.
일부 실시예들에서, 상기 오티피 메모리 장치는 상기 반도체 기판과 상기 읽기 및 쓰기 게이트들 사이에 제공되는 절연막 패턴들을 더 포함할 수 있다. 이때, 상기 절연막 패턴들 각각은 상기 반도체 기판 상에 차례로 적층된 제 1 및 제 2 절연막들을 포함하고, 상기 제 2 절연막은 상기 제 1 절연막 또는 실리콘 산화물보다 높은 유전율을 갖는 물질들 중의 적어도 하나일 수 있다.
일부 실시예들에서, 상기 쓰기 및 읽기 영역들 사이의 경계는, 평면적으로 볼 때, 상기 쓰기 및 읽기 게이트들 사이에 위치할 수 있다. '
일부 실시예들에서, 상기 쓰기 및 읽기 영역들 사이의 경계는, 평면적으로 볼 때, 상기 쓰기 및 읽기 게이트들 사이의 상기 접합 패턴들의 중심들로부터 이격될 수 있다.
일부 실시예들에서, 상기 반도체 기판은 제 1 도전형을 갖고, 상기 접합 패턴들은 제 2 도전형을 갖고, 상기 쓰기 영역은, 상기 반도체 기판 내에 상기 접합 패턴들의 바닥면들보다 깊게 형성되는, 상기 제 2 도전형의 불순물 웰일 수 있다.
일부 실시예들에서, 상기 반도체 기판은 제 1 도전형을 갖고, 상기 접합 패턴들은 상기 제 1 도전형을 갖고, 상기 읽기 영역은, 상기 반도체 기판 내에 상기 접합 패턴들의 바닥면들보다 깊게 형성되는, 제 2 도전형의 불순물 웰일 수 있다.
본 발명의 실시예들에 따르면, 쓰기 게이트 아래의 활성 영역(예를 들면, 쓰기 영역)은 접합 패턴들과 동일한 도전형을 갖도록 형성된다. 이러한 구성은 상기 쓰기 게이트와 그 아래의 상기 쓰기 영역 사이의 게이트 누설 전류(gate leakage current)를 줄이는 것을 가능하게 한다. 게이트 누설 전류의 이러한 감소는 프로그램 특성의 열화를 예방하는 것을 가능하게 한다. 이에 따라, 오티피 메모리 장치는 감소된 칩내 산포 특성을 갖도록 제작될 수 있다.
도 1은 본 발명의 일부 실시예들에 따른 오티피 메모리 장치의 셀 어레이의 일부를 도시하는 평면도이다.
도 2 내지 도 4는, 도 1의 점선들 I-I, II-II, 및 III-III을 따라 취해진, 본 발명의 일부 실시예들에 따른 오티피 메모리 장치의 단면도들이다.
도 5 내지 도 7는, 도 1의 점선들 I-I, II-II, 및 III-III을 따라 취해진, 본 발명의 다른 실시예들에 따른 오티피 메모리 장치의 단면도들이다.
도 8은 본 발명의 또 다른 실시예들에 따른 오티피 메모리 장치의 셀 어레이의 일부를 도시하는 평면도이다.
도 9 및 도 10은, 도 8의 점선 I-I을 따라 취해진, 본 발명의 또 다른 실시예들에 따른 오티피 메모리 장치의 단면도들이다.
도 11은 본 발명의 또 다른 실시예들에 따른 오티피 메모리 장치의 셀 어레이의 일부를 도시하는 평면도이다.
도 12는, 도 11의 점선 I-I을 따라 취해진, 본 발명의 또 다른 실시예들에 따른 오티피 메모리 장치의 단면도이다.
도 13은 도 2의 점선 S1에 의해 표시된 영역의 확대도이다.
도 14는 비교예에 따른 오티피 메모리 장치의 셀 어레이의 일부를 도시하는 단면도이다.
도 15는 오티피 메모리 장치에 대한 프로그램 동작 방법을 예시적으로 보여주는 순서도이다.
도 16은 비교예에 따른 오티피 메모리 장치에 대한 프로그램 특성을 예시적으로 보여주는 그래프이다.
도 17 및 도 18는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 장치들을 도식적으로 설명하기 위한 도면들이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막을 다른 영역 또는 막과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다.
도 1은 본 발명의 일부 실시예들에 따른 오티피 메모리 장치의 셀 어레이의 일부를 도시하는 평면도이고, 도 2 내지 도 4는, 도 1의 점선들 I-I, II-II, 및 III-III을 따라 취해진, 본 발명의 일부 실시예들에 따른 오티피 메모리 장치의 단면도들이다.
도 1 내지 도 4를 참조하면, 본 발명의 일부 실시예들에 따른 오티피 메모리 장치의 셀 어레이는 반도체 기판(SUB) 상에 제공된 복수의 비트라인들(BL)을 구비한다. 상기 반도체 기판(SUB)은 소자분리막(ISO)에 의해 정의되는 활성영역들(ACT)을 포함할 수 있다. 상기 활성영역들(ACT)은 서로 평행할 수 있으며 라인 또는 바 형태로 형성될 수 있다. 상기 비트라인들(BL)은 상기 활성영역들(ACT) 상에 각각 형성될 수 있다. 예를 들면, 도 1에 도시된 것처럼, 상기 비트라인들(BL) 각각은 평면적으로 볼 때 상기 활성영역들(ACT) 중의 상응하는 하나와 중첩될 수 있다.
상기 반도체 기판(SUB)은 반도체 특성을 나타내는 물질들 중의 적어도 하나를 포함할 수 있다. 예를 들면, 상기 반도체 기판(SUB)은 실리콘 또는 실리콘 게르마늄으로 이루어진 구조물일 수 있다. 상기 비트라인들(BL)은 도전성 물질들 중의 적어도 하나를 포함할 수 있다. 예를 들면, 상기 비트라인들(BL)은 알루미늄, 텅스텐, 구리, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물, 및 도핑된 실리콘 중의 적어도 하나로 형성되거나 포함할 수 있다.
상기 셀 어레이는 상기 반도체 기판(SUB)과 상기 비트라인들(BL) 사이에 제공된 복수의 게이트 패턴들을 더 포함할 수 있다. 상기 게이트 패턴들은 상기 비트라인들(BL) 및 상기 활성영역들(ACT)을 가로지르도록 배치될 수 있다. 상기 게이트 패턴들은 쓰기 게이트 커플들(write gate couples)을 구성하는 쓰기 게이트들(WG) 및 읽기 게이트 커플들(read gate couples)을 구성하는 읽기 게이트들(RG)을 포함할 수 있다. 상기 쓰기 게이트 커플들 각각은 상기 게이트 패턴들 중의 인접하는 둘로 구성될 수 있고, 상기 읽기 게이트 커플들 각각 역시 상기 게이트 패턴들 중의 다른 인접하는 둘로 구성될 수 있다. 또한, 상기 게이트 패턴들 각각은 상기 쓰기 및 읽기 게이트들(WG, RG) 중의 어느 하나로 사용될 수 있다.
상기 읽기 게이트 커플들과 상기 쓰기 게이트 커플들은 상기 비트라인들의 진행 방향을 따라 교대로 배치될 수 있다. 다시 말해, 서로 인접하는 두 개의 읽기 게이트 커플들 사이에는 하나의 쓰기 게이트 커플을 구성하는 한 쌍의 쓰기 게이트들(WG)이 배치되고, 서로 인접하는 두 개의 쓰기 게이트 커플들 사이에는 하나의 읽기 게이트 커플을 구성하는 한 쌍의 읽기 게이트들(RG)이 배치될 수 있다.
상기 게이트 패턴들은 동일한 공정을 이용하여 형성될 수 있다. 이에 따라, 상기 쓰기 및 읽기 게이트들(WG, RG)은 물질, 두께, 및 모양 등에서 실질적으로 동일할 수 있다. 예를 들면, 상기 쓰기 및 읽기 게이트들(WG, RG)은 소정의 일함수를 갖는 도전성 물질로 형성되어, 그것의 아래에 위치하는 상기 활성영역(ACT)의 문턱 전압을 조절하는데 기여할 수 있다. 일부 실시예들에 따르면, 상기 쓰기 및 읽기 게이트들(WG, RG) 각각은 금속 질화물들 및 금속들 중의 적어도 하나를 포함할 수 있다. 예를 들면, 상기 쓰기 및 읽기 게이트들(WG, RG) 각각은, 차례로 적층되며 서로 다른 물질들로 이루어진, 제 1 금속성막 및 제 2 금속성막을 포함할 수 있다. 상기 제 1 금속성막은 금속 질화물(예를 들면, 티타늄 질화물 (TiN), 탄탈륨 질화물 (TaN), 티타늄 알루미늄 질화물 (TiAlN), 탄탈륨 알루미늄 질화물 (TaAlN), 니오븀 질화물 (NbN), 바나듐 질화물 (VN), 또는 텅스텐 질화물 (WN))로 형성되고, 상기 제 2 금속성막은 상기 제 1 금속성막보다 낮은 비저항을 갖는 물질들(예를 들면, 알루미늄 또는 텅스텐) 중의 하나로 형성될 수 있다.
일부 실시예들에서, 상기 반도체 장치가 CMOS 구조인 경우, 상기 게이트 패턴들을 형성하는 단계는 NMOSFET의 게이트 전극을 형성하는 단계 및 이와 독립적으로 실시되는 PMOSFET의 게이트 전극을 형성하는 단계를 포함할 수 있다. 하지만, 본 발명의 실시예들이 NMOSFET 및 PMOSFET의 게이트 전극들을 독립적으로 형성하는 상술한 예들에 한정되는 것은 아니다.
상기 셀 어레이는 상기 게이트 패턴들과 상기 활성영역들(ACT) 사이에 개재된 절연막 패턴들(GD)을 더 포함할 수 있다. 예를 들면, 상기 게이트 패턴들 각각은 상기 절연막 패턴들(GD)을 사이에 두고 상기 활성영역들(ACT)을 마주보도록 배치될 수 있다. 상기 절연막 패턴들(GD)은 고유전막들 중의 적어도 하나를 포함할 수 있다. 상기 쓰기 게이트들(WG) 아래에 배치되는 상기 절연막 패턴들(GD)은 물질, 두께, 및 모양 등에서 상기 읽기 게이트들(RG) 아래에 배치되는 상기 절연막 패턴들(GD)과 동일할 수 있다.
일부 실시예들에서, 상기 절연막 패턴들(GD)은 하프늄 산화물, 하프늄 실리케이트, 지르코늄 산화물, 또는 지르코늄 실리케이트 중의 적어도 하나로 형성될 수 있지만, 본 발명의 실시예들이 이러한 물질들에 한정되는 것은 아니다. 예를 들면, 상기 절연막 패턴들(GD)은 HfO2, ZrO2, La2O3, AL2O3, TiO2, SrTiO3, LaAlO3, Y2O3, HfOxNy, ZrOxNy, La2OxNy, Al2OxNy, TiOxNy, SrTiOxNy, LaAlOxNy, Y2OxNy, 이들의 실리사이드들, 및 이들의 합금들 중의 적어도 하나일 수 있으며, 이때 x 값은 대략 0.5 내지 대략 3이고 y 값은 0 내지 대략 2일 수 있다. 상기 절연막 패턴들(GD)은 화학기상증착(CVD), 원자층증착(ALD), 원자빔 에픽택시(MBE), 펄스드 레이저 증착(PLD), 및 액적 화학증착(LSMCD) 중의 한가지 기술을 사용하여 형성될 수 있다.
일부 실시예들에 따르면, 도 13에 도시된 것처럼, 상기 절연막 패턴들(GD) 각각은 차례로 적층된 제 1 게이트 절연막(GD1) 및 제 2 게이트 절연막(GD2)을 포함할 수 있다. 상기 제 1 게이트 절연막(GD1)은 실리콘 산화막이고, 상기 제 2 게이트 절연막(GD2)은 실리콘 산화막보다 큰 유전 상수를 갖는 절연성 물질들(예를 들면, 하프늄 산화물, 하프늄 실리케이트, 지르코늄 산화물, 또는 지르코늄 실리케이트) 중의 하나일 수 있다.
상기 셀 어레이는, 평면적으로 볼 때, 상기 게이트 패턴들 사이에 배치되는 복수의 접합 패턴들(JP)을 더 포함할 수 있다. 예를 들면, 상기 접합 패턴들(JP)은 상기 읽기 게이트 커플들을 구성하는 상기 읽기 게이트들(RG) 사이, 상기 쓰기 게이트 커플들을 구성하는 상기 쓰기 게이트들(WG) 사이, 및 상기 쓰기 및 읽기 게이트 커플들 사이에 배치될 수 있다.
상기 접합 패턴들(JP)은 상기 활성영역들(ACT) 각각의 상부면 상에 제공되어, 상기 반도체 기판(SUB)과 직접 접촉할 수 있다. 상기 활성영역들(ACT) 각각은 복수의 상기 접합 패턴들(JP)과 중첩되고, 상기 활성영역들(ACT) 중의 어느 하나 상에 제공된 접합 패턴들(JP)은 상기 활성영역들(ACT) 중의 다른 것들 상에 제공된 접합 패턴들(JP)과 이격되어 배치된다. 즉, 상기 접합 패턴들(JP)은 상기 반도체 기판(SUB) 상에 2차원적으로 배열되며, 그 각각은 상기 활성영역들(ACT) 중의 상응하는 하나와 중첩될 수 있다.
상기 접합 패턴들(JP) 각각은 에피택시얼 공정을 이용하여 형성되는 실리콘 게르마늄(SiGe) 패턴일 있지만, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 예를 들면, NMOSFET을 구현하기 위한 상기 접합 패턴(JP)은 PMOSFET을 구현하기 위한 접합 패턴(JP)과 물질에서 차이가 있을 수 있다. 예를 들면, 상기 접합 패턴(JP)은 NMOSFET의 경우 실리콘 카바이드(SiC)로 형성되고 PMOSFET의 경우 실리콘 게르마늄(SiGe)으로 형성될 수 있다. 이 실시예에 따르면, 상기 접합 패턴들(JP)은 N형의 도전형을 갖도록 형성될 수 있다.
상기 비트라인들(BL) 각각은 복수의 비트라인 플러그들(BCP)을 통해 그것의 아래에 위치하는 상기 활성영역들(ACT) 중의 상응하는 하나에 전기적으로 연결될 수 있다. 도 1에 도시된 것처럼, 평면적으로 볼 때, 상기 비트라인 플러그들(BCP)은 상기 읽기 게이트 커플들을 구성하는 상기 읽기 게이트들(RG) 사이에 위치할 수 있으며, 상기 비트라인 플러그들(BCP)은 상기 읽기 게이트 커플들을 구성하는 상기 읽기 게이트들(RG) 사이에 배치된 상기 접합 패턴들(JP)에 각각 연결될 수 있다. 다시 말해, 이 실시예에 따르면, 각 활성영역(ACT) 상에는 복수의 상기 비트라인 플러그들(BCP)이 제공되며, 이러한 비트라인 플러그들(BCP) 중의 인접하는 각 쌍 사이에는 네 개의 게이트 패턴들(즉, 하나의 쓰기 게이트 커플을 구성하는 한 쌍의 쓰기 게이트들(WG)과 서로 다른 읽기 게이트 커플들을 구성하는 한 쌍의 읽기 게이트들(RG))이 배치될 수 있다. 일부 실시예들에 따르면, 도시하지 않았지만, 상기 비트라인 플러그들(BCP)과 상기 접합 패턴들(JP) 사이에는 실리사이드 패턴들이 더 형성될 수 있다.
도 2에 도시된 것처럼, 게이트 스페이서들(SP)이 상기 게이트 패턴들 각각의 양 측벽들에 제공될 수 있다. 상기 게이트 스페이서들(SP)은 상기 게이트 패턴들을 형성한 이후에 형성될 수 있으며, 그 각각은 상기 반도체 기판(SUB)으로부터 멀어질수록 감소하는 폭을 가질 수 있다. 상기 게이트 스페이서들(SP)은 실리콘 산화막, 실리콘 산화 질화막, 또는 실리콘 질화막 중의 적어도 하나를 포함할 수 있다.
또한, 상기 비트라인들(BL)과 상기 게이트 패턴들 사이에는 층간절연막(ILD)이 제공될 수 있다. 상기 층간절연막(ILD)은 상기 비트라인들(BL)을 구조적으로 지지하며 상기 비트라인들(BL)과 상기 게이트 패턴들 사이의 전기적 분리를 가능하게 한다. 상기 층간절연막(ILD)은 실리콘 산화막, 실리콘 산화 질화막, 실리콘 질화막, 또는 저유전막들 중의 적어도 하나를 포함할 수 있다. 상기 비트라인 플러그들(BCP)은 상기 층간절연막(ILD)을 관통하여 상기 접합 패턴들(JP)에 각각 연결될 수 있다.
도 1 및 도 2에 도시된 것처럼, 상기 반도체 기판(SUB)에는 불순물 영역(99)이 형성될 수 있다. 상술한 것처럼, 상기 접합 패턴들(JP)이 N형의 도전형을 갖도록 형성될 경우, 상기 불순물 영역(99)은 상기 접합 패턴들(JP)과 동일한 도전형(즉, N형)을 가지면서 상기 쓰기 게이트들(WG) 아래에 형성될 수 있다. 평면적으로 볼 때, 상기 불순물 영역(99)은 상기 비트라인들(BL)을 가로지르도록 형성될 수 있다. 예를 들면, 상기 불순물 영역(99)은 상기 쓰기 게이트 커플들을 구성하는 상기 쓰기 게이트들(WG) 및 이들 사이에 위치하는 상기 접합 패턴들(JP)과 중첩되도록 형성될 수 있다.
상기 불순물 영역(99)이 상기 접합 패턴들(JP)와 동일한 도전형을 가질 경우, 상기 쓰기 게이트(WG), 상기 불순물 영역(99), 및 상기 접합 패턴들(JP)은 공핍-모드 트랜지스터와 동일한 또는 유사한 방식으로 동작하게 된다. 이러한 구성은 상기 쓰기 게이트들(WG)와 그 아래의 상기 활성영역(ACT) 사이의 게이트 누설 전류(gate leakage current)를 줄이는 것을 가능하게 한다. 게이트 누설 전류의 이러한 감소는 아래에서 도 16을 참조하여 설명될 멀티-프로그램 특성의 열화를 예방하는 것을 가능하게 한다.
도 5 내지 도 7는, 도 1의 점선들 I-I, II-II, 및 III-III을 따라 취해진, 본 발명의 다른 실시예들에 따른 오티피 메모리 장치의 단면도들이다. 설명의 간결함을 위해, 앞선 실시예들과 동일한 구성 요소는 동일한 참조번호를 통해 언급될 것이며, 이에 대한 중복적인 설명은 최소화될 수 있다.
이 실시예에 따른 오티피 메모리 장치의 셀 어레이는 반도체 기판(SUB) 상에 제공된 복수의 비트라인들(BL), 상기 반도체 기판(SUB)과 상기 비트라인들(BL) 사이에 제공된 복수의 게이트 패턴들, 및 상기 게이트 패턴들과 상기 활성영역들(ACT) 사이에 개재된 절연막 패턴들(GD)을 구비한다.
상기 반도체 기판(SUB)은 서로 평행한 라인 또는 바 형태의 활성영역들(ACT)을 포함하고, 상기 비트라인들(BL)은 상기 활성영역들(ACT) 상에 각각 형성될 수 있다. 상기 게이트 패턴들은 상기 비트라인들(BL) 및 상기 활성영역들(ACT)을 가로지르도록 배치될 수 있다.
상기 게이트 패턴들은 쓰기 게이트 커플들(write gate couples)을 구성하는 쓰기 게이트들(WG) 및 읽기 게이트 커플들(read gate couples)을 구성하는 읽기 게이트들(RG)을 포함할 수 있다. 상기 쓰기 게이트 커플들 각각은 상기 게이트 패턴들 중의 인접하는 둘로 구성될 수 있고, 상기 읽기 게이트 커플들 각각 역시 상기 게이트 패턴들 중의 다른 인접하는 둘로 구성될 수 있다. 또한, 상기 게이트 패턴들 각각은 상기 쓰기 및 읽기 게이트들(WG, RG) 중의 어느 하나로 사용될 수 있다. 상기 쓰기 및 읽기 게이트들(WG, RG) 각각은 금속 질화물들 및 금속들 중의 적어도 하나를 포함할 수 있다. 상기 절연막 패턴들(GD)은 고유전막들 중의 적어도 하나를 포함할 수 있다.
이 실시예에 따르면, 도 5에 도시된 것처럼, 상기 게이트 패턴들 각각은 게이트 라스트 공정을 통해 형성될 수 있다. 예를 들면, 상기 게이트 패턴들을 형성하는 단계는 희생 게이트 패턴들을 형성하고, 상기 희생 게이트 패턴들이 형성된 결과물을 덮는 주형막(ML)을 형성하고, 상기 주형막(ML)을 평탄화하여 상기 희생 게이트 패턴들의 상부면들을 노출시키고, 상기 희생 게이트 패턴들을 제거하여 게이트 영역들을 형성한 후, 상기 절연막 패턴들(GD) 및 상기 게이트 패턴들을 차례로 형성하는 것을 포함할 수 있다. 이 경우, 상기 절연막 패턴들(GD)은, 도 5에 도시된 것처럼, 상기 게이트 패턴들 각각의 하부면 및 측면들을 덮도록 형성될 수 있다. 즉, 상기 절연막 패턴들(GD)은 'U'자 형태의 단면을 갖도록 형성될 수 있다.
도 6 및 도 7에 도시된 것처럼, 상기 게이트 패턴들 각각은 상기 반도체 기판(SUB)의 가장 높은 상부면보다 낮은 바닥면을 갖도록 형성될 수 있다. 다시 말해, 상기 게이트 패턴은 상기 활성영역들(ACT) 사이에서 아래로 연장되어 상기 활성영역들(ACT) 각각의 양쪽 측벽들을 마주보는 부분(이하, 수직 연장부)을 포함할 수 있다. 일부 실시예들에 따르면, 도시하지 않았지만, 상기 수직 연장부와 상기 반도체 기판(SUB) 사이에는 추가적인 절연 패턴이 더 개재될 수 있다. 이에 더하여, 도시하지 않았지만, 상기 활성영역(ACT)의 상부에는, 상기 절연막 패턴들(GD)과 함께 상기 게이트 패턴을 상기 활성영역으로부터 이격시키는 절연 패턴이 더 개재될 수 있다.
한편, 도 13을 참조하여 앞서 설명된 것과 유사하게, 상기 절연막 패턴들(GD) 각각은 차례로 적층된 제 1 게이트 절연막(GD1) 및 제 2 게이트 절연막(GD2)을 포함할 수 있다. 상기 제 1 게이트 절연막(GD1)은 실리콘 산화막이고, 상기 제 2 게이트 절연막(GD2)은 실리콘 산화막보다 큰 유전 상수를 갖는 절연성 물질들(예를 들면, 하프늄 산화물, 하프늄 실리케이트, 지르코늄 산화물, 또는 지르코늄 실리케이트) 중의 하나일 수 있다.
상술한 내용들을 제외하면, 이 실시예에 따른 오티피 메모리 장치는 도 1 내지 도 4를 참조하여 설명된 오티피 메모리 장치와 동일한 기술적 특징들을 갖도록 구성될 수 있다.
도 8은 본 발명의 또 다른 실시예들에 따른 오티피 메모리 장치의 셀 어레이의 일부를 도시하는 평면도이고, 도 9 및 도 10은, 도 8의 점선 I-I을 따라 취해진, 본 발명의 또 다른 실시예들에 따른 오티피 메모리 장치의 단면도들이다. 설명의 간결함을 위해, 앞선 실시예들과 동일한 구성 요소는 동일한 참조번호를 통해 언급될 것이며, 이에 대한 중복적인 설명은 최소화될 수 있다.
이 실시예에 따른 오티피 메모리 장치의 셀 어레이는 반도체 기판(SUB) 상에 제공된 복수의 비트라인들(BL), 상기 반도체 기판(SUB)과 상기 비트라인들(BL) 사이에 제공된 복수의 게이트 패턴들, 및 상기 게이트 패턴들과 상기 활성영역들(ACT) 사이에 개재된 절연막 패턴들(GD)을 구비한다.
상기 반도체 기판(SUB)은 서로 평행한 라인 또는 바 형태의 활성영역들(ACT)을 포함하고, 상기 비트라인들(BL)은 상기 활성영역들(ACT) 상에 각각 형성될 수 있다. 상기 게이트 패턴들은 상기 비트라인들(BL) 및 상기 활성영역들(ACT)을 가로지르도록 배치될 수 있다.
도 8 내지 도 10에 도시된 것처럼, 상기 게이트 패턴들은 쓰기 게이트 커플들(write gate couples)을 구성하는 쓰기 게이트들(WG), 읽기 게이트 커플들(read gate couples)을 구성하는 읽기 게이트들(RG), 및 더미 게이트들(DG)을 포함할 수 있다. 일부 실시예들에 따르면, 도 9에 도시된 것처럼, 상기 쓰기, 읽기, 및 더미 게이트들(WG, RG, DG)은 도 2 내지 도 4를 참조하여 설명된 실시예들에서의 게이트 구조와 동일한 구조적 특징들을 갖도록 형성될 수 있다. 다른 실시예들에 따르면, 도 10에 도시된 것처럼, 상기 쓰기, 읽기, 및 더미 게이트들(WG, RG, DG)은 도 5 내지 도 7를 참조하여 설명된 실시예들에서의 게이트 구조와 동일한 구조적 특징들을 갖도록 형성될 수 있다.
상기 쓰기 게이트 커플들 각각은 상기 더미 게이트들(DG) 중의 하나를 사이에 두고 서로 인접한 상기 게이트 패턴들 중의 둘로 구성될 수 있다. 즉, 상기 더미 게이트들(DG) 각각은 상기 쓰기 게이트 커플들 각각을 구성하는 한 쌍의 쓰기 게이트들(WG) 사이에서 상기 비트라인들(BL) 및 상기 활성영역들(ACT)을 가로지르도록 배치될 수 있다. 상기 읽기 게이트 커플들 각각 역시 상기 게이트 패턴들 중의 다른 인접하는 둘로 구성될 수 있다. 또한, 상기 게이트 패턴들 각각은 상기 쓰기, 읽기, 및 더미 게이트들(WG, RG, DG) 중의 어느 하나로 사용될 수 있다. 상기 쓰기, 읽기, 및 더미 게이트들(WG, RG, DG) 각각은 금속 질화물들 및 금속들 중의 적어도 하나를 포함할 수 있다. 상기 절연막 패턴들(GD)은 고유전막들 중의 적어도 하나를 포함할 수 있다.
도 9 및 도 10에 도시된 것처럼, 상기 반도체 기판(SUB)에는 불순물 영역(99)이 형성될 수 있다. 상술한 것처럼, 상기 접합 패턴들(JP)이 N형의 도전형을 갖도록 형성될 경우, 상기 불순물 영역(99)은 상기 접합 패턴들(JP)과 동일한 도전형(즉, N형)을 가지면서 상기 쓰기 및 더미 게이트들(WG, DG) 아래에 형성될 수 있다. 평면적으로 볼 때, 상기 불순물 영역(99)은 상기 비트라인들(BL)을 가로지르도록 형성될 수 있다. 예를 들면, 상기 불순물 영역(99)은 상기 쓰기 게이트들(WG), 상기 더미 게이트(DG), 및 이들 사이에 위치하는 상기 접합 패턴들(JP)과 중첩되도록 형성될 수 있다.
상술한 내용들을 제외하면, 이 실시예에 따른 오티피 메모리 장치는 도 1 내지 도 4를 참조하여 설명된 오티피 메모리 장치와 동일한 기술적 특징들을 갖도록 구성될 수 있다.
도 11은 본 발명의 또 다른 실시예들에 따른 오티피 메모리 장치의 셀 어레이의 일부를 도시하는 평면도이고, 도 12는, 도 11의 점선 I-I을 따라 취해진, 본 발명의 또 다른 실시예들에 따른 오티피 메모리 장치의 단면도이다. 설명의 간결함을 위해, 앞선 실시예들과 동일한 구성 요소는 동일한 참조번호를 통해 언급될 것이며, 이에 대한 중복적인 설명은 최소화될 수 있다. 보다 구체적으로, 이 실시예에 따른 오티피 메모리 장치의 셀 어레이는 상기 접합 패턴들(JP)의 도전형 및 상기 불순물 영역(99)의 위치에서 도 1 내지 도 4를 참조하여 설명된 실시예의 그것과 다르다. 따라서, 이들과 관련된 기술적 차이를 제외한 다른 구성요소들에 대한 설명은 생략될 수 있다. 또한, 도 5 내지 도 10을 참조하여 설명된 다른 실시예들은 여기에서 도 11 및 도 12를 참조하여 설명될 기술적 차이를 갖도록 변형될 수 있으며, 이러한 변형은 당업자에 의해 용이하게 구현될 수 있으므로, 이에 대한 설명은 생략한다. '
도 11 및 도 12를 참조하면, 상기 접합 패턴들(JP)은 상기 반도체 기판(SUB)과 같은 도전형(예를 들면, P형)을 갖도록 형성될 수 있다. 이 경우, 상기 불순물 영역(99)은 상기 접합 패턴들(JP)과 다른 도전형(즉, N형)을 가지면서 상기 읽기 게이트들(RG)과 중첩되도록 형성될 수 있다. 예를 들면, 평면적으로 볼 때, 상기 불순물 영역(99)은 상기 비트라인들(BL)을 가로지르면서 상기 읽기 게이트들(RG) 및 이들 사이에 위치하는 상기 접합 패턴들(JP)과 중첩될 수 있다.
상술한 내용들을 제외하면, 이 실시예에 따른 오티피 메모리 장치는 도 1 내지 도 4를 참조하여 설명된 오티피 메모리 장치와 동일한 기술적 특징들을 갖도록 구성될 수 있다.
도 13은 도 2의 점선 S1에 의해 표시된 영역의 확대도이다.
도 13을 참조하면, 상기 불순물 영역(99)은 수평적 위치에 있어서 상기 쓰기 게이트(WG)와 그것에 인접한 상기 읽기 게이트(RG) 사이에 위치할 수 있다. 즉, 상기 불순물 영역(99)은 상기 쓰기 게이트(WG)와 중첩되지만, 상기 읽기 게이트(RG)와는 중첩되지 않도록 형성될 수 있다. 예를 들면, 상기 불순물 영역(99)의 수평적 경계는, 상기 쓰기 게이트(WG)와 그것에 인접한 상기 읽기 게이트(RG) 사이에 위치하는, 상기 접합 패턴(JP)의 중심(C)으로부터 이격된 지점에 위치할 수 있다. 또한, 상기 불순물 영역(99)은 상기 비트라인 플러그(BCP)에 연결된 상기 접합 패턴(JP)으로부터 이격되어 형성될 수 있다.
상기 불순물 영역(99)은 수직적 위치 또는 깊이에 있어서 상기 접합 패턴들(JP)의 바닥면들보다 깊게 형성될 수 있다. 즉, 상기 불순물 영역(99)의 바닥면은 상기 접합 패턴들(JP)의 바닥면들보다 상기 반도체 기판(SUB)의 상부면으로부터 깊은 위치에 위치할 수 있다.
도 5 내지 도 12를 참조하여 설명된 본 발명의 다른 실시예들은 도 13을 참조하여 설명된 상기 불순물 영역(99)의 수평적/수직적 경계의 위치들 및 상기 절연막 패턴들(GD)의 구조와 관련된 기술적 특징들을 가질 수 있다.
도 14는 비교예에 따른 오티피 메모리 장치의 셀 어레이의 일부를 도시하는 단면도이다. 설명의 간결함을 위해, 앞선 실시예들과 동일한 구성 요소는 동일한 참조번호를 통해 언급될 것이며, 이에 대한 중복적인 설명은 최소화될 수 있다.
도 2의 오티피 메모리 장치와 비교하면, 도 14의 오티피 메모리 장치는 상기 불순물 영역(99)을 포함하지 않도록 구성된다. 즉, 도 14의 오티피 메모리 장치의 경우, 상기 쓰기 게이트(WG) 아래의 상기 활성영역(ACT)은 상기 접합 패턴들(JP)과 다른 도전형을 갖도록 형성될 수 있으며, 상기 쓰기 게이트(WG), 상기 불순물 영역(99), 및 상기 접합 패턴들(JP)은 강화-모드 트랜지스터로서 동작하게 된다.
도 15는 오티피 메모리 장치에 대한 프로그램 동작 방법을 예시적으로 보여주는 순서도이다. 도 16은 비교예에 따른 오티피 메모리 장치에 대한 프로그램 특성을 예시적으로 보여주는 그래프이다.
도 15에 도시된 것처럼, 오티피 메모리 장치에 대한 프로그램 동작은 프로그램 동작을 실시한 후(S10), 프로그램 동작이 유효하게 실시되었는지를 확인하는 단계(S20)를 포함한다.
칩내 프로그램 산포 때문에, 상기 오티피 메모리 장치를 구성하는 메모리 셀들 중의 일부는 의도된 프로그램 특성을 갖지 못할 수 있다. 예를 들면, 일부 프로그램된 셀들에서의 읽기 전류가 원하는 크기보다 작을 수 있다. 이러한 불완전 프로그램의 문제를 해결하기 위해, 도 15에 도시된 것처럼, 상기 프로그램 동작이 불완전하게 프로그램된 셀들에 대해 추가적으로 실시될 수 있다. 하지만, 이러한 추가적인 프로그램 동작은 상술한 최초의 프로그램 동작에 의해 감소된 저항을 갖는 오티피 메모리 셀에 대해 실시된다. 이에 따라, 상기 추가적인 프로그램 동작 동안, 해당 메모리 셀을 통과하는 전류의 양이 프로그램되지 않은 경우에 비해 과도하게 증가할 수 있다.
도 14를 참조하여 설명된 것처럼, 상기 절연막 패턴들(GD)이 고유전막을 포함하는 오티피 메모리 장치의 경우, 이러한 과도한 전류는 해당 메모리 셀에서 과도한 줄-열 발생 및 이에 따른 산소-결핍 전도 경로의 단절(disconnection of oxygen vacancy conduction path)과 같은 기술적 문제들을 유발할 수 있다. 그 결과, 도 16에 도시된 것처럼, 상기 추가적인 프로그램 동작이 반복될수록, 메모리 셀의 읽기 전류는 의도하였던 것과는 반대로 감소할 수 있다.
하지만, 도 1 내지 도 12를 참조하여 설명된 오티피 메모리 장치의 경우, 상기 쓰기 게이트(WG), 상기 불순물 영역(99), 및 상기 접합 패턴들(JP)은 감소된 게이트 누설 전류 특성을 나타내는 공핍-모드 트랜지스터로서 동작하게 되며, 이는 상술한 비교예에 따른 오티피 메모리 장치에서의 기술적 문제를 완화시킬 수 있다.
도 17 및 도 18는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 장치들을 도식적으로 설명하기 위한 도면들이다.
도 17을 참조하면, 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 장치(1300)는 PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), 유무선 전자 기기 또는 이들 중의 적어도 둘을 포함하는 복합 전자 장치 중의 하나일 수 있다. 전자 장치(1300)는 버스(1350)를 통해서 서로 결합한 제어기(1310), 키패드, 키보드, 화면(display) 같은 입출력 장치(1320), 메모리(1330), 무선 인터페이스(1340)를 포함할 수 있다. 제어기(1310)는 예를 들면 하나 이상의 마이크로프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러, 또는 이와 유사한 것들을 포함할 수 있다. 메모리(1330)는 예를 들면 제어기(1310)에 의해 실행되는 명령어를 저장하는데 사용될 수 있다. 메모리(1330)는 사용자 데이터를 저장하는 데 사용될 수 있으며, 상술한 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다. 전자 장치(1300)는 RF 신호로 통신하는 무선 통신 네트워크에 데이터를 전송하거나 네트워크에서 데이터를 수신하기 위해 무선 인터페이스(1340)를 사용할 수 있다. 예를 들어 무선 인터페이스(1340)는 안테나, 무선 트랜시버 등을 포함할 수 있다. 전자 장치(1300)는 CDMA, GSM, NADC, E-TDMA, WCDMA, CDMA2000, Wi-Fi, Muni Wi-Fi, Bluetooth, DECT, Wireless USB, Flash-OFDM, IEEE 802.20, GPRS, iBurst, WiBro, WiMAX, WiMAX-Advanced, UMTS-TDD, HSPA, EVDO, LTE-Advanced, MMDS 등과 같은 통신 시스템의 통신 인터페이스 프로토콜을 구현하는데 이용될 수 있다.
도 18을 참조하면, 본 발명의 실시예들에 따른 반도체 장치들은 메모리 시스템(memory system)을 구현하기 위해 사용될 수 있다. 메모리 시스템(1400)은 대용량의 데이터를 저장하기 위한 메모리 소자(1410) 및 메모리 컨트롤러(1420)를 포함할 수 있다. 메모리 컨트롤러(1420)는 호스트(1430)의 읽기/쓰기 요청에 응답하여 메모리 소자(1410)로부터 저장된 데이터를 독출 또는 기입하도록 메모리 소자(1410)를 제어한다. 메모리 컨트롤러(1420)는 호스트(1430), 가령 모바일 기기 또는 컴퓨터 시스템으로부터 제공되는 어드레스를 메모리 소자(1410)의 물리적인 어드레스로 맵핑하기 위한 어드레스 맵핑 테이블(Address mapping table)을 구성할 수 있다. 메모리 소자(1410)는 상술한 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다.
상술된 실시예들에서 개시된 반도체 장치들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 반도체 장치들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
본 발명의 실시예들에 따른 반도체 장치가 실장된 패키지는 상기 반도체 장치를 제어하는 컨트롤러 및/또는 논리 소자 등을 더 포함할 수도 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
99: 불순물 영역 WG: 쓰기 게이트
RG: 읽기 게이트 DG: 더미 게이트
ISO: 소자분리막 ACT: 활성영역
BL: 비트라인 BCP: 비트라인 플러그
GD: 게이트 절연막 JP: 접합 패턴
SUB: 반도체 기판 SP: 게이트 스페이서

Claims (20)

  1. 제1 도전형을 갖는 반도체 기판;
    상기 반도체 기판의 상부 영역 내의 불순물 영역, 상기 불순물 영역은 상기 제1 도전형과 다른 제2 도전형을 갖고;
    상기 불순물 영역의 상면 상에 제공된 쓰기 게이트;
    상기 반도체 기판의 상면 상에 제공된 읽기 게이트;
    상기 읽기 게이트의 제1 측에 바로 인접하여 배치된 제1 접합 패턴; 및
    상기 읽기 게이트의 제2 측 및 상기 쓰기 게이트의 제1 측에 바로 인접하여 배치된 제2 접합 패턴을 포함하고,
    상기 제1 및 제2 접합 패턴들 각각은 상기 제2 도전형을 갖고,
    상기 제1 접합 패턴은 상기 불순물 영역과 이격되고,
    상기 제2 접합 패턴은 상기 불순물 영역 및 상기 반도체 기판과 접촉하는 메모리 장치.
  2. 청구항 1에 있어서,
    상기 제1 접합 패턴 상에서, 상기 제1 접합 패턴과 연결되는 콘택 플러그; 및
    상기 쓰기 게이트 및 상기 불순물 영역의 상기 상면 사이 그리고 상기 읽기 게이트 및 상기 반도체 기판의 상기 상면 사이에 배치된 절연 패턴을 더 포함하는 메모리 장치.
  3. 삭제
  4. 청구항 1에 있어서,
    상기 반도체 기판은 활성 영역들을 포함하고,
    상기 읽기 게이트 및 상기 쓰기 게이트 각각은 상기 반도체 기판의 상기 활성 영역들 사이에 위치한 부분을 포함하고,
    상기 읽기 게이트의 상기 부분 및 상기 쓰기 게이트의 상기 부분은 상기 반도체 기판의 상기 활성 영역들의 측벽들과 마주보는 메모리 장치.
  5. 제1 도전형을 갖는 반도체 기판;
    상기 반도체 기판 내의 불순물 영역, 상기 불순물 영역은 상기 제1 도전형과 다른 제2 도전형을 갖고,
    상기 반도체 기판의 상면 및 상기 불순물 영역의 상면 상의 절연 패턴;
    상기 절연 패턴의 제1 상면 상의 제1 및 제2 읽기 게이트들, 상기 절연 패턴의 상기 제1 상면은 상기 반도체 기판과 대향되고;
    상기 절연 패턴의 제2 상면 상의 제1 및 제2 쓰기 게이트들, 상기 절연 패턴의 상기 제2 상면은 상기 불순물 영역과 대향되고;
    상기 제1 쓰기 게이트 및 상기 제2 쓰기 게이트 사이의 제1 접합 패턴;
    상기 제1 읽기 게이트 및 상기 제2 읽기 게이트 사이의 제2 접합 패턴; 그리고
    상기 제1 읽기 게이트 및 상기 제2 읽기 게이트 사이에 배치되고, 상기 제2 접합 패턴과 연결되는 콘택 플러그를 포함하고,
    상기 제1 접합 패턴은 상기 불순물 영역에 의해 둘러싸인 바닥면을 갖고,
    상기 제2 접합 패턴은 상기 불순물 영역과 이격되고,
    상기 제1 및 제2 접합 패턴들은 상기 제2 도전형을 갖는 메모리 장치.
  6. 청구항 5에 있어서,
    상기 제1 읽기 게이트 및 상기 제1 쓰기 게이트 사이에 배치된 제3 접합 영역을 더 포함하되, 상기 제3 접합 영역은 상기 불순물 영역 및 상기 반도체 기판과 접촉하는 메모리 장치.
  7. 청구항 5에 있어서,
    상기 제1 쓰기 게이트, 상기 제2 쓰기 게이트, 상기 제1 읽기 게이트, 및 상기 제2 읽기 게이트를 가로지르고, 상기 콘택 플러그와 연결되는 비트라인을 더 포함하는 메모리 장치.
  8. 제1 도전형을 갖는 반도체 기판;
    상기 반도체 기판의 상부 영역 상의 불순물 영역, 상기 불순물 영역은 상기 제1 도전형과 다른 제2 도전형을 갖고;
    상기 반도체 기판의 상면 상의 읽기 게이트;
    상기 불순물 영역의 상면 상의 제1 쓰기 게이트;
    상기 제1 쓰기 게이트의 제1 측 및 상기 읽기 게이트의 제1 측에 인접한 제1 접합 패턴;
    상기 읽기 게이트의 제2 측에 배치된 제2 접합 패턴; 그리고
    상기 제2 접합 패턴 상에서, 상기 제2 접합 패턴과 연결되는 비트 라인 콘택 플러그를 포함하고,
    상기 제1 접합 패턴은 상기 불순물 영역과 접촉하고,
    상기 제1 접합 패턴은 상기 제2 도전형을 갖고,
    상기 제2 접합 패턴은 상기 제2 도전형을 갖는 메모리 장치.
  9. 청구항 8에 있어서,
    상기 불순물 영역의 바닥면은 상기 제1 접합 패턴의 바닥면의 아래로 연장되고,
    상기 메모리 장치는 상기 제1 쓰기 게이트 및 상기 불순물 영역의 상기 상면 사이 그리고 상기 읽기 게이트 및 상기 반도체 기판의 상기 상면 사이에 배치된 절연 패턴을 더 포함하는 메모리 장치.
  10. 청구항 8에 있어서,
    상기 불순물 영역의 상기 상면 상에 배치된 제2 쓰기 게이트를 더 포함하고,
    상기 제1 접합 패턴은 상기 불순물 영역에 의해 둘러싸인 바닥면을 갖고,
    상기 제1 쓰기 게이트 및 상기 제2 쓰기 게이트는 서로 인접하고,
    상기 제1 접합 패턴은 상기 제1 쓰기 게이트 및 상기 제2 쓰기 게이트 사이에 배치된 메모리 장치.
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