CN102612717B - 双阱沟道分裂otp存储单元 - Google Patents

Abstract

一种具有双阱的一次可编程存储单元，改进了电介质击穿，同时将漏电流降到最小。所述存储单元是利用用于核心电路和I/O(输入/输出)电路的标准CMOS工艺制造而成。具有存取晶体管和反熔丝器件的双晶体管存储单元或具有双重厚度栅极氧化层114和116的单晶体管存储单元100形成在双阱102和104中。双阱在类型上彼此相反，其中一个可为N型阱102，而另一个可为P型阱104。所述反熔丝器件形成具有薄栅极氧化层，且形成于与用于核心电路的阱相似的阱中。所述存取晶体管形成具有厚栅极氧化层，且形成于与用于I/O电路的阱相似的阱中。

Description

双阱沟道分裂OTP存储单元

相关申请的交叉引用

本申请要求2009年10月30日提交的美国临时专利申请No.61/256,608的优先权的权益，通过引用将其内容全部合并于此。

技术领域

本发明总地涉及非易失性存储器。更具体地，本发明涉及反熔丝器件。

背景技术

在下面描述中，术语MOS用于表示任意FET或MIS晶体管、半晶体管或电容器结构。为了简化实施例的描述，在下面，引用的栅极氧化层应被理解为包括电介质材料、氧化物或氧化物和电介质材料的组合。

在过去的30年间，反熔丝技术已经引起大量发明者、IC设计者和制造商们的极大关注。反熔丝是可改变为导电状态的结构，或换言之，是从不导电状态改变为导电状态的电子器件。同样，二进制状态，响应于例如编程电压或编程电流的电介质应力，可为高电阻和低电阻中的其中一种。反熔丝器件可被设置在存储器阵列中，从而形成所公知的一次可编程(OTP)存储器。

目前的反熔丝研发集中于3维薄膜结构和特殊金属间材料。这种反熔丝技术要求在标准CMOS工艺中未使用的额外设计步骤，禁止反熔丝在典型的VLSI和ASIC设计中的应用，其中可编程性可有助于克服以往缩短器件生命周期和常常增大芯片研发成本所具有的问题。因此，在工业中明显需要一种利用标准CMOS工艺的可靠的反熔丝结构。

在美国专利No.6,667,902(彭)中公开了一种利用标准CMOS工艺可制造的反熔丝存储单元。彭通过引入连接至电容器并平行于字线延伸的“行程序线”而尝试改进传统的相似平面DRAM的反熔丝阵列。如果被解码，则该行程序线可将存取晶体管的曝光最小化到高编程电压，否则这将通过已被编程的单元发生。在美国专利No.6,671,040中，彭通过增加可变电压控制编程电流进一步改进了他的阵列，据称该可变电压控制编程电流控制了栅极氧化层击穿的程度，以用于多级或模拟存储应用。

图1为彭所公开的反熔丝存储单元的电路图，而图2和图3分别示出了图1所示的反熔丝存储单元的简化平面图和截面图。图1中的反熔丝存储单元包括用于将位线BL耦接至反熔丝器件12的底板的通路或存取晶体管10。反熔丝器件12被认为是基于栅极电介质击穿的反熔丝器件。字线WL被耦接至存取晶体管10的栅极，以便使存取晶体管10导通，单元极板电压Vcp被耦接至反熔丝器件12的上极板，用于对反熔丝器件12进行编程。

从图2和图3可以看出，存取晶体管10和反熔丝器件12的布局非常简单明了。存取晶体管10的栅极14和反熔丝器件12的上板极16由相同的多晶硅层构造而成，它们跨有源区域18延伸。在有源区域18中的每个多晶硅层下方，形成薄栅极氧化层20，也称为栅极电介质，用于使多晶硅与下方的有源区域电隔离。在栅极14的两侧上是扩散区22和24，其中扩散区24被耦接至位线。虽然未示出，但是本领域技术人员将明白诸如侧壁间隔件形成、轻掺杂扩散(LDD)和扩散之类的标准CMOS设计和栅极硅化技术可适用。虽然传统的单晶体管和电容器单元结构被广泛使用，但由于针对高密度应用可获得的半导体阵列区域的节省，因此进一步期望单晶体管反熔丝单元。这种单晶体管反熔丝应当是可靠的，且制造简单，CMOS工艺成本低。

基于栅极电介质击穿的反熔丝器件在该工业中作为优选的OTP或仿真的多次可编程(MTP)非易失性存储器件而日益普及。应用于存储器阵列中或用作单个的可编程单元的这种反熔丝器件至少由两个区组成。第一是高压击穿区，第二是低压击穿区(或反熔丝区)。

图4为图1所示的反熔丝存储单元的改进式的截面图。正如图1的反熔丝存储单元，图4示出了双晶体管的反熔丝存储单元30，其由与反熔丝器件串联的存取晶体管组成。存取晶体管或存取器件包括位于厚栅极氧化层34上的多晶硅栅极32，厚栅极氧化层34自身形成于沟道36上。在沟道36的左侧为电连接至位线接触器40的扩散区38。在沟道36的右侧为与反熔丝器件共享的共同的扩散区42。反熔丝器件包括位于薄栅极氧化层46上的多晶硅栅极44，薄栅极氧化层46自身形成于沟道48上。厚栅极氧化层34可对应于用于高压晶体管的栅极氧化层，而薄栅极氧化层46可对应于用于低压晶体管的栅极氧化层。多晶硅栅极32和44可单独被控制，或者选择性地可彼此连接。例如，多晶硅栅极32可耦接至字线，而多晶硅栅极44可耦接至被控制的单元极板电压(VCP)。扩散区38和42两者均可具有可根据待使用的期望工作电压而被相同或不同掺杂的LDD区。厚场氧化层54或浅槽隔离(STI)氧化层56形成为用于使存储单元与其它存储单元和/或核心电路晶体管隔离。在2007年6月13日提交的共同所有的美国2007/0257331描述了可应用于非易失性存储器阵列中的交替双晶体管的反熔丝存储单元。薄栅极氧化层46的用途是在编程操作中当出现大的电场时击穿，从而在沟道48和多晶硅栅极44之间产生导电性连接。该导电性连接可被称作为导电联接或反熔丝。

这种在标准CMOS工艺中执行的反熔丝器件采用高压(HV)晶体管或输入/输出(I/O)晶体管和低压(LV)晶体管或核心晶体管来分别执行厚电介质区和薄电介质区。HV晶体管和LV晶体管的制作包括诸如肼形成和阈值电压(Vt)调节注入的工艺步骤。本领域技术人员将明白HV晶体管通常应用于诸如输入和输出缓冲器的I/O电路中或与可使用LV晶体管的核心区域相比要求较低漏泄和/或较高工作电压的电路中。另一方面，LV晶体管通常用于核心电路晶体管或用于例如要求高速切换性能的电路。因此，由于HV晶体管和LV晶体管被设计用于具体的应用，从而它们的电特性不同。在双晶体管反熔丝存储单元30中，期望将由多晶硅栅极44组成的反熔丝器件的Vt减到最小。因此利用LV晶体管工艺来形成反熔丝器件。如图4所示的示例，由多晶硅栅极44组成的反熔丝器件形成于低压p型阱(PWELL-LV)50中，低压p型阱50具有专为LV晶体管设定的掺杂浓度、Vt注入和栅极氧化层厚度。由多晶硅栅极32组成的存取器件形成于高压p型阱(PWELL-HV)52中，高压p型阱52具有专为HV晶体管设定的掺杂浓度、Vt注入和栅极氧化层厚度。因此，反熔丝器件的Vt将与核心电路晶体管的Vt相同。

降低任何存储器的成本的驱动因素是存储器阵列区域。当与诸如快闪存储单元的单晶体管存储单元相比时，图4中的双晶体管反熔丝存储单元30为相对较大的存储单元。在共同所有的美国专利No.7,402,855中描述了单晶体管反熔丝存储单元。

图5为在共同所有的美国专利No.7,402,855中所公开的单晶体管反熔丝存储单元的截面图。反熔丝器件60包括形成于基板沟道区64上的可变厚度栅极氧化层62、多晶硅栅极66、侧壁间隔件68、场氧化层区70、扩散区72以及扩散区72中的LDD区74。位线接触器76被示出为与扩散区72电接触。可变厚度栅极氧化层62由厚栅极氧化层和薄栅极氧化层组成，使得沟道长度的一部分被厚栅极氧化层覆盖，而沟道长度的剩余部分被薄栅极氧化层覆盖。从之前的这一点来看，薄栅极氧化层部分与单晶体管反熔丝存储单元的反熔丝器件部分对应，而厚栅极氧化层部分与单晶体管反熔丝存储单元的存取晶体管或存取器件部分对应。通常，薄栅极氧化层为可发生氧化层击穿的区。另一方面，与扩散区72相接的厚栅极氧化层边缘限定了通路边缘，在此处防止栅极氧化层击穿，且栅极66和扩散区72之间的电流将在此处流过用于被编程的反熔丝器件。虽然厚氧化层部分延伸至沟道区内的距离依赖于掩模等级，但厚氧化层部分优选被形成为至少与形成于相同芯片上的高压晶体管的最小长度一样长。

在当前示出的示例中，扩散区72通过位线接触器76或用于从多晶硅栅极66检测电流的其它线连接至位线，且可被掺杂以供给编程电压或电流。该扩散区72形成为紧靠可变厚度栅极氧化层62的厚氧化层部分。为了进一步保护反熔丝器件60的边缘免于高压损伤或漏电流，在制作工艺过程中可引入电阻器保护氧化层(RPO)，也称为硅化物保护氧化层，以便进一步使金属颗粒与侧壁间隔件68隔离。该ROP优选地在硅化工艺过程中使用，用于仅防止扩散区72的一部分和多晶硅栅极66的一部分被硅化。众所周知，被硅化的晶体管已知具有较高的漏泄，从而具有较低的击穿电压。由此具有非硅化的扩散区72将减少漏泄。扩散区72可被掺杂用于低压晶体管或高压晶体管或两者的导致相同或不同扩散剖面的组合。

再次，期望将由多晶硅栅极66的位于可变厚度栅极氧化层62的薄栅极氧化层部分上方的部分所定义的反熔丝器件的Vt降到最小。因此，利用LV晶体管工艺形成该反熔丝器件。如图5所示的示例，由薄栅极氧化层部分上方的多晶硅栅极66组成的反熔丝器件形成于低压p型阱PWELL-LV78中，低压p型阱PWELL-LV78具有专为LV晶体管设定的掺杂浓度、Vt注入和栅极氧化层厚度。由可变厚度栅极氧化层62的厚栅极氧化层部分上方的多晶硅栅极66组成的存取栅极形成于高压p型阱PWELL-HV80中，高压p型阱PWELL-HV80具有专为HV晶体管设定的掺杂浓度、Vt注入和栅极氧化层厚度。因此，反熔丝器件的Vt将与核心电路晶体管的Vt相同。

遗憾的是，用于制造半导体器件的铸造车间可能具有用于制造存储器件的核心电路的固定类型的LV晶体管工艺，其中Vt控制注入根据电路应用或作用而不同。半导体存储器件通常具有三个电路区域。第一为连接至半导体存储器件的封装的引脚的I/O电路。第二为例如包括任意逻辑电路或控制电路的核心电路。第三为包括存储单元的存储器阵列。组合该问题在于反熔丝通常以特定的LV晶体管工艺为基础被设计的事实，这意味着如果根据该特定的LV晶体管工艺被制造，则反熔丝器件符合正常工作的要求。如果铸造车间不具有适合于该设计的LV晶体管工艺，那么要求反熔丝器件的重新设计，以便使其符合可利用工艺的要求。这种重新设计需要相当的成本费用，这在铸造车间引入新一代工艺来供给新的制造技术节点(node)时更为需要。例如，45nm技术节点的LV工艺可能不同于20nm技术节点的LV工艺。

另一个重要问题是反熔丝存储器件的可靠性，更具体地是薄栅极氧化层的质量。薄栅极氧化层质量受下面的沟道表面的条件、在沟道表面上的掺杂剂的浓度和均匀性以及注入损伤等几个因素的影响。通常，反熔丝器件所经历的工艺步骤越多，则产生有缺陷的反熔丝器件的可能性越高。由于在制造之后终端用户对基于反熔丝的存储器件进行编程，因此在编程之前难以测试反熔丝器件的可靠性。因此，薄栅极氧化层的质量应最佳化，这是由于粗心编程的反熔丝或不可编程的反熔丝器件将同样地造成系统中的缺陷。在汽车制造业中，这种缺陷可产生灾难性的后果。

由于器件特征在尺寸上不断缩小，因此漏电流的极小化变得更为重要。图4和图5为在相似型的阱上制作的传统OTP单元的示例。虽然相对更早的结构它们是改进的结构，但制作工艺仍存在其挑战。需要使用Vt调节注入来解决漏电流的极小化。不过，Vt调节注入增加了存储单元所经历的工艺步骤的数量。这种工艺步骤的数量的增加使存储单元受到更高概率的可靠性问题的影响。这些结构还表现出对掩模对准问题的灵敏性，这将影响器件的功能性或可靠性。最后，不同的铸造车间和工艺节点之间的Vt工艺的差异造成了要求存储单元重新设计的问题。

在一次可编程(OTP)存储单元的编程过程中为将漏电流降到最小而控制电介质击穿的能力随着工艺节点以及第二货源的需求不断减少而变得越来越重要。关于可靠性、电路装配密度、成本和易于制造的重要性将保持不变。因此，非常期望提供一种基于反熔丝存储单元，其中通过被控制和可预知的电介质击穿来将漏电流降到最小，在具有最少附加的工艺步骤的标准设计下完成制作，在无需重新设计情况下，减少了对掩模对准问题的灵敏性，以及简化了工艺迁移。全部促成了较高的产品质量和缩减的制造成本的总的效果。

发明内容

本发明的一个目的是消除或削弱之前的反熔丝(anti-fuse)存储器件的至少一个缺点。

在第一方面，提供了一种存储器件。所述存储器件包括第一阱、第二阱、反熔丝器件和存取器件。所述第一阱可为第一类型，所述第二阱可为第二类型。所述反熔丝器件可被形成于所述第二阱上方，具有被掺杂为所述第二类型的第一多晶硅栅极，且所述存取器件可形成于所述第一阱上方，具有用于将所述反熔丝器件电耦接至位线接触器的第二多晶硅栅极。

在该第一方面的当前实施例中，所述反熔丝器件具有第一栅极氧化层，所述存取器件具有第二栅极氧化层，其中所述第二栅极氧化层比所述第一栅极氧化层厚。在这个当前实施例中，核心晶体管(coretransistor)器件可形成于与所述第二阱相同的第三阱中，且所述核心晶体管可具有厚度与所述第一栅极氧化层基本相同的栅极氧化层。可选择地，输入/输出晶体管器件可形成于与所述第一阱相同的第三阱中，且所述输入/输出晶体管器件可具有厚度与所述第二栅极氧化层基本相同的栅极氧化层。

根据可替换的实施例，所述反熔丝器件和所述存取器件可一起形成为具有可变厚度的栅极氧化层的沟道分裂(split-channel)反熔丝存储单元。可替代地，所述存取器件可通过扩散区被电耦接至所述反熔丝器件，其中所述扩散区可包括向所述第一多晶硅栅极和所述第二多晶硅栅极延伸的轻掺杂漏极(LDD)区。

在又一个替换的实施例中，所述反熔丝器件可包括具有形成于所述第二阱上的可变厚度的栅极氧化层的沟道分裂反熔丝存储单元。所述沟道分裂反熔丝存储单元可包括存取器件部分和反熔丝器件部分。所述存取器件部分可具有第三栅极氧化层，所述第三栅极氧化层比所述第一栅极氧化层厚。所述第二栅极氧化层和所述第三栅极氧化层的厚度可基本相同。

在另一个实施例中，所述反熔丝器件的所述第一栅极氧化层在所述第一多晶硅栅极的整个长度的下方可具有均匀的厚度。所述扩散区可包括向所述第二多晶硅栅极延伸的轻掺杂漏极(LDD)区，而省略向所述第一多晶硅栅极延伸的LDD区。此外，所述反熔丝器件可包括与所述第一多晶硅栅极相邻形成的第一侧壁间隔件，并且所述存取器件可包括与所述第二多晶硅栅极相邻形成的第二侧壁间隔件，其中所述第一侧壁间隔件比所述第二侧壁间隔件厚。

在第二方面，提供了一种存储器阵列。所述存储器阵列包括反熔丝器件和存取器件。所述反熔丝器件形成于第一类型的阱中，而所述存取器件形成于与所述第一类型相反的第二类型的阱中，用于将所述反熔丝器件电耦接至相应的位线。在当前的方面，所述反熔丝器件可包括被掺杂为所述第一类型的多晶硅栅极。根据第二方面的当前实施例，所述反熔丝器件和所述存取器件中的每一个被形成为具有可变厚度的栅极氧化层的单晶体管反熔丝存储单元，其中所述反熔丝器件具有第一栅极氧化层厚度，且所述存取器件具有大于所述第一栅极氧化层厚度的第二栅极氧化层厚度。

通过查阅下面的本发明具体实施例的描述并结合附图，本发明的其它方面和特点对于本领域普通技术人员将变得明显。

附图说明

现在将参照附图仅作为示例来描述本发明的实施例，在附图中：

图1为DRAM型反熔丝单元的电路图；

图2为图1中的DRAM型反熔丝单元的平面布局；

图3为图2中的DRAM型反熔丝单元沿线x-x的截面图；

图4为双晶体管反熔丝存储单元的截面图；

图5为单晶体管反熔丝存储单元的截面图；

图6为根据当前的实施例的单晶体管双阱沟道分裂反熔丝存储单元的截面图；

图7为根据当前的实施例的双晶体管双阱反熔丝存储单元的截面图；

图8为根据当前的实施例的没有LDD区的双晶体管双阱反熔丝存储单元的截面图；

图9为根据当前的实施例的没有LDD区的单晶体管反熔丝存储单元的截面图；

图10A至图10G示出了用于形成图6的单晶体管双阱反熔丝存储单元的COMS工艺步骤；

图11A至图11G示出了用于形成图7的双晶体管双阱反熔丝存储单元的COMS工艺步骤；

图12A至图12G示出了用于形成图8的没有LDD区的双晶体管双阱反熔丝存储单元的COMS工艺步骤；

图13A至图13E示出了用于形成图9的没有LDD区的单晶体管反熔丝存储单元的COMS工艺步骤；以及

图14为根据当前的实施例的存储器件的截面图。

具体实施方式

本发明的实施例解决关于在OTP单元的编程过程中对OTP存储单元的反熔丝器件的电介质击穿进行的改进控制同时将漏电流降到最小的需要。根据当前的实施例，这是通过制作关于不同或相反类型的阱的存取晶体管和反熔丝器件来实现。这些实施例利用无需增加的设计步骤的标准CMOS器件设计描述了单晶体管1T存储单元和双晶体管2T存储单元，下面被称为双阱反熔丝存储单元，这是由于在形成存储器阵列外部的其它晶体管器件时可同时制作双阱反熔丝存储单元的结构。

具体地，这些实施例的双阱反熔丝存储单元包括第一类型的第一阱、第二类型的第二阱、形成于第二阱上方的具有掺杂有第二类型的多晶硅栅极的反熔丝器件以及形成于第一阱上方具有掺杂有第二类型的多晶硅栅极的用于将位线接触器电耦接至反熔丝器件的存取器件。根据这些实施例，薄栅极氧化层，相似于用于核心电路的薄栅极氧化层，用于反熔丝器件，而厚栅极氧化层，相似于用于I/O电路的厚栅极氧化层，用于存取晶体管。相似地，第一阱和第二阱可为用于I/O电路和核心电路的相同的类型。

应用于这些实施例中的阱可被形成为低压(LV)阱或高压(HV)阱。低压阱可用于高速工作的半导体器件的核心逻辑电路，而高压阱可用于要求较低漏泄和较高工作电压的输入/输出(I/O)电路工艺。

图6为根据当前的实施例的两个相邻1TN型阱沟道分裂反熔丝存储单元100的截面图。在该实施例中，每一个1T双阱沟道分裂反熔丝存储单元100的结构与图5所示的反熔丝存储单元的结构相同。这两个单元的区别在于阱类型。图5中的反熔丝存储单元形成在存取晶体管和反熔丝器件两者的两个P型阱中，而目前所示的图6中的反熔丝存储单元形成在两个不同类型的阱中。反熔丝存储单元100主要包括N型阱102和P型阱104、形成于薄栅极氧化层114上和厚栅极氧化层116上的N+掺杂多晶硅栅极106、N+扩散区108。形成于薄栅极氧化层114上的N+掺杂多晶硅栅极106为反熔丝器件，其中栅极106和薄栅极氧化层114形成具有N型阱102的电容结构。形成于厚栅极氧化层116上的N+掺杂多晶硅栅极106为存取器件。

因此，反熔丝存储单元100包含具有形成于N型阱102上的薄栅极氧化层114的反熔丝器件和具有形成于P型阱104上的厚栅极氧化层116的存取晶体管。由于这两个器件有效地合并至一起，因此N+掺杂多晶硅栅极106跨于N型阱102和P型阱104两者的上方。在这些实施例中，在形成该器件的核心逻辑晶体管的同时，形成薄栅极氧化层114，因此具有相同的厚度。相似地，在形成器件的输入/输出(I/O)晶体管的同时形成厚栅极氧化层116，因此具有相同的厚度。

继续单元100的结构，N+扩散区108形成于P型阱104中，具有在与多晶硅栅极106相邻的侧壁间隔件110下方延伸的LDD区112。用于读取单元的位线接触器118形成于P型阱104中的N+扩散区108上。STI区120被形成以使反熔丝存储单元100与其它的存储单元或核心电路隔离。虽然当前的实施例描述了N型阱反熔丝器件和P型阱存取器件，但也可以形成阱的类型和扩散区的类型颠倒的替换实施例。

通过在栅极106和N型阱102之间确立足够高的电压差而使反熔丝器件的薄栅极氧化层114破裂，从而实现对反熔丝器件的编程。在当前的实施例中，这是通过向位线接触器118加偏压VSS，同时将N+掺杂多晶硅栅极106驱动至正编程电压电平而实现。在这种条件下，在栅极106和N型阱102之间形成导电连接。那么通过向栅极106施加正读取电压可读取存储单元100，从而当反熔丝器件中的任意形成的导电连接将读取电压耦接至N型阱102时导通存取晶体管。N型阱102可被视为充当另一个N型扩散区，从而存取晶体管将读取电压耦接至位线接触器118。如果连接至位线接触器118的位线被预充电至VSS，则位线电压将增大，且可由适合的检测电路检测。

在对存储单元进行编程过程中，反熔丝器件的薄栅极氧化层的作用像是阱和相似被掺杂的多晶硅栅极之间的电容器，确保在该区中将发生电介质击穿并在栅极和沟道之间产生导电连接。一旦被编程，考虑到对该单元的编程状态进行读取，则位线接触器可被电耦接至存取晶体管。不过，反熔丝器件的电容结构通过利用较低编程电压考虑到电介质击穿的控制，并具有电介质击穿的位置的可预测性。具有相反类型阱的存取器件被制作为与该存储器阵列外部的其它的p型或n型晶体管器件(例如厚栅极氧化层I/O晶体管)相似，以便将漏电流降到最小。具有不同类型的阱的附加益处是掩模对准问题的极小化，这是由于不管该结构的反熔丝器件部分或存取晶体管部分是否不重合来覆盖于另一个阱的上方将总是在电容部分发生击穿。

这个实施例中的结构是通过利用用于形成I/O晶体管和核心电路的标准的CMOS设计而无需额外的步骤来制作。这导致更可靠的存储单元，同时基本维持相同的制造成本。通过利用双阱结构，为反熔丝器件而形成的作为结果的N+多晶硅栅极-薄栅极氧化层-N型阱电容结构促使电介质击穿。因此，相对于图5中的形成于P型阱中的反熔丝器件，利用较低的编程电压可更容易对该反熔丝器件进行编程。这种直接益处包括较快的编程速度和节能。通过将N型存取器件维持在P型阱内和采用厚栅极氧化层，将漏电流降到最小。

如图6所示，利用1T存储单元来减少关于给定的存储器阵列密度的存储器阵列台面面积。可替代地，关于固定面积，存储器阵列密度可增加。根据技术要求，还可利用传统的2T存储单元。图7示出了根据另一个实施例的2T双阱反熔丝存储单元。

图7为2T双阱反熔丝存储单元200的截面图。存储单元200包括反熔丝器件201和存取器件205。反熔丝器件201由位于厚栅极氧化层210和薄栅极氧化层218上方的N+掺杂栅极多晶硅组成，其中厚栅极氧化层210和薄栅极氧化层218处于N型阱202上方。在当前的实施例中，在形成该器件的核心逻辑晶体管的同时形成薄栅极氧化层218，因此具有相同的厚度。相似地，在形成装置的输入/输出(I/O)晶体管的同时形成厚栅极氧化层210，因此具有相同的厚度。

反熔丝器件201基本与图6中的反熔丝器件100相同，除了厚栅极氧化层210和薄栅极氧化层218均处于N型阱202上方。存取器件205位于P型阱204上方，且包括形成于厚栅极氧化层210上方的N+掺杂多晶硅栅极208。第一N+扩散区214处于两个器件201和205之间，跨于N型阱202和P型阱204两者上。扩散区214进一步包括在与两个栅极208和216相邻的侧壁间隔件212和222下方延伸的LDD区224。位线接触器228形成于P型阱204中的第二N+扩散区206上，第二N+扩散区206具有在与多晶硅栅极208相邻的侧壁间隔件212下方延伸的LDD区226。STI230形成于栅极216的与漏极相反的右侧，以便使存储单元200与其它的存储单元或核心电路隔离。

反熔丝器件201的编程是通过当在栅极216和N型阱202之间施加足够高的电压差时使反熔丝器件201的薄栅极氧化层218破裂以便形成导电连接来实现。这是通过向位线接触器228加偏压VSS、导通存取器件205、且向反熔丝器件201的栅极216施加编程电压而实现。因此，向N型阱202加偏压VSS，而向栅极216驱动编程电压电平。然后可通过向存取器件205的栅极208施加第一读取电压和向反熔丝器件201的栅极216施加第二读取电压来读取存储单元200。如果在反熔丝器件201中形成导电连接，则第二读取电压被耦接至N型阱202和扩散区214。于是通过第一读取电压的施加而导通的存取器件205将扩散区214耦接至位线接触器228。至于图6的实施例，连接至位线接触器228的位线可随其电压电平的增加而被检测到，以便读取存储单元200的被编程状态。

之前描述的图7的实施例示出了利用可变厚度的栅极氧化层器件作为反熔丝器件的2T双阱反熔丝存储单元。根据下面的替换实施例，可以替代地使用具有均匀的薄栅极氧化层的反熔丝器件。图8示出了这种替换实施例。

图8为根据替换实施例的2T双阱反熔丝存储单元300的截面图。图8中的2T双阱反熔丝存储单元300与图4所示的单元相似，其中图4示出了具有被描述为HV型和LV型的相似类型的阱的2T反熔丝存储单元。存储单元300包括反熔丝器件301和连接至位线接触器314的存取晶体管303。反熔丝器件301利用N+掺杂多晶硅栅极302的整体长度下方的薄栅极氧化层304形成于N型阱306上。N+掺杂多晶硅栅极302与N型阱306形成电容结构。存取晶体管303形成于P型阱308上，且包括N+掺杂多晶硅栅极312下方的厚栅极氧化层310。第一N+扩散区322在两个栅极312和302之间跨于N型阱306和P型阱308上，第二扩散区320位于P型阱308内，在栅极312的左侧。为了提供与其它的存储单元或核心电路的隔离，STI区328形成在栅极302的右侧。用于读取存储单元300的位线接触器314位于第二扩散区320上。

扩散区320和322具有在与栅极312相邻的侧壁间隔件318下方延伸的LDD区324和326。然而，由于在栅极302的侧壁间隔件316的下方未形成LDD区，因此侧壁间隔件316可形成为尽可能厚，且可比侧壁间隔件318厚。这意味着相比多晶硅栅极312的右侧边缘和扩散区322的左侧边缘之间的间隔，扩散区322的右侧边缘与多晶硅栅极302的左侧边缘相距的更远。没有该LDD区，则在编程过程中仅在栅极302和N型阱306之间形成导电连接。实验已显示出在反熔丝器件301中存在LDD可使得导电连接形成于栅极302和LDD区之间。这种导电连接可表现出不同于栅极302和N型阱306之间形成的导电连接的电特性，从而改变了反熔丝器件301的期望的性能。

之前所示的双阱反熔丝存储单元的实施例包括与位线接触器串联的存取器件和反熔丝器件。根据又一替换实施例，可从该存储单元中省略存取器件。在该替换实施例中，存储单元仅包括由N型阱上方的N+掺杂多晶硅栅极和均匀的薄栅极氧化层组成的反熔丝器件。图9示出了这种存储单元的实施例。

图9为形成于在漏极没有LDD区的N型阱上方的1T反熔丝存储单元400的截面图。该实施例示出了位于N型阱402的上方的具有薄栅极氧化层412的反熔丝器件401，厚度与核心电路晶体管的位于N+掺杂多晶硅栅极410下方的栅极氧化层的厚度相似。用于读取该存储单元的位线接触器408位于P型阱404内的N+扩散区406的上方。由于该实施例未要求LDD区，因此侧壁间隔件414形成为与栅极410相邻，且使得其厚度大于典型的侧壁间隔件，例如针对图8中的存取器件303所形成侧壁间隔件318。为使存储单元400与其它的存储单元或核心电路隔离，在与漏极相反的栅极410附近形成STI区418。

在这些实施例中，利用用于制作器件的核心电路和I/O晶体管电路的相同的CMOS设计步骤来制作上述反熔丝存储单元。具体地，用于形成双阱反熔丝存储单元实施例的至少厚栅极氧化层、薄栅极氧化层、N型阱、P型阱和扩散区的设计步骤与用于形成该存储器阵列外围的I/O电路和核心晶体管电路的设计步骤相同。所有需要的是为形成I/O结构和核心晶体管结构所需的掩膜级与包括存储器阵列的反熔丝存储单元的相应结构的形成适应。相对于核心结构和I/O晶体管结构无需额外的用于形成存储器阵列结构的设计步骤，这带来了较低工艺复杂性和较低制造成本的益处。由于CMOS工艺的可量测性实现了轻便以减少工艺节点，因此实现了额外成本的节省。这意味着为一个工艺节点所配置的掩模组仅需要被调节比例以用于较低的工艺节点，而非重新设计。图10至图13示出了为产生之前所示的反熔丝存储单元实施例中的每一个的相关结构所需的主要设计步骤。由于本领域技术人员将理解该工艺步骤的顺序和实施可从附图中有意图地被省略，因此未示出所有工艺步骤。

图10A至图10G描述了制作图6所示的1TN型阱沟道分裂反熔丝存储单元100的掩模和设计步骤。图6所示的相同的附图标记用于标注图10A至图10G中的相同特征。

图10A示出了之前形成的将用于电路之间隔离的STI区120。在图10A中，在晶片上图案化P型阱掩模550，随后注入p型掺杂剂。掩模550阻挡该p型掺杂剂渗入基板。注意的是，同时形成I/O晶体管P型阱或核心晶体管P型阱。

图10B示出了经驱入(drive-in)或退火之后所产生的P型阱104。P型阱104可与用于I/O晶体管的那些相同。图10B示出了用于形成N型阱的第一步骤，其包括利用N型阱掩模552图案化晶片，随后将n型掺杂剂注入未被N型阱掩模552覆盖的暴露的基板内。N型阱掩模552防止n型掺杂剂进入P型阱104。注意的是，同时形成I/O晶体管N型阱或核心晶体管N型阱。

图10C示出了阱102和104的完整构成。在图10C中，在基板上方沉积中间栅极氧化膜554，随后利用中间栅极氧化层掩模556图案化以使薄栅极氧化层所形成的区域暴露。被栅极氧化层掩模556所覆盖的氧化膜554为待形成厚栅极氧化层的区域。注意的是，中间栅极氧化层掩模556被放置为使得厚栅极氧化层区域形成于P型阱104内。左栅极氧化层掩模556部分具有与P型阱104和N型阱102的界面基本对准的左边缘。类似地，右栅极氧化层掩模556部分具有与P型阱104和另一N型阱102的界面基本对准的右边缘。

将未被栅极氧化层掩模556覆盖的暴露区域回蚀刻至基板。虽然在图10C中未示出，不过随后去除栅极氧化层掩模556，且在暴露的基板和保留的中间栅极氧化膜554上方沉积较薄的第二栅极氧化膜。该较薄的第二栅极氧化膜形成了最终的薄栅极氧化层(如图10D中所示的558)，而结合的氧化膜554和较薄的第二栅极氧化膜形成了最终的厚栅极氧化层(如图10D中所示的555)。可替代地，在暴露的基板上生长薄栅极氧化层以形成最终的薄栅极氧化层，来代替沉积第二栅极氧化膜。在保留的中间栅极氧化膜554下方也发生这种生长，从而增加了其最终的厚度。本领域技术人员应当理解，生长于中间栅极氧化膜554下方的薄氧化层的厚度将与生长于暴露的基板上的薄氧化层的厚度不同。

图10D描述了在图10C中形成最终的厚栅极氧化层555和最终的薄栅极氧化层558之后关于反熔丝存储单元的多晶硅栅极的形成阶段。首先是在厚栅极氧化层555和薄栅极氧化层558上方沉积多晶硅层560，随后利用栅极图案化掩模562来进行图案化。然后使晶片经受回蚀刻，以便去除未被栅极图案化掩模562覆盖的暴露的多晶硅层560和任何下方的薄或厚栅极氧化层材料。

通过二段工艺形成了源极/漏极区；LDD注入和N+注入。图10E示出了源极/漏极形成的第一步骤，其中涂覆LDD掩模564，以使基板中形成LDD的区域暴露，而阻挡未形成LDD的其它的结构。在通过LDD掩模564使选择的区域暴露之后，随后进行低剂量n型注入步骤，以在P型阱104中产生LDD区。

图10F示出了利用本领域公知技术形成的侧壁间隔件110。在图10F中也示出了图10E中注入的低剂量区112。现在示出源极/漏极形成的第二步骤，其将N+注入到低剂量区112内。完成该注入工艺时，需要退火工艺，以激活被注入的掺杂剂且修复任何注入损伤。因而所产生的结构如图10G所示。

利用已知的后端互连设计步骤在P型阱104中的N+扩散区108上形成图10G所示的位线接触器118。本领域技术人员熟知用于互连形成的后端设计步骤。

图11A至图11G描述了图7所示的2T双阱反熔丝存储单元200的形成步骤。在该实施例的形成中使用的工艺步骤与针对图10A至图10G中所述的实施例所描述的工艺步骤基本相同。这两个实施例的主要区别取决于在制作过程中为产生这些结构而使用的光掩模的差异。进一步解释形成2T双阱反熔丝存储单元的工艺流程。

图11A示出了形成的将用于电路之间的隔离的STI区230。示出了形成P型阱的步骤。在晶片上图案化P型阱掩模550，随后注入p型掺杂剂。

图11B示出了形成的P型阱204和用于形成N型阱的起始步骤。这包括利用N型阱掩模552图案化晶片，以仅使该基板的待注入n型掺杂剂的区域暴露。

经完成图11A和图11B中的两个注入，所产生的N型阱202和P型阱204如图11C所示。在图11C中，在基板上方沉积中间栅极氧化膜554，并利用中间栅极氧化层掩模556对其图案化，然后对其进行蚀刻。该步骤限定了将用于厚栅极氧化层210和薄栅极氧化层218的区域，且之前针对图10C所述的薄栅极氧化层和厚栅极氧化层形成技术适用于目前所述的工艺。

图11D描述了在形成最终的薄栅极氧化层和厚栅极氧化层之后的栅极形成阶段。在最终的薄栅极氧化层和厚栅极氧化层上方沉积多晶硅层560，并涂覆栅极图案化掩模562，以限定反熔丝存储单元的多晶硅栅极。最后，执行蚀刻步骤，以去除未被栅极图案化掩模562覆盖的所有多晶硅和栅极氧化层。

通过二段工艺形成源极/漏极区；LDD注入和N+注入。图11E示出了经图11D所述的最后蚀刻步骤之后所产生的栅极氧化层和多晶硅结构。在图11E中，使未被掩模564覆盖的暴露区域经受低剂量n型注入，以产生LDD区。

在图11E中注入的低剂量区在图11F中被示为区224和226。在图11F中示出了源极/漏极形成的第二步骤，其开始于侧壁间隔件212和222的形成，随后将N+注入到区224和226内。经完成该注入工艺，需要退火工艺，来激活被注入的掺杂剂并修复任何注入损伤。所产生的结构如图11G所示。利用已知的后端互连设计步骤在P型阱中的沟道N+扩散区206上形成图11G所示的位线接触器228。本领域技术人员熟知用于互连形成的后端设计步骤。

图12A至图12G描述了制作图8所示的形成于N型阱上方的在沟道的漏极端没有LDD区的2T双阱反熔丝存储单元结构的设计步骤。制作图8所示的结构的工艺流程与应用于I/O晶体管和核心晶体管的制作中的标准CMOS工艺流程相同。图12所示的工艺流程遵循与针对图11所述的相同的工艺流程，除了栅极氧化层的厚度均匀，且未形成最靠近反熔丝器件的LDD区。这些结构性的差异在于工艺中光掩模步骤的差异。本领域技术人员熟知光掩模工艺，且能够理解图11和图12所示的工艺步骤之间的区别。

图12A示出了形成的STI区328和在晶片上被图案化的P型阱掩模550。使未被P型阱掩模550覆盖的暴露区域经受p型掺杂剂的注入。所产生的P型阱如图12B所示。图12B示出了利用N型阱掩模552图案化晶片，随后将n型掺杂剂注入到未被阱掩模552覆盖的区域内。

经完成图12A和12B中的这两个注入，所产生的阱308和阱306如图12C所示。随后，在基板上方沉积中间栅极氧化膜554，且涂覆中间栅极氧化层掩模556。将未被栅极氧化层掩模556覆盖的暴露区域回蚀刻至基板，并在暴露的基板上沉积较薄的栅极氧化膜或生长薄栅极氧化层。

图12D描述了较薄的第二栅极氧化层的沉积或生长之后的栅极形成阶段，从而形成厚栅极氧化层555和薄栅极氧化层558。图12D示出了在厚栅极氧化层555和薄栅极氧化层558上方沉积多晶硅层560，随后涂覆栅极图案化掩模562。注意的是，利用最右边的栅极图案化掩模部分562在N型阱306中形成反熔丝器件，该反熔丝器件具有均匀的薄栅极氧化层558。使晶片经受蚀刻步骤，以去除所有暴露的多晶硅560和下方的栅极氧化层558。

通过二段工艺形成了源极/漏极区；LDD注入和N+注入。图12E示出了源极/漏极形成的第一步骤、LDD掩模564和为产生LDD区的低剂量n型注入的应用。注意的是，用于由多晶硅560和薄栅极氧化层558组成的反熔丝器件的LDD掩模564覆盖反熔丝器件结构的两侧。因此，随后的LDD注入设于距离该反熔丝器件结构的边缘预定的距离处。

图12F示出了图12E中所注入的低剂量区。图12F示出了源极/漏极形成的第二步骤。这些步骤包括侧壁间隔件316和318的形成以及随后的N+注入。在一个实施例中，侧壁间隔件316的形成可包括非标准侧壁间隔件形成步骤，以具有大于典型的侧壁间隔件的厚度。注意的是，N型阱306中的反熔丝器件的侧壁间隔件316不具有形成于其下方的LDD区。经完成注入工艺，需要退火工艺，以激活所注入的掺杂剂并修复所有注入损伤。所产生的结构如图12G所示。

利用已知的后端互连设计步骤在P型阱中的沟道上方形成图12G所示的位线接触器314。本领域技术人员熟知用于互连形成的后端设计步骤。

图13A至图13E描述了制作图9所示的1T反熔丝存储单元的设计步骤。制作图9所示的结构的工艺流程与应用于I/O电路和核心电路的制作中的标准CMOS工艺流程相同。图13A至图13E所示的工艺流程基本遵循与图10至图12所解释的相同的工艺流程。应当注意的是，图13A至图13E中的工艺流程不包含描述中间栅极氧化层沉积和蚀刻以及LDD注入的图，因为针对该结构的形成不需要这些步骤，且在用于形成I/O电路和核心电路的工艺步骤的过程中遮住这些。

图13A示出了形成的将用于电路之间的隔离的STI区418。在晶片上图案化P型阱掩模550，随后注入p型掺杂剂，形成P型阱。图13B示出了经涂覆N型阱掩模552之后所产生的P型阱404。P型阱404被保护免于n型掺杂剂的注入，n型掺杂剂用于在P型阱404的两侧形成N型阱。

经完成图13A和13B中的这两个注入，所产生的阱402和阱404如图13C所示。由于不需要厚栅极氧化层，因此图9中的结构具有在中间氧化层蚀刻步骤过程中被沉积然后被回蚀刻的中间氧化层。之后，在基板上沉积或生长薄栅极氧化膜558，随后沉积多晶硅层560。涂覆栅极图案化掩模562，以用于限定反熔丝器件的多晶硅栅极和薄栅极氧化层叠层。然后处理蚀刻步骤，以去除未被掩模562覆盖的所有材料。

在标准的CMOS工艺中，通常通过二段工艺形成源极/漏极区；LDD注入和N+注入。由于图9中的结构不需要LDD区，因此图13A至图13E未示出第一步骤LDD注入。例如，由图10E所示的工艺步骤描述了LDD注入的工艺步骤。在当前的工艺中，在图13D之前，光致抗蚀剂掩模将覆盖图13D所示的结构，以便阻止器件接收LDD注入掺杂。

图13D示出了源极/漏极形成的第二步骤，N+注入。这些步骤包括侧壁间隔件414的形成以及随后的N+注入。在一个实施例中，侧壁间隔件414的形成可包括非标准侧壁间隔件形成步骤，以具有大于典型的侧壁间隔件的厚度。经完成注入工艺，需要退火工艺，以激活所注入的掺杂剂并修复所有注入损伤。所产生的结构如图13E所示。

利用已知的后端互连设计步骤在P型阱中的N+扩散区406上形成图13E所示的位线接触器408。本领域技术人员熟知用于互连形成的后端设计步骤。

如之前所述，用于形成不同的反熔丝存储单元的步骤与用于形成该器件的相应结构的I/O晶体管和/或核心晶体管的CMOS工艺步骤相同。图14示出了将在半导体器件上制作的双阱反熔丝存储单元晶体管、I/O晶体管和核心逻辑晶体管的晶体管结构。晶体管器件中的每一个均被STI618隔开，以显示出存在于半导体器件内三种类型的晶体管之间的隔离。

I/O晶体管602被示出具有位于厚栅极氧化层614上方的N+多晶硅栅极612，其中厚栅极氧化层614形成于具有扩散区622的P型阱610上方。双阱反熔丝存储单元604被示出具有位于厚栅极氧化层615和薄栅极氧化层617两者上方的N+掺杂多晶硅栅极612，其中具有薄栅极氧化层617的反熔丝器件形成于N型阱608上，具有厚栅极氧化层615的存取器件形成于P型阱610上，且包括位于扩散区626上的位线接触器630。注意的是，厚栅极氧化层614和615同时形成，因此具有基本相同的厚度。此外，作为N型器件的I/O晶体管602可形成于相同的P型阱610中，或将反熔丝存储单元604所形成于其中的同一个P型阱分开。在目前所示的实施例中，P型阱610可为高压阱，具有为了较高压I/O工作所优化的轮廓或特性。因此，用于反熔丝存储单元604的存取器件的高压P型阱和I/O晶体管602同时形成。

核心晶体管606被示出具有位于薄栅极氧化层616上方的N+多晶硅栅极612，其中薄栅极氧化层616形成于P型阱620和扩散区624的上方。注意的是，薄栅极氧化层616和617同时形成，从而具有基本相同的厚度。核心晶体管606的P型阱620可具有低压轮廓，换言之，具有为低压和高速工作而最优化的特性。N型阱608还可具有低压轮廓，且可为用于P型核心晶体管的相同类型的N型阱。在一替换实施例中，用于反熔丝存储单元604的存取器件和I/O晶体管602的P型阱可为相同类型，但具有不同的轮廓。例如，I/O晶体管602可形成于高压P型阱中，而反熔丝存储单元604的存取器件可形成于与核心晶体管606的P型阱610相同的低压P型阱中。

之前介绍的示例实施例示出了单晶体管和双晶体管反熔丝存储单元，反熔丝存储单元具有形成于N型阱中的反熔丝器件和形成于P型阱中的存取器件、I/O电路和核心电路。可替换地，反熔丝器件可形成于P型阱中，而存取器件、I/O电路和核心电路形成于N型阱中。通过使用P型阱和N型阱的低压(LV)和高压(HV)掺杂，更多的变化是可能的。

为解释起见，在上面的描述中阐述了大量细节，以便提供对本发明的实施例的全面理解。然而，为了实施本发明而不需要这些具体细节对于本领域技术人员将会是显然的。在其它例子中，以框图形式示出了公知的电结构和电路，以便使本发明清楚。例如，关于在本文中所述的本发明的实施例是否被执行为软件程序、硬件电路、固件或它们的组合，未提供具体的细节。

本发明的上述实施例的意图仅仅是示例。在不背离由于此所附的权利要求所单独限定的本发明的范围情况下，本领域技术人员可对具体实施例进行替换、修改和变化。

Claims (18)

1.一种存储器件，包括：

第一类型的第一阱；

与所述第一阱相邻的、第二类型的第二阱；

具有第一栅极氧化层并且形成于所述第二阱上方的反熔丝器件，具有被掺杂为所述第二类型的第一多晶硅栅极；

在所述第二阱中且与所述第一多晶硅栅极相邻的场氧化层，用于使所述反熔丝器件与其它反熔丝器件隔离；以及

具有比所述第一栅极氧化层厚的第二栅极氧化层并且形成于所述第一阱上方的存取器件，具有被掺杂为所述第二类型的、用于将所述反熔丝器件电耦接至位线接触器的第二多晶硅栅极。

2.根据权利要求1所述的存储器件，进一步包括形成于与所述第二阱相同的第三阱中的核心晶体管器件。

3.根据权利要求2所述的存储器件，其中所述核心晶体管具有厚度与所述第一栅极氧化层基本相同的栅极氧化层。

4.根据权利要求1所述的存储器件，进一步包括形成于与所述第一阱相同的第三阱中的输入/输出晶体管器件。

5.根据权利要求4所述的存储器件，其中所述输入/输出晶体管器件具有厚度与所述第二栅极氧化层基本相同的栅极氧化层。

6.根据权利要求3所述的存储器件，其中所述反熔丝器件和所述存取器件一起形成为具有可变厚度的栅极氧化层的沟道分裂反熔丝存储单元。

7.根据权利要求3所述的存储器件，其中所述存取器件通过扩散区被电连接至所述反熔丝器件。

8.根据权利要求7所述的存储器件，其中所述扩散区包括向所述第一多晶硅栅极和所述第二多晶硅栅极延伸的轻掺杂漏极区。

9.根据权利要求7所述的存储器件，其中所述反熔丝器件包括具有形成于所述第二阱上的可变厚度的栅极氧化层的沟道分裂反熔丝存储单元。

10.根据权利要求9所述的存储器件，其中所述沟道分裂反熔丝存储单元包括存取器件部分和反熔丝器件部分。

11.根据权利要求10所述的存储器件，其中所述存取器件部分具有第三栅极氧化层，所述第三栅极氧化层比所述第一栅极氧化层厚。

12.根据权利要求11所述的存储器件，其中所述第二栅极氧化层和所述第三栅极氧化层的厚度基本相同。

13.根据权利要求7所述的存储器件，其中所述反熔丝器件的所述第一栅极氧化层在所述第一多晶硅栅极的整个长度的下方具有均匀的厚度。

14.根据权利要求13所述的存储器件，其中所述扩散区包括向所述第二多晶硅栅极延伸的轻掺杂漏极区。

15.根据权利要求14所述的存储器件，其中所述扩散区省略了向所述第一多晶硅栅极延伸的轻掺杂漏极区。

16.根据权利要求15所述的存储器件，其中所述反熔丝器件包括与所述第一多晶硅栅极相邻形成的第一侧壁间隔件，且所述存取器件包括与所述第二多晶硅栅极相邻形成的第二侧壁间隔件，所述第一侧壁间隔件比所述第二侧壁间隔件厚。

17.一种存储器阵列，包括：

形成于第一类型的阱中的反熔丝器件，具有第一栅极氧化层以及被掺杂为所述第一类型的第一多晶硅栅极；

在所述第一类型的阱中的场氧化层，用于使所述反熔丝器件与其它器件隔离；以及

形成于与所述第一类型相反的第二类型的阱中的存取器件，具有比所述第一栅极氧化层厚的第二栅极氧化层以及被掺杂为所述第二类型的第二多晶硅栅极，用于将所述反熔丝器件电连接至相应的位线，其中所述第二类型的阱与所述第一类型的阱相邻形成。

18.根据权利要求17所述的存储器阵列，其中所述反熔丝器件和所述存取器件中的每一个被形成为具有可变厚度的栅极氧化层的单晶体管反熔丝存储单元，其中所述反熔丝器件具有所述第一栅极氧化层，且所述存取器件具有所述第二栅极氧化层。