TW201840087A - 靜電放電電路 - Google Patents

靜電放電電路 Download PDF

Info

Publication number
TW201840087A
TW201840087A TW106139068A TW106139068A TW201840087A TW 201840087 A TW201840087 A TW 201840087A TW 106139068 A TW106139068 A TW 106139068A TW 106139068 A TW106139068 A TW 106139068A TW 201840087 A TW201840087 A TW 201840087A
Authority
TW
Taiwan
Prior art keywords
terminal
transistor
node
electrostatic discharge
source terminal
Prior art date
Application number
TW106139068A
Other languages
English (en)
Other versions
TWI657633B (zh
Inventor
賴致瑋
丁韻仁
許信坤
Original Assignee
力旺電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 力旺電子股份有限公司 filed Critical 力旺電子股份有限公司
Publication of TW201840087A publication Critical patent/TW201840087A/zh
Application granted granted Critical
Publication of TWI657633B publication Critical patent/TWI657633B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
    • G06F21/71—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information
    • G06F21/73—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information by creating or determining hardware identification, e.g. serial numbers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
    • G11C16/045—Floating gate memory cells with both P and N channel memory transistors, usually sharing a common floating gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/18—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/24—Memory cell safety or protection circuits, e.g. arrangements for preventing inadvertent reading or writing; Status cells; Test cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
    • H02H9/04—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
    • H04L9/08—Key distribution or management, e.g. generation, sharing or updating, of cryptographic keys or passwords
    • H04L9/0861—Generation of secret information including derivation or calculation of cryptographic keys or passwords
    • H04L9/0866—Generation of secret information including derivation or calculation of cryptographic keys or passwords involving user or device identifiers, e.g. serial number, physical or biometrical information, DNA, hand-signature or measurable physical characteristics
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/20—Programmable ROM [PROM] devices comprising field-effect components
    • H10B20/25—One-time programmable ROM [OTPROM] devices, e.g. using electrically-fusible links
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Theoretical Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Computer Security & Cryptography (AREA)
  • General Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Mathematical Physics (AREA)
  • Software Systems (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Non-Volatile Memory (AREA)

Abstract

一種靜電放電電路，連接至一墊。該靜電放電電路包括：一分壓器、一RC電路以及一路徑控制電路。分壓器連接於該墊與一第一節點之間，可提供複數個分壓。RC電路，連接於該墊與該第一節點之間。RC電路接收該些分壓，並提供一控制電壓。路徑控制電路，連接於該墊與該第一節點之間。路徑控制電路接收該些分壓與該控制電壓。當該墊接收一正靜電放電衝擊時，該RC電路控制該路徑控制電路，使得一第一靜電放電路徑開啟，並將一靜電放電電流由該墊經由該第一靜電放電路徑傳遞至該第一節點。

Description

靜電放電電路
本發明是有關於一種電路，且特別是有關於一種靜電放電(electro static discharge，簡稱ESD)電路。
眾所周知，在互補式金屬氧化物半導體的積體電路(CMOS IC)製程中，為增加其速度與整合度，半導體元件尺寸會越做越小、閘極氧化層(Gate oxide layer)會越來越薄。因此，閘極氧化層的崩潰電壓(breakdown voltage)降低，且半導體元件的PN接面(PN junction)的崩潰電壓也降低。
為了避免積體電路(IC)在生產過程中被靜電放電衝擊(ESD zapping)所損傷，在積體電路(IC)內皆會製作靜電放電電路。靜電放電電路提供了靜電放電電流路徑(ESD current path)，以免靜電放電流(ESD current)流入IC內部電路而造成損傷。
本發明係有關於一種靜電放電電路，連接至一墊，該靜電放電電路包括：一分壓器，連接於該墊與一第一節點之間，該分壓器提供複數個分壓；一RC電路，連接於該墊與該第一節點之間，該RC電路接收該些分壓，並提供一控制電壓；以及一路徑控制電路，連接於該墊與該第一節點之間，該路徑控制電路接收該些分壓與該控制電壓；其中，當該墊接收一正靜電放電衝擊時，該RC電路控制該路徑控制電路，使得一第一靜電放電路徑開啟，並將一靜電放電電流由該墊經由該第一靜電放電路徑傳遞至該第一節點。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：
在非揮發性記憶體的編程動作或者抹除動作時，編程電壓(program voltage)或者抹除電壓(erase voltage)會供應至非揮發性記憶體中用以編程記憶胞或者抹除記憶胞。
通常，編程電壓或者抹除電壓會非常接近半導體元件的耐壓，但並不會損毀半導體元件。舉例來說，非揮發性記憶體內部電路的半導體元件為MOS電晶體，其操作電壓為1.8V，而編程電壓為6V。雖然MOS電晶體可以承受6V的電壓應力(voltage stress)，但如果MOS電晶體承受的電壓應力再增大一些(例如7V以上)時，則MOS電晶體就會有損毀的危險。
因此，在非揮發性記憶體中必須設計靜電放電電路，且靜電放電電路的開啟臨限電壓(turn on threshold voltage)需要稍微大於6V，且越接近6V越好。當非揮發性記憶體接收到靜電放電衝擊(ESD zapping)時，即可快速地將靜電放電電流排除，以保護非揮發性記憶體的內部電路。
請參照第1圖，其所繪示為本發明靜電放電電路的第一實施例。靜電放電電路100與內部電路140連接於接收第一供應電壓Vpp的墊(pad)150與接收第二供應電壓GND的節點g之間。第一供應電壓Vpp由墊150輸入靜電放電電路100與內部電路140。第二供應電壓GND由節點g輸入靜電放電電路100與內部電路140。
靜電放電電路100中包括一第一靜電放電電流路徑(first ESD current path)102與一第二靜電放電電流路徑(second ESD current path)104。其中，第一靜電放電電流路徑102包括n個二極體Df1~Dfn串接於第一供應電壓Vpp與第二供應電壓GND之間。第二靜電放電電流路徑104包括m個二極體Dr1~Drm串接於第一供應電壓Vpp與第二供應電壓GND之間。第二供應電壓GND可為0V。
基本上，第一靜電放電電流路徑102的開啟臨限電壓(turn-on threshold voltage)為n×Von，其中Von為二極體的切入電壓(cut in voltage)，例如0.7V。因此，當第一供應電壓Vpp與第二供應電壓GND之間的電壓差(Vpp-0V)大於n×Von時，第一靜電放電電流路徑102開啟。
由以上的說明可知，第一靜電放電電流路徑102的開啟臨限電壓(n×Von)必需設定成大於第一供應電壓Vpp(例如6V)。如果將第一靜電放電電流路徑102的開啟臨限電壓(n×Von)設定成小於第一供應電壓Vpp(例如6V)，則會造成第一靜電放電電流路徑102的誤觸發(mis-trigger)。同樣地，第一靜電放電電流路徑102的開啟臨限電壓(n×Von)必需設定成小於第二靜電放電電流路徑104的總崩潰墊壓(m×Vbj)，其中Vbj為單一二極體的崩潰電壓(breakdown voltage)。如果將第一靜電放電電流路徑102的開啟臨限電壓(n×Von)設定成大於第二靜電放電電流路徑104的總崩潰墊壓(m×Vbj)，則會造成第二靜電放電電流路徑104的誤觸發(mis-trigger)，並發生二極體崩潰(diode breakdon)。舉例來說，當墊150接收正的靜電電壓時，第一靜電放電電流路徑102會立即開啟，以避免造成第二靜電放電電流路徑104上的二極體崩潰。
同理，第二靜電放電電流路徑104開啟臨限電壓為m×Von。換言之，當第二供應電壓GND與第一供應電壓Vpp之間的電壓差(0V-Vpp)大於m×Von時，第二靜電放電電流路徑104開啟。
舉例來說，假設二極體的切入電壓Von為0.7V，崩潰電壓Vbj為4V，且內部電路140的電壓操作範圍為0V至6V之間。因此，靜電放電電路100中，第一靜電放電電流路徑102至少要串接9顆(9×0.7V=6.3V)二極體，第二靜電放電電流路徑104至少要串接2顆(2×4V=8V)二極體。如此，才不會誤觸發第一靜電放電電流路徑102或者第二靜電放電電流路徑104。
為了防止製程變異(process variation)而造成二極體切入電壓Von的變化，可以在第一靜電放電電流路徑102再增加一顆二極體。如此可以確認第一靜電放電電流路徑102不會在正常運作時誤觸發。
因此，當墊150接收到正靜電放電衝擊(positive ESD zapping)時，第一靜電放電電流路徑102開啟，且靜電放電電流由墊150經由第一靜電放電電流路徑102流至節點g。反之，當墊150接收到負靜電放電衝擊(negative ESD zapping)時，第二靜電放電電流路徑104開啟，且靜電放電電流由節點g經由第二靜電放電電流路徑104流至墊150。
請參照第2A圖，其所繪示為第一實施例靜電放電電路的電壓-電流曲線示意圖。其中，第一靜電放電電流路徑102中的二極體共10顆(n=10)，第二靜電放電電流路徑104中的二極體共2顆(m=2)。另外，在0V~6V之間為第一供應電壓Vpp的操作區間(Vpp operation region)。亦即，內部電路140接收的第一供應電壓Vpp如果在0V~6V之間，則靜電放電電路100不會被誤觸發。
當第一供應電壓Vpp超過6V或者低於0V時，則代表可能遭受靜電放電衝擊(ESD zapping)，靜電放電電路100會根據第一供應電壓Vpp的變化來動作。根據本發明的第一實施例，當第一供應電壓Vpp上升到達7V時，靜電放電電流到達1μA，可視為第一靜電放電電流路徑102已開啟。另外，當第一供應電壓Vpp下降-1.4V時，靜電放電電流到達-1μA，可視為第二靜電放電電流路徑104已開啟。
請參照第2B圖，其所繪示為本發明第一實施例靜電放電電路進行人體模式(Human Body Mode，簡稱HBM)測試的示意圖。以人體模式(HBM)測試為例，當2KV的靜電電壓施加在墊150時，第一供應電壓Vpp會升高至12V，且靜電放電電流會上升至1.33A。此時，靜電放電電流可沿著開啟的第一靜電放電電流路徑102傳導至節點g。
如第2B圖所示，墊150於時間點t1接收到2KV的靜電電壓，使得第一供應電壓Vpp瞬間上升至12V，而第一靜電放電電流路徑102開啟。再者，根據第2A圖可知，於時間點t1時的靜電放電電流約為1.33A。
由於第一靜電放電電流路徑102已開啟，將使得第一供應電壓Vpp在時間點t2下降至7V以下。換言之，靜電放電電路100可在4μs內將第一供應電壓Vpp下降至7V以下。如此，可以保護內部電路中的半導體元件不會受損。
由於靜電放電電流可能流經第一靜電放電電流路徑102或者第二靜電放電電流路徑104。因此，在靜電放電電路100內，必須設計大尺寸的二極體Df1~Dfn、Dr1~Drm。如此，才可以防止靜電放電電流燒毀二極體Df1~Dfn、Dr1~Drm。然而，大尺寸的二極體Df1~Dfn、Dr1~Drm會有較小的寄生電阻 (parasitic resistance)，使得待機漏電流(standby leakage current)增加。雖然增加第一靜電放電電流路徑102與第二靜電放電電流路徑104中串接二極體n與m的數目可以降低待機漏電流。然而，增加n與m的數目同時也會影響到第一靜電放電電流路徑102與第二靜電放電電流路徑104的開啟臨限電壓，此時也需要一併考慮開啟臨限電壓(n×Von)與總崩潰墊壓(m×Vbj)是否在適用的範圍。
如第2B圖所示，在靜電放電衝擊過後，第一供應電壓Vpp已經下降至7V以下。由於第一供應電壓Vpp會維持在7V附近一段時間。而在這段時間內，內部電路140內的半導體元件仍受到7V的電壓應力(voltage stress)影響，將使得半導體元件的特性變差，壽命減少。
請參照第3圖，其所繪示為本發明靜電放電電路的第二實施例。靜電放電電路200與內部電路240連接於接收第一供應電壓Vpp的墊(pad)250與接收第二供應電壓GND的節點g之間。第一供應電壓Vpp由墊(pad)250輸入靜電放電電路200與內部電路240。第二供應電壓GND由節點g輸入靜電放電電路200與內部電路240。第二供應電壓GND可為0V。
靜電放電電路200包括一分壓器(voltage divider)210、RC電路220、路徑控制電路230。
分壓器210包括串接於墊250與節點g之間的電阻Ra、Rb、Rc。電阻Ra連接於墊250與節點a之間，電阻Rb連接於節點a與節點b之間，電阻Rc連接於節點b與節點g之間。因此，節點a可產生分壓(divided voltage)Va，節點b可產生分壓Vb，且分壓Va大於分壓Vb。
根據本發明的實施例，第一供應電壓Vpp為6V且第二供應電壓為0V，電阻Ra、Rb、Rc的電阻值相同。因此，分壓Va為4V且分壓Vb為2V。當然，本發明並未限定三個電阻Ra、Rb、Rc的電阻值，三個電阻Ra、Rb、Rc的電阻值也可以不相同。
RC電路220包括一電阻Rd與串接的電容器Ce、Cf、Cg。其中，電阻Rd連接於墊250與節點c之間，電容Ce連接於節點c與節點a之間，電容Cf連接於節點a與節點b之間，電容Cg連接於節點b與節點g之間。
路徑控制電路230包括多個P型電晶體M1、M2、M3。P型電晶體M1的第一汲源端與基極端(body terminal)連接至墊250、閘極端連接至節點c。P型電晶體M2的第一汲源端與基極端連接至電晶體M1的第二汲源端，閘極端連接至節點a。P型電晶體M3的第一汲源端與基極端連接至電晶體M2的第二汲源端，閘極端連接至節點b，第二汲源端連接至節點g。
再者，每一個P型電晶體M1、M2、M3內皆有一寄生二極體(parasitic diode)Dp1、Dp2、Dp3。以P型電晶體為例，寄生二極體Dp1的陰極(cathode terminal)連接於P型電晶體M1的基極端(body terminal)，陽極(anode terminal)連接於P型電晶體M1的第二汲源端。因此，串接的三個寄生二極體Dp1、Dp2、Dp3連接於墊250與節點g之間。
根據本發明的第二實施例，P型電晶體M1的第一汲源端、P型電晶體M1的通道區域(channel region)、P型電晶體M1的第二汲源端、P型電晶體M2的第一汲源端、P型電晶體M2的通道區域、P型電晶體M2的第二汲源端、P型電晶體M3的第一汲源端、P型電晶體M3的通道區域、P型電晶體M3的第二汲源端組合成為第一靜電放電電流路徑。而RC電路220用來控制第一靜電放電電流路徑的開啟與關閉。
另外，P型電晶體M3的第二汲源端、寄生二極體Dp3、P型電晶體M3的第一汲源端、P型電晶體M2的第二汲源端、寄生二極體Dp2、P型電晶體M2的第一汲源端、P型電晶體M1的第二汲源端、寄生二極體Dp1、P型電晶體M1的第一汲源端組合成為第二靜電放電電流路徑。再者，第二靜電放電電流路徑的開啟臨限電壓為2.1V(3×0.7)。也就是說，當第二供應電壓GND與第一供應電壓Vpp之間的電壓差(0V-Vpp)大於2.1V時，第二靜電放電電流路徑開啟。以下詳細說明靜電放電電路200的運作原理。
首先，當第一供應電壓Vpp為6V且第二供應電壓GND為0V時，分壓器210中，節點a輸出的分壓Va為4V，節點b輸出的分壓Vb為2V。
在RC電路220中，節點c產生的控制電壓Vc為Vpp(6V)，電容器Ce之間的電壓差(voltage difference)為2V(6V-4V)，電容器Cf之間的電壓差為2V(4V-2V)，電容器Cg之間的電壓差為2V(2V-0V)。
在路徑控制電路230中，P型電晶體M1的閘極接收節點c的控制電壓Vc(6V)，P型電晶體M2的閘極接收分壓Va(4V)，P型電晶體M3的閘極接收分壓Vb(2V)。因此，P型電晶體M1、M2、M3關閉，亦即第一靜電放電電流路徑關閉。
另外，由於第一供應電壓Vpp為6V且第二供應電壓GND為0V。因此串接的寄生二極體Dp1、Dp2、Dp3關閉，亦即第二靜電放電電流路徑關閉。
因此，當第一供應電壓Vpp為6V且第二供應電壓GND為0V時，第一靜電放電電流路徑與第二靜電放電電流路徑皆關閉，而內部電路240接收第一供應電壓Vpp而正常運作。
請參照第4A圖，其所繪示為第二實施例靜電放電電路接收到負靜電放電衝擊的示意圖。當墊250接收到負靜電放電衝擊時，第二靜電放電電流路徑開啟，且靜電放電電流IESD 由節點g經由寄生二極體Dp1、Dp2與Dp3流至墊250。
請參照第4B圖，其所繪示為第二實施例靜電放電電路接收到正靜電放電衝擊的示意圖。當墊250接收到正靜電放電衝擊時，第一 供應電壓Vpp快速上升。造成電容器Ce、Cf、Cg暫時短路，使得P型電晶體M1、M2、M3閘極接收第二供應電壓GND(0V)而開啟，亦即第一靜電放電電流路徑開啟。換句話說，當墊250接收到正靜電放電衝擊時，第一靜電放電電流路徑開啟，且靜電放電電流IESD 由墊250經由P型電晶體M1、M2、M3流至節點g。
根據本發明的實施例，RC電路220中的RC時間常數(RC time constant)被設計為約1μs。亦即，第一靜電放電電流路徑開啟約1μs的時間後，電容器Ce、Cf、Cg再次充電至較高的電壓，使得P型電晶體M1、M2、M3關閉，造成第一靜電放電電流路徑關閉。
根據以上的描述可知，靜電放電電路200接收到正靜電放電衝擊時，靜電放電電流IESD 會在1μs的時間周期內，由墊250經由P型電晶體M1、M2、M3流至節點g。由於0V~6V之間為第一供應電壓Vpp的操作區間(Vpp operation region)。亦即，而在1μs的時間後，第一供應電壓Vpp回復至操作區間的範圍，使得靜電放電電路200不會運作，而內部電路240接收的第一供應電壓Vpp。
第5A圖為第二實施例靜電放電電路的電壓-電流曲線示意圖。當第一供應電壓Vpp超過6V或者低於0V時，靜電放電電路200會根據第一供應電壓Vpp的變化來動作。另外，當第一供應電壓Vpp下降-2.1V時，靜電放電電流到達-1μA，可視為第二靜電放電電流路徑開啟。
請參照第5B圖，其所繪示為本發明第二實施例靜電放電電路進行人體模式(HBM)測試的示意圖。以人體模式(HBM)測試為例，當2KV的靜電電壓施加在墊250時，第一供應電壓Vpp會迅速地升高，而靜電放電電流沿著開啟的第一靜電放電電流路徑傳導至節點g。相較於第一實施例的靜電放電電路100的曲線(虛線)上升至12V，第二實施例的靜電放電電路200僅會讓第一供應電壓Vpp上升至10.5V，兩者之間的差異約為1.5V。
如第5B圖所示，墊250於時間點t1接收到2KV的靜電電壓，第一靜電放電電流路徑瞬間開啟。如此，第一供應電壓Vpp的峰值上升至約10.5V。
由於第一靜電放電電流路徑已開啟，靜電放電電路200使得第一供應電壓Vpp在1μs時間之內下降至6.5V以下。於5μs之後，第一供應電壓Vpp會再繼續降低至約4.5V。由於第二實施例的靜電放電電路在靜電放電衝擊之後會下降至4.5V以下。因此，4.5V的第一供應電壓Vpp完全不會影響到內部電路240中的半導體元件。換言之，第二實施例的靜電放電電路有更好的放電效率(discharge performance)。
請參照第6圖，其所繪示為本發明靜電放電電路的第三實施例。相同地，靜電放電電路300包括一分壓器310、RC電路320、路徑控制電路230。再者，本發明的第三實施例係利用電晶體來組成靜電放電電路300。亦即，本發明係利用電晶體的各種連接關係，使得電晶體具備電阻的特性，或者使得電晶體具備電容器的特性。
分壓器310包括P型電晶體Ma、Mb、Mc。P型電晶體Ma的第一汲源端與基極端連接至墊250、第二汲源端與閘極端連接至節點a。P型電晶體Mb的第一汲源端與基極端連接至節點a、第二汲源端與閘極端連接至節點b。P型電晶體Mc的第一汲源端與基極端連接至節點b、第二汲源端與閘極端連接至節點g。由於P型電晶體Ma、Mb、Mc為二極體式連接(diode connected)，P型電晶體Ma、Mb、Mc可視為電阻。因此，節點a可產生分壓Va，節點b可產生分壓Vb，且分壓Va大於分壓Vb。
RC電路320包括電晶體Md、Me、Mf、Mg。P型電晶體Md的第一汲源端與基極端連接至墊250，閘極端連接至節點a，第二汲源端連接至節點c。因此，P型電晶體Md可視為電阻。
P型電晶體Me的第一汲源端、第二汲源端與基極端連接至節點c，閘極端連接至節點a。P型電晶體Mf的第一汲源端、第二汲源端與基極端連接至節點a，閘極端連接至節點b。P型電晶體Mg的第一汲源端、第二汲源端與基極端連接至節點b、閘極端連接至節點g。因此，P型電晶體Me、Mf、Mg可視為電容器。
基本上，第三實施例靜電放電電路300的運作原理與第二實施例相同，此處不再贅述。當然，在此領域的技術人員可以利用第二實施例中的分壓電路210搭配第三實施例的RC控制電路320與路徑控制電路230來組合成靜電放電電路。或者，利用第三實施例中的分壓電路310搭配第二實施例的RC控制電路220與路徑控制電路230來組合成靜電放電電路。
當然，為了要能夠更確實地防止內部電路240遭受靜電放電衝擊，可以再改進第三實施例。
請參照第7A圖，其所繪示為本發明靜電放電電路的第四實施例。相較於第三實施例的靜電放電電路300，第四實施例的靜電放電電路400中增加一個開關電晶體Msw以及一反相電路(inverter)446。以下僅介紹開關電晶體Msw以及反相電路446的運作原理。
反相電路446的輸入端連接至節點c以接收控制電壓Vc，第一電源端連接至墊250以接收第一供應電壓Vpp，第二電源端連接至節點b以接收分壓Vb。再者，開關電晶體Msw的第一汲源端與體極端連接至墊250，第二汲源端連接至節點d，閘極端連接至反相電路446的輸出端。
當第一供應電壓Vpp供應正常的電壓(6V)時，分壓Va(4V)連接至P型電晶體Md的閘極端，而控制電壓Vc可視為高準位並輸入反相電路446，並使得反相電路446的輸出端產生低準位，且低準位為分壓Vb(2V)。再者，開關電晶體Msw的閘極接收2V的低準位，使得開關電晶體Msw開啟，開關電晶體Msw達成墊250與節點d之間的連接。而第一供應電壓Vpp 可傳遞至內部電路240。
當第一供應電壓Vpp未提供電源時，開關電晶體Msw的閘極為浮接狀態(floating)，開關電晶體Msw關閉，使得開關電晶體Msw隔離墊250與節點d之間的連接。
再者，如果墊250接收到正靜電放電衝擊時，造成P型電晶體Me、Mf、Mg所構成電容器暫時短路，使得控制電壓Vc變為低準位(GND)並輸入反相電路446，而反相電路446的輸出端產生高準位，且高準位為第一供應電壓Vpp。再者，當開關電晶體Msw的閘極接收高準位時，開關電晶體Msw關閉，使得開關電晶體Msw隔離墊250與節點d之間的連接。更可確保靜電放電電流不會經由開關電晶體Msw而傳遞至內部電路240。
第7B圖為本發明第四實施例的靜電放電電路進行人體模式(HBM)測試時節點d的電壓曲線示意圖。於進行人體模式測試時，2KV的靜電電壓施加在墊250上，使得第一靜電放電電流路徑瞬間開啟，靜電放電電流沿著開啟的第一靜電放電電流路徑快速地傳導至節點g。如此，節點d上的電壓峰值上升至約7V。因此，由第四實施例的電壓變化可知，內部電路240僅會接收到7V的電壓。另外，第7B圖中的虛線為第一實施例靜電放電電路100的電壓變化，其內部電路140接收的電壓峰值會上升至12V。換言之，當遭受到靜電放電衝擊的瞬間，二者之間的電壓差距ΔV1約為5V。
由第7B圖可知，於時間電t1，2KV的靜電電壓施加在墊250上，節點d上的電壓峰值上升至約7V。
由於第一靜電放電電流路徑已開啟，開關電晶體Msw關閉，所以節點d的電壓在1ms內會降至4V以下。而在1ms之後，節點d的電壓會維持在4.5V附近。
相較於第一實施例的靜電放電電路100，其遭受靜電放電衝擊1ms之後會降至6.5V。二者之間的電壓差距ΔV2約為2.0V。由於第四實施例靜電放電電路400可以將節點d的電壓維持在4.5V，因此更可以保護內部電路240中的半導體元件不會受損。也就是說，第四實施例的靜電放電電路400有更佳的放電效能。
由以上的說明可知，靜電放電電路400可以在靜電放電衝擊時，開啟第一靜電放電電流路徑或者第二靜電放電電流路徑開啟，以有效地保護內部電路240。再者，由於開關電晶體Msw關閉，所以靜電放電電流更無法經由開關電晶體Msw關閉而傳遞至內部電路240。
請參照第8圖，其所繪示為本發明靜電放電電路的第五實施例。相較於第四實施例的靜電放電電路400，第五實施例的靜電放電電路500中提供反相電路510的一實施例。以下僅介紹反相電路510的運作原理。
反相電路510包括P型電晶體Mh、Mi以及N型電晶體Mj。P型電晶體Mh的第一汲源端與基極端連接至墊250，第二汲源端連接至節點e，閘極端連接至節點c以接收控制電壓 Vc。P型電晶體Mi的第一汲源端與基極端連接節點e，第二汲源端連接至節點f，閘極端連接至節點a以接收分壓Va。N型電晶體Mj的第一汲源端連接至節點f，第二汲源端與基極端連接至節點b以接收分壓Vb，閘極端連接至節點a以接收分壓Va。
當第一供應電壓Vpp供應正常的電壓(6V)時，節點c的控制電壓Vc為6V且分壓Va(4V)。因此，P型電晶體Mh、Mi關閉，N型電晶體Mj開啟，使得反相電路510產生低準位，且低準位為分壓Vb(2V)。再者，開關電晶體Msw的閘極接收2V的低準位，使得開關電晶體Msw開啟，開關電晶體Msw達成墊250與節點d之間的連接。而第一供應電壓Vpp 可傳遞至內部電路240。
當墊250接收接收到正靜電放電衝擊時，造成P型電晶體Me、Mf、Mg所構成電容器暫時短路，使得節點c的控制電壓Vc以及分壓Va變為低準位(GND)並輸入反相電路510。因此，P型電晶體Mh、Mi開啟，N型電晶體Mj關閉，使得反相電路510產生高準位，且高準位為第一供應電壓Vpp。再者，開關電晶體Msw的閘極接收高準位，開關電晶體Msw關閉，使得開關電晶體Msw隔離墊250與節點d之間的連接。更可確保靜電放電電流不會經由開關電晶體Msw而傳遞至內部電路240。
雖然本發明的第二實施例至第五實施例中，路徑控制電路230僅提供三個堆疊的 P型電晶體(stacked MOS transistors)，然而本發明並不限定於只有三個堆疊的 P型電晶體。在此領域的技術人員可以利用分壓電路來提供更多的分壓至路徑控制電路中堆疊的多個 P型電晶體，也可以達成本發明的目的。
再者，分壓電路中的電阻可以設計為具有高電阻值，即可有效地降低靜電放電電路的漏電流(leakage current)，。再者，為了提升靜電放電電路的放電效率，路徑控制電路中的 P型電晶體M1、M2、M3可設計為大尺寸(size)的電晶體。相同地，開關電晶體Msw也可以設計為大尺寸的電晶體。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100、200、300、400、500‧‧‧靜電放電電路
140、240‧‧‧內部電路
150、250‧‧‧墊
210、310‧‧‧分壓器
220、320‧‧‧RC電路
230‧‧‧路徑控制電路
446、510‧‧‧反相電路
第1圖所繪示為本發明靜電放電電路的第一實施例。 第2A圖為第一實施例靜電放電電路的電壓-電流曲線示意圖。 第2B圖為本發明第一實施例靜電放電電路進行人體模式測試的示意圖。 第3圖為本發明靜電放電電路的第二實施例。 第4A圖為第二實施例靜電放電電路接收到負靜電放電衝擊的示意圖。 第4B圖為第二實施例靜電放電電路接收到正靜電放電衝擊的示意圖。 第5A圖為第二實施例靜電放電電路的電壓-電流曲線示意圖。 第5B圖為本發明第二實施例靜電放電電路進行人體模式測試的示意圖。 第6圖為本發明靜電放電電路的第三實施例。 第7A圖為本發明靜電放電電路的第四實施例。 第7B圖為本發明第四實施例的靜電放電電路進行人體模式測試時節點d的電壓曲線示意圖。 第8圖為本發明靜電放電電路的第五實施例。

Claims (12)

  1. 一種靜電放電電路，連接至一墊，該靜電放電電路包括： 一分壓器，連接於該墊與一第一節點之間，該分壓器提供複數個分壓； 一RC電路，連接於該墊與該第一節點之間，該RC電路接收該些分壓，並提供一控制電壓；以及 一路徑控制電路，連接於該墊與該第一節點之間，該路徑控制電路接收該些分壓與該控制電壓； 其中，當該墊接收一正靜電放電衝擊時，該RC電路控制該路徑控制電路，使得一第一靜電放電路徑開啟，並將一靜電放電電流由該墊經由該第一靜電放電路徑傳遞至該第一節點。
  2. 如申請專利範圍第1項所述之靜電放電電路，其中該分壓器包括： 一第一電阻，具有一第一端連接至該墊，一第二端連接至一第二節點； 一第二電阻，具有一第一端連接至該第二節點，一第二端連接至一第三節點；以及 一第三電阻，具有一第一端連接至該第三節點，一第二端連接至該第一節點； 其中，該第二節點產生一第一分壓，該第三節點產生一第二分壓。
  3. 如申請專利範圍第2項所述之靜電放電電路，其中一第一電晶體的一第一汲源端與一基極端相互連接作為該第一電阻的該第一端，該第一電晶體的一第二汲源端與一閘極端相互連接作為該第一電阻的該第二端；一第二電晶體的一第一汲源端與一基極端相互連接作為該第二電阻的該第一端，該第二電晶體的一第二汲源端與一閘極端相互連接作為該第二電阻的該第二端；以及，一第三電晶體的一第一汲源端與一基極端相互連接作為該第三電阻的該第一端，該第三電晶體的一第二汲源端與一閘極端相互連接作為該第三電阻的該第二端。
  4. 如申請專利範圍第2項所述之靜電放電電路，其中該RC電路包括： 一第四電阻，具有一第一端連接至該墊，一第二端連接至一第四節點； 一第一電容器，具有一第一端連接至該第四節點，一第二端連接至該第二節點； 一第二電容器，具有一第一端連接至該第二節點，一第二端連接至該第三節點；以及 一第三電容器，具有一第一端連接至該第三節點，一第二端連接至該第一節點； 其中，該第四節點產生該控制電壓。
  5. 如申請專利範圍第4項所述之靜電放電電路，其中一第四電晶體的一第一汲源端與一基極端相互連接作為該第四電阻的該第一端，該第四電晶體的一閘極端連接至該第二節點，該第四電晶體的一第二汲源端作為該第四電阻的該第二端；一第五電晶體的一第一汲源端、一第二汲源端與一基極端相互連接作為該第一電容器的該第一端，該第五電晶體的一閘極端作為該第一電容器的該第二端；一第六電晶體的一第一汲源端、一第二汲源端與一基極端相互連接作為該第二電容器的該第一端，該第六電晶體的一閘極端作為該第二電容器的該第二端；以及一第七電晶體的一第一汲源端、一第二汲源端與一基極端相互連接作為該第三電容器的該第一端，該第七電晶體的一閘極端作為該第三電容器的該第二端。
  6. 如申請專利範圍第2項所述之靜電放電電路，其中該路徑控制電路包括： 一第八電晶體，一第一汲源端與一基極端連接至該墊，一閘極端接收該控制電壓； 一第九電晶體，一第一汲源端與一基極端連接至該第八電晶體的一第二汲源端，一閘極端接收該第一分壓；以及 一第十電晶體，一第一汲源端與一基極端連接至該第九電晶體的一第二汲源端，一閘極端接收該第二分壓，一第二汲源端連接至該第一節點。
  7. 如申請專利範圍第6項所述之靜電放電電路，其中該第八電晶體包括一第一寄生二極體，具有一陽極端連接於該第八電晶體的該第二汲源端，一陰極端連接於該第八電晶體的該第一汲源端；該第九電晶體包括一第二寄生二極體，具有一陽極端連接於該第九電晶體的該第二汲源端，一陰極端連接於該第九電晶體的該第一汲源端；以及該第十電晶體包括一第三寄生二極體，具有一陽極端連接於該第十電晶體的該第二汲源端，一陰極端連接於該第十電晶體的該第一汲源端。
  8. 如申請專利範圍第7項所述之靜電放電電路，其中，該第八電晶體的該第一汲源端、該第八電晶體的一通道區域、該第八電晶體的該第二汲源端、該第九電晶體的該第一汲源端、該第九電晶體的一通道區域、該第九電晶體的該第二汲源端、該第十電晶體的該第一汲源端、該第十電晶體的一通道區域、該第十電晶體的該第二汲源端組合成為該第一靜電放電電流路徑。
  9. 如申請專利範圍第7項所述之靜電放電電路，其中，該第十電晶體的該第二汲源端、該第三寄生二極體、該第十電晶體的該第一汲源端、該第九電晶體的該第二汲源端、該第二寄生二極體、該第九電晶體的該第一汲源端、該第八電晶體的該第二汲源端、該第一寄生二極體、該第八電晶體的該第一汲源端組合成為一第二靜電放電電流路徑。
  10. 如申請專利範圍第2項所述之靜電放電電路，更包括一開關電晶體連接於該墊與一內部電路之間，其中該開關電晶體的一第一汲源端連接至該墊，一第二汲源端連接至該內部電路。
  11. 如申請專利範圍第10項所述之靜電放電電路，更包括一反相電路，具有一輸入端接收該控制電壓，一第一電源端連接至該墊，一第二電源端接收該第二分壓，一輸出端連接至該開關電晶體的一閘極端。
  12. 如申請專利範圍第10項所述之靜電放電電路，更包括一反相電路，包括： 一第十一電晶體，一第一汲源端與一基極端連接至該墊，一閘極端接收該控制電壓，一第二汲源端連接至一第五節點； 一第十二電晶體，一第一汲源端與一基極端連接至該第五節點，一閘極端接收該第一分壓，一第二汲源端連接至一第六節點；以及 一第十三電晶體，一第一汲源端連接至該第六節點，一閘極端接收該第一分壓，一第二汲源端接收該第二分壓； 其中，該第六節點連接至該開關電晶體的一閘極端。
TW106139068A 2017-04-27 2017-11-10 靜電放電電路 TWI657633B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762490612P 2017-04-27 2017-04-27
US62/490,612 2017-04-27
US15/663,948 US10546619B2 (en) 2017-04-27 2017-07-31 Electrostatic discharge circuit
US15/663,948 2017-07-31

Publications (2)

Publication Number Publication Date
TW201840087A true TW201840087A (zh) 2018-11-01
TWI657633B TWI657633B (zh) 2019-04-21

Family

ID=59416596

Family Applications (5)

Application Number Title Priority Date Filing Date
TW106132556A TWI630707B (zh) 2017-04-27 2017-09-22 可提高寫入效能的非揮發性記憶胞
TW106139068A TWI657633B (zh) 2017-04-27 2017-11-10 靜電放電電路
TW107106471A TWI657448B (zh) 2017-04-27 2018-02-27 增加記憶體之寫入速度與抹除速度的方法
TW107111702A TW201839771A (zh) 2017-04-27 2018-04-02 運用於非揮發性記憶體的感測電路
TW107113579A TWI655578B (zh) 2017-04-27 2018-04-20 具反熔絲型差動記憶胞之隨機碼產生器及相關感測方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
TW106132556A TWI630707B (zh) 2017-04-27 2017-09-22 可提高寫入效能的非揮發性記憶胞

Family Applications After (3)

Application Number Title Priority Date Filing Date
TW107106471A TWI657448B (zh) 2017-04-27 2018-02-27 增加記憶體之寫入速度與抹除速度的方法
TW107111702A TW201839771A (zh) 2017-04-27 2018-04-02 運用於非揮發性記憶體的感測電路
TW107113579A TWI655578B (zh) 2017-04-27 2018-04-20 具反熔絲型差動記憶胞之隨機碼產生器及相關感測方法

Country Status (5)

Country Link
US (5) US10090309B1 (zh)
EP (1) EP3396673B1 (zh)
JP (2) JP6487969B2 (zh)
CN (3) CN108807388B (zh)
TW (5) TWI630707B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI744941B (zh) * 2019-06-14 2021-11-01 力旺電子股份有限公司 靜電放電電路
TWI780956B (zh) * 2020-11-16 2022-10-11 力旺電子股份有限公司 具靜電放電衝擊排除能力的積體電路
TWI786899B (zh) * 2021-07-22 2022-12-11 南亞科技股份有限公司 半導體元件及其半導體元件的靜電放電保護方法

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107123646B (zh) * 2017-05-25 2019-11-12 京东方科技集团股份有限公司 一种静电保护电路、静电保护方法、阵列基板及显示装置
CN110098183B (zh) * 2018-01-31 2021-09-07 台湾积体电路制造股份有限公司 静电放电保护电路和半导体电路
TWI670911B (zh) * 2018-05-01 2019-09-01 瑞昱半導體股份有限公司 靜電放電防護裝置
KR102585760B1 (ko) * 2018-08-08 2023-10-10 매그나칩 반도체 유한회사 오티피 메모리 장치의 정전기 방전 보호 회로
US10847236B2 (en) * 2018-10-17 2020-11-24 Ememory Technology Inc. Memory cell with a sensing control circuit
US11416416B2 (en) * 2019-01-13 2022-08-16 Ememory Technology Inc. Random code generator with non-volatile memory
US10924112B2 (en) * 2019-04-11 2021-02-16 Ememory Technology Inc. Bandgap reference circuit
US11238923B2 (en) * 2019-10-18 2022-02-01 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device
US11296096B2 (en) * 2019-11-08 2022-04-05 Zhuhai Chuangfeixin Technology Co., Ltd. Antifuse OTP structure with hybrid junctions
CN110993601B (zh) * 2019-12-24 2023-11-24 中电国基南方集团有限公司 一种基于GaAs工艺的ESD保护电路
US11217595B2 (en) * 2020-01-15 2022-01-04 Zhuhai Chuangfeixin Technology Co., Ltd. Antifuse OTP structure with hybrid device and hybrid junction for select transistor
US10984878B1 (en) * 2020-02-11 2021-04-20 Taiwan Semiconductor Manufacturing Company, Ltd One-time programmable memory bit cell
US11158641B2 (en) * 2020-02-12 2021-10-26 Zhuhai Chuangfeixin Technology Co., Ltd. Antifuse OTP structures with hybrid devices and hybrid junctions
US11189356B2 (en) * 2020-02-27 2021-11-30 Taiwan Semiconductor Manufacturing Company, Ltd. One-time-programmable memory
US11139006B1 (en) * 2020-03-12 2021-10-05 Ememory Technology Inc. Self-biased sense amplification circuit
US11018143B1 (en) * 2020-03-12 2021-05-25 Zhuhai Chuangfeixin Technology Co., Ltd. Antifuse OTP structures with hybrid low-voltage devices
JP2021149996A (ja) 2020-03-23 2021-09-27 株式会社東芝 半導体記憶装置、及び半導体記憶装置の制御方法
KR20210143061A (ko) 2020-05-19 2021-11-26 에스케이하이닉스 주식회사 출력 구동 회로
KR20220001190A (ko) 2020-06-29 2022-01-05 에스케이하이닉스 주식회사 출력 구동 회로
US11799482B2 (en) 2020-06-29 2023-10-24 SK Hynix Inc. Interface circuit and semiconductor output circuit device
US11145344B1 (en) * 2020-08-06 2021-10-12 Synopsys, Inc. One time programmable anti-fuse physical unclonable function
US11244950B1 (en) * 2020-08-10 2022-02-08 Nanya Technology Corporation Method for preparing a memory device
TWI747528B (zh) * 2020-09-28 2021-11-21 億而得微電子股份有限公司 小面積低電壓反熔絲元件與陣列
US11728643B2 (en) * 2021-09-30 2023-08-15 Texas Instruments Incorporated Level sensing shut-off for a rate-triggered electrostatic discharge protection circuit
TWI803324B (zh) * 2022-03-30 2023-05-21 南亞科技股份有限公司 半導體結構

Family Cites Families (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5386136A (en) 1991-05-06 1995-01-31 Siliconix Incorporated Lightly-doped drain MOSFET with improved breakdown characteristics
JP2904645B2 (ja) * 1992-05-28 1999-06-14 株式会社東芝 不揮発性半導体メモリ
JP3348466B2 (ja) * 1992-06-09 2002-11-20 セイコーエプソン株式会社 不揮発性半導体装置
US5450341A (en) * 1992-08-31 1995-09-12 Nippon Steel Corporation Non-volatile semiconductor memory device having memory cells, each for at least three different data writable thereinto selectively and a method of using the same
US5798669A (en) * 1996-07-11 1998-08-25 Dallas Semiconductor Corp. Temperature compensated nanopower voltage/current reference
US5959488A (en) * 1998-01-24 1999-09-28 Winbond Electronics Corp. Dual-node capacitor coupled MOSFET for improving ESD performance
US5956219A (en) * 1998-06-08 1999-09-21 Intel Corporation High voltage power supply clamp circuitry for electrostatic discharge (ESD) protection
JP2003157681A (ja) * 2001-11-22 2003-05-30 Mitsubishi Electric Corp 不揮発性半導体記憶装置
JP2004158050A (ja) * 2002-11-01 2004-06-03 Renesas Technology Corp 半導体記憶装置
US6826099B2 (en) * 2002-11-20 2004-11-30 Infineon Technologies Ag 2T2C signal margin test mode using a defined charge and discharge of BL and /BL
US6798267B1 (en) 2003-03-03 2004-09-28 Semiconductor Components Industries, L.L.C. Buffer circuit with programmable switching thresholds
US7149114B2 (en) 2004-03-17 2006-12-12 Cypress Semiconductor Corp. Latch circuit and method for writing and reading volatile and non-volatile data to and from the latch
US7027276B2 (en) 2004-04-21 2006-04-11 Taiwan Semiconductor Manufacturing Co., Ltd. High voltage ESD protection circuit with low voltage transistors
US7221021B2 (en) 2004-06-25 2007-05-22 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming high voltage devices with retrograde well
US7269047B1 (en) * 2006-03-06 2007-09-11 Kilopass Technology, Inc. Memory transistor gate oxide stress release and improved reliability
ITRM20070167A1 (it) * 2007-03-27 2008-09-29 Micron Technology Inc Non-volatile multilevel memory cell programming
US7995397B1 (en) 2007-05-03 2011-08-09 Cypress Semiconductor Corporation Power supply tracking single ended sensing scheme for SONOS memories
TWI357145B (en) * 2008-01-02 2012-01-21 Ememory Technology Inc Electrostatic discharge avoiding circuit
US7808833B2 (en) * 2008-01-28 2010-10-05 Qimonda Flash Gmbh Method of operating an integrated circuit, integrated circuit and method to determine an operating point
US8933492B2 (en) * 2008-04-04 2015-01-13 Sidense Corp. Low VT antifuse device
US8566377B2 (en) * 2008-05-23 2013-10-22 Agere Systems Llc Secure random number generator
TWI374595B (en) 2008-06-06 2012-10-11 Faraday Tech Corp Esd detection circuit and related method thereof
US8223526B2 (en) * 2009-02-27 2012-07-17 Sidense Corp. Low power antifuse sensing scheme with improved reliability
CA2778993C (en) * 2009-10-30 2013-03-19 Sidense Corp. Twin well split-channel otp memory cell
US8472256B2 (en) * 2010-05-12 2013-06-25 Micron Technology, Inc. Non-volatile memory programming
US8797820B2 (en) * 2010-06-08 2014-08-05 Chengdu Kiloway Electronics Inc. Soft breakdown mode, low voltage, low power antifuse-based non-volatile memory cell
US8189402B2 (en) * 2010-06-16 2012-05-29 Ememory Technology Inc. Sensing circuit for memory cell supplied with low power
TWI416836B (zh) * 2010-06-29 2013-11-21 Realtek Semiconductor Corp 靜電防護電路
US8300450B2 (en) 2010-11-03 2012-10-30 International Business Machines Corporation Implementing physically unclonable function (PUF) utilizing EDRAM memory cell capacitance variation
EP2456152B1 (en) 2010-11-17 2017-01-11 Nxp B.V. Integrated circuit for emulating a resistor
US8654490B2 (en) * 2012-02-16 2014-02-18 Newport Media, Inc. High voltage electrostatic discharge clamp using deep submicron CMOS technology
US8830641B2 (en) * 2012-03-02 2014-09-09 Sofics Bvba Electrostatic discharge protection for high voltage domains
US9653459B2 (en) * 2012-07-03 2017-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. MOSFET having source region formed in a double wells region
US9281074B2 (en) * 2013-05-16 2016-03-08 Ememory Technology Inc. One time programmable memory cell capable of reducing leakage current and preventing slow bit response
US9601499B2 (en) 2013-05-16 2017-03-21 Ememory Technology Inc. One-time programmable memory cell capable of reducing leakage current and preventing slow bit response, and method for programming a memory array comprising the same
US9214203B2 (en) 2014-02-12 2015-12-15 Ememory Technology Inc. Sensing apparatus and data sensing method thereof
CN104979814B (zh) * 2014-04-02 2017-12-29 中芯国际集成电路制造(上海)有限公司 一种静电放电保护电路
US9508396B2 (en) * 2014-04-02 2016-11-29 Ememory Technology Inc. Array structure of single-ploy nonvolatile memory
US9431111B2 (en) 2014-07-08 2016-08-30 Ememory Technology Inc. One time programming memory cell, array structure and operating method thereof
US9646660B2 (en) * 2014-09-23 2017-05-09 Intel Corporation Selectable memory access time
KR102358054B1 (ko) * 2014-09-29 2022-02-04 삼성전자주식회사 일회적 프로그램 가능 메모리 셀들을 구비하는 메모리 장치
US9362001B2 (en) 2014-10-14 2016-06-07 Ememory Technology Inc. Memory cell capable of operating under low voltage conditions
TWI578325B (zh) * 2015-08-18 2017-04-11 力旺電子股份有限公司 反熔絲型一次編程的記憶胞及其相關的陣列結構
US10181357B2 (en) * 2015-08-18 2019-01-15 Ememory Technology Inc. Code generating apparatus and one time programming block
US9620176B2 (en) 2015-09-10 2017-04-11 Ememory Technology Inc. One-time programmable memory array having small chip area
US10078494B2 (en) * 2015-09-25 2018-09-18 Arizona Board Of Regents On Behalf Of Arizona State University Secure true random number generation using 1.5-T transistor flash memory
US9514841B1 (en) * 2015-11-23 2016-12-06 International Business Machines Corporation Implementing eFuse visual security of stored data using EDRAM
US9613714B1 (en) 2016-01-19 2017-04-04 Ememory Technology Inc. One time programming memory cell and memory array for physically unclonable function technology and associated random code generating method
JP6891423B2 (ja) * 2016-09-05 2021-06-18 富士フイルムビジネスイノベーション株式会社 駆動波形生成装置及び画像形成装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI744941B (zh) * 2019-06-14 2021-11-01 力旺電子股份有限公司 靜電放電電路
TWI780956B (zh) * 2020-11-16 2022-10-11 力旺電子股份有限公司 具靜電放電衝擊排除能力的積體電路
TWI786899B (zh) * 2021-07-22 2022-12-11 南亞科技股份有限公司 半導體元件及其半導體元件的靜電放電保護方法
US11715706B2 (en) 2021-07-22 2023-08-01 Nanya Technology Corporation Semiconductor chip, semiconductor device and electrostatic discharge protection method for semiconductor device thereof

Also Published As

Publication number Publication date
TWI657633B (zh) 2019-04-21
TWI657448B (zh) 2019-04-21
US20180316185A1 (en) 2018-11-01
US20180315462A1 (en) 2018-11-01
US10546619B2 (en) 2020-01-28
TW201839769A (zh) 2018-11-01
US20180315460A1 (en) 2018-11-01
JP6487969B2 (ja) 2019-03-20
EP3396673B1 (en) 2020-11-11
TW201839604A (zh) 2018-11-01
JP2018186256A (ja) 2018-11-22
CN108807388A (zh) 2018-11-13
TW201839771A (zh) 2018-11-01
CN108807365B (zh) 2020-10-16
CN108806755A (zh) 2018-11-13
EP3396673A1 (en) 2018-10-31
TW201839959A (zh) 2018-11-01
JP6603963B2 (ja) 2019-11-13
US10410697B2 (en) 2019-09-10
US10475491B2 (en) 2019-11-12
JP2018190407A (ja) 2018-11-29
CN108806755B (zh) 2021-02-26
CN108807388B (zh) 2021-03-02
TWI655578B (zh) 2019-04-01
US10181342B2 (en) 2019-01-15
US20180315482A1 (en) 2018-11-01
TWI630707B (zh) 2018-07-21
US10090309B1 (en) 2018-10-02
CN108807365A (zh) 2018-11-13

Similar Documents

Publication Publication Date Title
TWI657633B (zh) 靜電放電電路
TWI611645B (zh) 靜電放電電路
TWI710098B (zh) 靜電放電電路
TWI696330B (zh) 靜電放電電路
US8072721B2 (en) ESD protection using a capacitivly-coupled clamp for protecting low-voltage core transistors from high-voltage outputs
US8773826B2 (en) Power-rail electro-static discharge (ESD) clamp circuit
KR101034614B1 (ko) 정전기 보호 회로
US7672103B2 (en) Circuit having low operating voltage for protecting semiconductor device from electrostatic discharge
CN110957713B (zh) 一种静电放电箝位电路
TWI780956B (zh) 具靜電放電衝擊排除能力的積體電路
US20210407990A1 (en) Circuit techniques for enhanced electrostatic discharge (esd) robustness
US20180097357A1 (en) Esd protection charge pump active clamp for low-leakage applications
EP3309836A1 (en) Electrostatic discharge circuit
TWI744941B (zh) 靜電放電電路
TWI842519B (zh) 靜電放電電路