TWI696330B - 靜電放電電路 - Google Patents

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Abstract

一種靜電放電電路，連接於電源墊與第一節點之間。此靜電放電電路包括：RC電路以及第一靜電放電電流路徑。RC電路連接於電源墊與第一節點之間，用以提供第一控制電壓與第二控制電壓。第一靜電放電電流路徑連接於電源墊與第一節點之間。當電源墊接收正靜電放電衝擊時，根據RC電路所提供的第一控制電壓與第二控制電壓，使得第一靜電放電電流路徑導通，並將靜電放電電流由電源墊經由第一靜電放電電流路徑傳遞至第一節點。

Description

靜電放電電路
本發明是有關於一種電路，且特別是有關於一種靜電放電(electro static discharge，簡稱ESD)電路。
眾所周知，在互補式金屬氧化物半導體的積體電路(CMOS IC)製程中，為增加其速度與整合度，半導體元件尺寸會越做越小、閘極氧化層(Gate oxide layer)會越來越薄。因此，閘極氧化層的崩潰電壓(breakdown voltage)降低，且半導體元件的PN接面(PN junction)的崩潰電壓也降低。
為了避免積體電路(IC)在生產過程中被靜電放電衝擊(ESD zapping)所損傷，在積體電路(IC)內皆會製作靜電放電電路。靜電放電電路提供了靜電放電電流路徑(ESD current path)，以免靜電放電流(ESD current)流入IC內部電路而造成損傷。
本發明係有關於一種靜電放電電路，連接於一電源墊與一第一節點之間，該靜電放電電路包括：一RC電路，連接 於該電源墊與該第一節點之間，用以提供一第一控制電壓與一第二控制電壓；以及一第一靜電放電電流路徑，連接於該電源墊與該第一節點之間，其中當該電源墊接收一正靜電放電衝擊時，根據該RC電路提供的該第一控制電壓與該第二控制電壓，使得該第一靜電放電電流路徑導通，並將一靜電放電電流由該電源墊經由該第一靜電放電電流路徑傳遞至該第一節點。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：
100、200、700:靜電放電電路
102:第一靜電放電電流路徑
104:第二靜電放電電流路徑
140、240:內部電路
150、250:電源墊
210、710:RC電路
215、715:電容庫
第1圖所繪示為本發明靜電放電電路的第一實施例。
第2A圖為第一實施例靜電放電電路的電壓-電流曲線示意圖。
第2B圖為本發明第一實施例靜電放電電路進行人體模式(HBM)測試時的供應電壓Vpp與時間關係圖。
第3圖為本發明靜電放電電路的第二實施例。
第4A圖至第4C圖為電容庫的各種範例。
第5A圖為第二實施例靜電放電電路接收到負靜電放電衝擊的示意圖。
第5B圖為第二實施例靜電放電電路接收到正靜電放電衝擊的示意圖。
第6圖為本發明第二實施例靜電放電電路進行人體模式 (HBM)測試的供應電壓Vpp與時間關係圖。
第7圖為本發明靜電放電電路的第三實施例。
在非揮發性記憶體的編程動作或者抹除動作時，編程電壓(program voltage)或者抹除電壓(erase voltage)會供應至非揮發性記憶體中用以編程記憶胞或者抹除記憶胞。
通常，編程電壓或者抹除電壓會非常接近半導體元件的耐壓，但並不會損毀半導體元件。舉例來說，非揮發性記憶體內部電路的半導體元件為MOS電晶體，其操作電壓為1.8V，而編程電壓為4.5V。雖然MOS電晶體可以承受4.5V的電壓應力(voltage stress)，但如果MOS電晶體承受的電壓應力再增大一些(例如4.8V以上)時，則MOS電晶體就會有損毀的危險。
為了要解決上述的問題，在非揮發性記憶體中必須設計靜電放電電路，且靜電放電電路的導通臨限電壓(turn on threshold voltage)需要稍微大於4.5V，且越接近4.5V越好。當非揮發性記憶體接收到靜電放電衝擊(ESD zapping)時，即可快速地將靜電放電電流排除，以保護非揮發性記憶體的內部電路。
請參照第1圖，其所繪示為本發明靜電放電電路的第一實施例。靜電放電電路100與內部電路140連接於接收第一供應電壓Vpp的電源墊(power pad)150與接收第二供應電壓 GND的節點g之間。第一供應電壓Vpp由電源墊150輸入靜電放電電路100與內部電路140。第二供應電壓GND由節點g輸入靜電放電電路100與內部電路140。在本實施例中，第二供應電壓GND為0V。
靜電放電電路100中包括一第一靜電放電電流路徑(first ESD current path)102與一第二靜電放電電流路徑(Second ESD current path)104。其中，第一靜電放電電流路徑102包括n個二極體Df1~Dfn串接於電源墊150與節點g之間。第二靜電放電電流路徑104包括m個二極體Dr1~Drm串接於電源墊150與節點g之間。
基本上，第一靜電放電電流路徑102的導通臨限電壓(turn-on threshold voltage)為n×Von，其中Von為二極體的切入電壓(cut in voltage)，例如0.7V。因此，當第一供應電壓Vpp與第二供應電壓GND之間的電壓差(Vpp-0V)大於n×Von時，第一靜電放電電流路徑102導通。
由以上的說明可知，第一靜電放電電流路徑102的導通臨限電壓(n×Von)必需設定成大於第一供應電壓Vpp(例如4.5V)。如果將第一靜電放電電流路徑102的導通臨限電壓(n×Von)設定成小於第一供應電壓Vpp(例如4.5V)，則會造成第一靜電放電電流路徑102的誤觸發(mis-trigger)。同樣地，第一靜電放電電流路徑102的導通臨限電壓(n×Von)必需設定成小於第二靜電放電電流路徑104的總崩潰電壓(m×Vbj)，其中Vbj為單 一二極體的崩潰電壓(breakdown voltage)。如果將第一靜電放電電流路徑102的導通臨限電壓(n×Von)設定成大於第二靜電放電電流路徑104的總崩潰電壓(m×Vbj)，則會造成第二靜電放電電流路徑104的誤觸發(mis-trigger)，並發生二極體崩潰(diode breakdon)。舉例來說，當電源墊150接收正的靜電電壓時，第一靜電放電電流路徑102會立即導通，以避免造成第二靜電放電電流路徑104上的二極體崩潰。
同理，第二靜電放電電流路徑104導通臨限電壓為m×Von。換言之，當第二供應電壓GND與第一供應電壓Vpp之間的電壓差(0V-Vpp)大於m×Von時，第二靜電放電電流路徑104導通。
舉例來說，假設二極體的切入電壓Von為0.7V，崩潰電壓Vbj為4V，且內部電路140的電壓操作範圍為0V至4.5V之間。因此，靜電放電電路100中，第一靜電放電電流路徑102至少要串接7顆(7×0.7V=4.9V)二極體，第二靜電放電電流路徑104至少要串接2顆(2×4V=8V)二極體。如此，才不會誤觸發第一靜電放電電流路徑102或者第二靜電放電電流路徑104。
為了防止製程變異(process variation)而造成二極體切入電壓Von的變化，可以在第一靜電放電電流路徑102再增加一顆二極體。如此可以確認第一靜電放電電流路徑102不會在正常運作時誤觸發。
因此，當電源墊150接收到正靜電放電衝擊(positive ESD zapping)時，第一靜電放電電流路徑102導通，且靜電放電電流由電源墊150經由第一靜電放電電流路徑102流至節點g。反之，當電源墊150接收到負靜電放電衝擊(negative ESD zapping)時，第二靜電放電電流路徑104導通，且靜電放電電流由節點g經由第二靜電放電電流路徑104流至電源墊150。
請參照第2A圖，其所繪示為第一實施例靜電放電電路的電壓-電流曲線示意圖。其中，第一靜電放電電流路徑102中的二極體共7顆(n=7)，第二靜電放電電流路徑104中的二極體共2顆(m=2)。另外，在0V~4.5V之間為第一供應電壓Vpp的操作區間(Vpp operation region)。亦即，內部電路140接收的第一供應電壓Vpp如果在0V~4.5V之間，則靜電放電電路100被禁能(disable)，且二靜電放電電流路徑102、104皆關閉。
當第一供應電壓Vpp超過4.5V或者低於0V時，則代表可能遭受靜電放電衝擊(ESD zapping)，靜電放電電路100會根據第一供應電壓Vpp的變化來動作。根據本發明的第一實施例，當第一供應電壓Vpp上升到達4.9V時，靜電放電電流到達1μA，可視為第一靜電放電電流路徑102已導通。另外，當第一供應電壓Vpp下降-1.4V時，靜電放電電流到達-1μA，可視為第二靜電放電電流路徑104已導通。
請參照第2B圖，其所繪示為本發明第一實施例靜電放電電路進行人體模式(Human Body Mode，簡稱HBM)測試時 的供應電壓Vpp與時間關係圖。以人體模式(HBM)測試為例，當2KV的靜電電壓施加在電源墊150時，第一供應電壓Vpp會升高至12V，且靜電放電電流會上升至1.33A。此時，靜電放電電流可沿著導通的第一靜電放電電流路徑102傳導至節點g。
如第2B圖所示，電源墊150於時間點t1接收到2KV的靜電電壓，使得第一供應電壓Vpp瞬間上升至12V，而第一靜電放電電流路徑102導通。再者，根據第2A圖可知，於時間點t1時的靜電放電電流約為1.33A。
由於第一靜電放電電流路徑102已導通，將使得第一供應電壓Vpp在時間點t2下降至4.9V以下。換言之，靜電放電電路100可在4μs內將第一供應電壓Vpp下降至4.5V以下。如此，可以保護內部電路中的半導體元件不會受損。
由於靜電放電電流可能流經第一靜電放電電流路徑102或者第二靜電放電電流路徑104。因此，在靜電放電電路100內，必須設計大尺寸的二極體Df1~Dfn、Dr1~Drm。如此，才可以防止靜電放電電流燒毀二極體Df1~Dfn、Dr1~Drm。然而，大尺寸的二極體Df1~Dfn、Dr1~Drm會有較小的寄生電阻(parasitic resistance)，使得待機漏電流(standby leakage current)增加。雖然增加第一靜電放電電流路徑102與第二靜電放電電流路徑104中串接二極體n與m的數目可以降低待機漏電流。然而，增加n與m的數目同時也會影響到第一靜電放電電流路徑102與第二靜電放電電流路徑104的導通臨限電壓，此時也 需要一併考慮導通臨限電壓(n×Von)與總崩潰電壓(m×Vbj)是否在適用的範圍。
如第2B圖所示，在靜電放電衝擊過後，第一供應電壓Vpp已經下降至4.5以下。由於第一供應電壓Vpp會維持在4.5V附近一段時間。而在這段時間內，內部電路140內的半導體元件仍受到4.5V的電壓應力(voltage stress)影響，將使得半導體元件的特性變差，壽命減少。
請參照第3圖，其所繪示為本發明靜電放電電路的第二實施例。靜電放電電路200與內部電路240連接於接收第一供應電壓Vpp的電源墊250與接收第二供應電壓GND的節點g之間。第一供應電壓Vpp由電源墊250輸入靜電放電電路200與內部電路240。第二供應電壓GND由節點g輸入靜電放電電路200與內部電路240。
靜電放電電路200包括一RC電路210、P型電晶體M1與N型電晶體M2。其中，P型電晶體M1為P型鰭式電晶體(FinFET)，且N型電晶體M2為N型鰭式電晶體。再者，P型電晶體M1連接於電源墊250與節點d之間。N型電晶體M2連接於節點d與節點g之間。RC電路210連接於電源墊250與節點g之間。RC電路210具有二個控制端分別連接至P型電晶體M1的控制端與N型電晶體M2的控制端。當電源墊250接收到靜電放電衝擊時，RC電路210能夠產生控制電壓Va與Vb用以導通P型電晶體M1與N型電晶體M2。
RC電路210包括一第一電阻R1、一第二電阻R2與一電容庫(capacitor bank)215。第一電阻R1連接於電源墊250與節點a之間，且節點a能夠產生第一控制電壓Va。第二電阻R2連接於節點b與節點g之間，且節點b能夠產生第二控制電壓Vb。電容庫215連接於節點a與節點b之間。值得注意地，電容庫215並未連接至節點d。
P型電晶體M1包括一第一汲/源端(drain/source terminal)連接至電源墊250、一第二汲/源端連接至節點d、一閘極端連接至節點a、一基體端(body terminal)連接至電源墊250。另外，由於P型電晶體M1製作於N型井區(N-well region)中，所以P型電晶體M1內部存在一寄生二極體(parasitic diode)Dp，其陰極端(Cathode terminal)連接至P型電晶體M1的第一汲/源端，其陽極端(Anode terminal)P型電晶體M1的第二汲/源端。
N型電晶體M2包括一第一汲/源端連接至節點d、一第二汲/源端連接至節點g、一閘極端連接至節點b、一基體端連接至節點g。另外，由於N型電晶體M2製作於P型井區(P-well region)中，所以N型電晶體M2內部存在一寄生二極體Dn，其陰極端連接至N型電晶體M2的第一汲/源端，其陽極端N型電晶體M2的第二汲/源端。換言之，二個寄生二極體Dp、Dn串接於電源墊250與節點d之間。
根據本發明的第二實施例，第一供應電壓Vpp為4.5V且第二供應電壓為0V，第一電阻R1與第二電阻R2的電阻值相同。
再者，P型電晶體M1的第一汲/源端、P型電晶體M1的通道區域(channel region)、P型電晶體M1的第二汲/源端、N型電晶體M2的第一汲/源端、N型電晶體M2的通道區域、N型電晶體M2的第二汲/源端組合成為第一靜電放電電流路徑。而RC電路210用來控制第一靜電放電電流路徑的導通與關閉。
另外，N型電晶體M2的第二汲/源端、寄生二極體Dn、N型電晶體M2的第一汲/源端、P型電晶體M1的第二汲/源端、寄生二極體Dp、P型電晶體M1的第一汲/源端組合成為第二靜電放電電流路徑。再者，第二靜電放電電流路徑的導通臨限電壓為1.4V(2×0.7)。也就是說，當第二供應電壓GND與第一供應電壓Vpp之間的電壓差(0V-Vpp)大於1.4V時，第二靜電放電電流路徑導通。以下詳細說明靜電放電電路200的運作原理。
首先，當第一供應電壓Vpp為4.5V且第二供應電壓GND為0V時，電容庫215之間的跨壓為4.5V。亦即，第一控制電壓Va為4.5V，第二控制電壓Vb為0V。
再者，P型電晶體M1的閘極接收節點a的第一控制電壓Va(4.5V)，N型電晶體M2的閘極接收節電b的第二控制電壓Vb(0V)。因此，P型電晶體M1與N型電晶體M2皆關閉，亦即第一靜電放電電流路徑關閉。
另外，由於第一供應電壓Vpp為4.5V且第二供應電壓GND為0V。因此串接的寄生二極體Dp、Dn關閉，亦即第二靜電放電電流路徑關閉。
因此，當第一供應電壓Vpp為4.5V且第二供應電壓GND為0V時，第一靜電放電電流路徑與第二靜電放電電流路徑皆關閉，而內部電路240接收第一供應電壓Vpp而正常運作。
根據本發明的第二實施例，電容庫215中至少包括一電容器。第4A圖至第4C圖為電容庫的各種範例。如第4A圖所示，電容庫215中僅有單一個電容器C1連接於節點a與節點b之間。如第4B圖所示，電容庫215包括二個電容器C1、C2，串聯於節點a與節點b之間。如第4C圖所示，電容庫215包括二個電容器C1、C2，並聯於節點a與節點b之間。以下以二個串連的電容器所組成的電容庫215為例來介紹靜電放電電路200的運作，而其他類型的電容庫運作原理類似，不再贅述。
請參照第5A圖，其所繪示為第二實施例靜電放電電路接收到負靜電放電衝擊的示意圖。當電源墊250接收到負靜電放電衝擊時，第二靜電放電電流路徑導通，且靜電放電電流IESD由節點g經由寄生二極體Dn與Dp流至電源墊250。
請參照第5B圖，其所繪示為第二實施例靜電放電電路接收到正靜電放電衝擊的示意圖。當電源墊250接收到正靜電放電衝擊時，第一供應電壓Vpp快速上升。造成電容庫215中的電容器C1、C2暫時短路，使得節點e上的電壓為Vpp/2，而節 點a的第一控制電壓Va則稍微大於Vpp/2(例如，Vpp/2+△V)，節點b的第二控制電壓Vb則稍微小於Vpp/2(例如，Vpp/2-△V)。由於，P型電晶體M1與N型電晶體M2閘極別接收第一控制電壓Va與第二控制電壓Vb，所以P型電晶體M1與N型電晶體M2會同時導通，使得第一靜電放電電流路徑導通，且靜電放電電流IESD。換句話說，當電源墊250接收到正靜電放電衝擊時，第一靜電放電電流路徑導通，且靜電放電電流IESD由電源墊250經由P型電晶體M1與N型電晶體M2流至節點g。
根據本發明的第二實施例，RC電路120中的RC時間常數(RC time constant)被設計為約1μs。亦即，第一靜電放電電流路徑導通約1μs的時間後，第一供應電壓Vpp會下降到低於導通臨限電壓(例如4.5V)。此時，第一控制電壓Va為第一供應電壓Vpp且第二控制電壓Vb為0V，所以P型電晶體M1與N型電晶體M2會關閉，使得第一靜電放電電流路徑關閉。
根據以上的描述可知，靜電放電電路200接收到正靜電放電衝擊時，靜電放電電流IESD會在1μs的時間周期內，由電源墊250經由P型電晶體M1與N型電晶體M2流至節點g。
請參照第6圖，其所繪示為本發明第二實施例靜電放電電路進行人體模式(HBM)測試的供應電壓Vpp與時間關係圖。以人體模式(HBM)測試為例，當2KV的靜電電壓施加在電源墊250時，第一供應電壓Vpp會迅速地升高，而靜電放電電流沿著導通的第一靜電放電電流路徑傳導至節點g。相較於第一實 施例的靜電放電電路100的曲線(虛線)上升至12V，第二實施例的靜電放電電路200僅會讓第一供應電壓Vpp上升至4.8V，兩者之間的差異約為7.2V。
如第6圖所示，電源墊250於時間點t1接收到2KV的靜電電壓，第一靜電放電電流路徑瞬間導通。如此，第一供應電壓Vpp的峰值上升至約4.8V且靜電放電電流約為1.33A。
由於第一靜電放電電流路徑已導通，靜電放電電路200使得第一供應電壓Vpp在1μs時間之內下降至1.5V以下。於5μs之後，第一供應電壓Vpp會再繼續降低至約1V。由於第二實施例的靜電放電電路在靜電放電衝擊之後會下降至1V以下。因此，1V的第一供應電壓Vpp完全不會影響到內部電路240中的半導體元件。換言之，第二實施例的靜電放電電路有更好的放電效率(discharge performance)。
另外，在半導體製程中，第一電阻R1與第二電阻R2可由多晶矽電阻(polysilicon resistor)來時現，而電容器則可由金屬-絕緣體-金屬(Metal-Insulator-Metal，簡稱MIM)電容器來實現。當然，本發明並不限定於此，除了利用上述方式來形成RC電路210中的電容器與電阻之外，RC電路210中的電容器與電阻也可以由電晶體來實現。
請參照第7圖，其所繪示為本發明靜電放電電路的第三實施例。相同地，靜電放電電路700包括RC電路710、P型電晶體M1與N型電晶體M2。其中，RC電路710皆由電晶體 所組成。利用電晶體的各種連接關係，即使得電晶體等效為電阻或者電容器。
RC電路710包括多個P型電晶體Mr1、Mr2、Mc1、Mc2，而這些P型電晶體Mr1、Mr2、Mc1、Mc2可為P型鰭式電晶體。P型電晶體Mr1的第一汲/源端與基體端連接至電源墊250，P型電晶體Mr1的第二汲/源端與閘極端連接至節點a。P型電晶體Mr2的第一汲/源端與基體端連接至節點b，P型電晶體Mr2的第二汲/源端與閘極端連接至節點g。由於P型電晶體Mr1、Mr2為二極體式連接(diode connection)，所以可以視為電阻。
RC電路710中的電容庫715包括P型電晶體Mc1、Mc2。P型電晶體Mc1的第一汲/源端、第二汲/源端與基體端連接至節點a，P型電晶體Mc1的閘極端連接至節點e。P型電晶體Mc2的第一汲/源端、第二汲/源端與基體端連接至節點e，P型電晶體Mc2的閘極端連接至節點b。因此，P型電晶體Mc1、Mc2可以視為電容器。
再者，第三實施例的靜電放電電路700的運作原理類似於第二實施例，因此不再贅述。值得注意地，本發明也可以根據第二實施例與第三實施例來適當地修改。例如，RC電路可由二個多晶矽電阻以及電晶體所組成的二個電容器來實現。或者，RC電路可由電晶體所組成的二個電阻以及二個金屬-絕緣體-金屬(MIM)電容器來實現。
由以上的說明可知，本發明提出一種運用於非揮發性記憶體的靜電放電電路。當非揮發性記憶體發生靜電放電衝擊時，靜電放電電流可由靜電放電電路快速消除，用以保護非揮發性記憶體的內部電路。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
200:靜電放電電路
210:RC電路
215:電容庫
240:內部電路
250:電源墊

Claims (11)

  1. 一種靜電放電電路，連接於一電源墊與一第一節點之間，該靜電放電電路包括：一RC電路，連接於該電源墊與該第一節點之間，用以提供一第一控制電壓與一第二控制電壓，其中該RC電路包括一電容庫；以及一第一靜電放電電流路徑，連接於該電源墊與該第一節點之間，其中當該電源墊接收一正靜電放電衝擊時，根據該RC電路提供的該第一控制電壓與該第二控制電壓，使得該第一靜電放電電流路徑導通，並將一靜電放電電流由該電源墊經由該第一靜電放電電流路徑傳遞至該第一節點；其中，該靜電放電電路更包括：一第一P型電晶體與一第一N型電晶體，該第一P型電晶體的一第一汲/源端與一基體端連接至該電源墊，該第一P型電晶體的一閘極端接收該第一控制電壓，該第一P型電晶體的一第二汲/源端連接至一第二節點，該第一N型電晶體的一第一汲/源端連接至該第二節點，該第一N型電晶體的一閘極端接收該第二控制電壓，以及該第一N型電晶體的一第二汲/源端與一基體端連接至該第一節點；其中，該電容庫未連接至該第二節點。
  2. 如申請專利範圍第1項所述之靜電放電電路，其中該第一P型電晶體的該第一汲/源端、該第一P型電晶體的一通道區 域、該第一P型電晶體的該第二汲/源端、該第一N型電晶體的該第一汲/源端、該第一N型電晶體的一通道區域、該第一N型電晶體的該第二汲/源端組合成為該第一靜電放電電流路徑。
  3. 如申請專利範圍第1項所述之靜電放電電路，其中該第一P型電晶體包括一第一寄生二極體，具有一陽極端連接於該第一P型電晶體的該第二汲/源端，一陰極端連接於該第一P型電晶體的該第一汲/源端；且該第一N型電晶體包括一第二寄生二極體，具有一陽極端連接於該第一N型電晶體的該第二汲/源端，一陰極端連接於該第一N型電晶體的該第一汲/源端。
  4. 如申請專利範圍第3項所述之靜電放電電路，其中，該第一N型電晶體的該第二汲/源端、該第二寄生二極體、該第一N型電晶體的該第一汲/源端、該第一P型電晶體的該第二汲/源端、該第一寄生二極體、該第一P型電晶體的該第一汲/源端界定一第二靜電放電電流路徑。
  5. 如申請專利範圍第1項所述之靜電放電電路，其中，當該電源墊接收一負靜電放電衝擊時，一第二靜電放電電流路徑導通，並將該靜電放電電流自第一節點經由該第二靜電放電電流路徑傳遞至該電源墊。
  6. 一種靜電放電電路，連接於一電源墊與一第一節點之間，該靜電放電電路包括：一RC電路，連接於該電源墊與該第一節點之間，用以提供一第一控制電壓與一第二控制電壓；一第一P型電晶體，該第一P型電晶體的一第一汲/源端與一基體端連接至該電源墊，該第一P型電晶體的一閘極端接收該第一控制電壓，該第一P型電晶體的一第二汲/源端連接至一第二節點；以及一第一N型電晶體，該第一N型電晶體的一第一汲/源端連接至該第二節點，該第一N型電晶體的一閘極端接收該第二控制電壓，以及該第一N型電晶體的一第二汲/源端與一基體端連接至該第一節點；其中，該RC電路包括：一第一電阻、一第二電阻與一電容庫，該第一電阻的一第一端連接至該電源墊，該第一電阻的一第二端連接至一第三節點，該第二電阻的一第一端連接至一第四節點，該第二電阻的一第二端連接至該第一節點，該電容庫的一第一端連接至該第三節點，該電容庫的一第二端連接至該第四節點，該第三節點輸出該第一控制電壓，且該第四節點輸出該第二控制電壓；其中，該電容庫未連接至該第二節點。
  7. 如申請專利範圍第6項所述之靜電放電電路，其中該電容庫包括至少一電容器。
  8. 如申請專利範圍第7項所述之靜電放電電路，其中該第一電阻或者該第二電阻為多晶矽電阻，或者該至少一電容器為金屬-絕緣體-金屬電容器。
  9. 如申請專利範圍第6項所述之靜電放電電路，其中一第二P型電晶體的一第一汲/源端與一基體端互相連接用來作為該第一電阻的該第一端；該第二P型電晶體的一第二汲/源端與一閘極端互相連接用來作為該第一電阻的該第二端；一第三P型電晶體的一第一汲/源端與一基體端互相連接用來作為該第二電阻的該第一端；且該第三P型電晶體的一第二汲/源端與一閘極端互相連接用來作為該第二電阻的該第二端。
  10. 如申請專利範圍第6項所述之靜電放電電路，其中該電容庫包括：一第一電容器，具有一第一端連接至該第三節點，以及一第二端連接至一第五節點；以及一第二電容器，具有一第一端連接至該第五節點，以及一第二端連接至該第四節點。
  11. 如申請專利範圍第10項所述之靜電放電電路，其中一第四P型電晶體的一第一汲/源端、一第二汲/源端與一基體端互相連接用來作為該第一電容器的該第一端；該第四P型電晶體的一閘極端作為該第一電容器的該第二端；一第五P型電晶體的一第一汲/源端、一第二汲/源端與一基體端互相連接用來作為該第二電容器的該第一端；以及該第五P型電晶體的一閘極端作為該第二電容器的該第二端。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11031779B2 (en) * 2019-06-14 2021-06-08 Ememory Technology Inc. Memory system with a random bit block
US11575258B2 (en) * 2020-06-10 2023-02-07 Nxp B.V. Device and method for electrostatic discharge (ESD) protection
TWI785736B (zh) * 2020-11-16 2022-12-01 力旺電子股份有限公司 非揮發性記憶體之記憶胞
US11862625B2 (en) * 2021-07-01 2024-01-02 Nxp Usa, Inc. Area-efficient ESD protection inside standard cells
CN117393555A (zh) * 2022-07-12 2024-01-12 力旺电子股份有限公司 静电放电电路

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6249410B1 (en) * 1999-08-23 2001-06-19 Taiwan Semiconductor Manufacturing Company ESD protection circuit without overstress gate-driven effect
US20030076639A1 (en) * 2001-10-19 2003-04-24 Wei-Fan Chen High ESD stress sustaining ESD protection circuit
TW200818651A (en) * 2006-09-11 2008-04-16 Ind Tech Res Inst Circuit for electrostatic discharge (ESD) protection
TW200931627A (en) * 2008-01-02 2009-07-16 Ememory Technology Inc Electrostatic discharge avoiding circuit
TW201117216A (en) * 2009-11-13 2011-05-16 Ememory Technology Inc Flash memory circuit with ESD protection
TW201742345A (zh) * 2016-03-18 2017-12-01 英特爾智財公司 省面積且強健的靜電放電電路

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6310379B1 (en) * 1999-06-03 2001-10-30 Texas Instruments Incorporated NMOS triggered NMOS ESD protection circuit using low voltage NMOS transistors
US6501632B1 (en) 1999-08-06 2002-12-31 Sarnoff Corporation Apparatus for providing high performance electrostatic discharge protection
US8254069B2 (en) * 2005-10-28 2012-08-28 Fairchild Semiconductor Corporation ESD protection for outputs
US7804669B2 (en) * 2007-04-19 2010-09-28 Qualcomm Incorporated Stacked ESD protection circuit having reduced trigger voltage
CN101442046B (zh) * 2007-11-23 2011-05-04 上海华虹Nec电子有限公司 动态侦测静电保护电路结构
CN101442869B (zh) * 2007-11-23 2011-08-24 上海华虹Nec电子有限公司 动态侦测静电保护电路
US8705217B2 (en) 2008-12-24 2014-04-22 Stmicroelectronics Asia Pacific Pte Ltd Electrostatic discharge protection circuit
CN203396864U (zh) 2013-07-31 2014-01-15 格科微电子（上海）有限公司 静电放电检测电路及处理系统
US20180102642A1 (en) 2016-10-12 2018-04-12 Ememory Technology Inc. Electrostatic discharge circuit
CN106532671A (zh) * 2016-12-26 2017-03-22 杭州迦美信芯通讯技术有限公司 一种esd电路的rc型静电钳位电路

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6249410B1 (en) * 1999-08-23 2001-06-19 Taiwan Semiconductor Manufacturing Company ESD protection circuit without overstress gate-driven effect
US20030076639A1 (en) * 2001-10-19 2003-04-24 Wei-Fan Chen High ESD stress sustaining ESD protection circuit
TW200818651A (en) * 2006-09-11 2008-04-16 Ind Tech Res Inst Circuit for electrostatic discharge (ESD) protection
TW200931627A (en) * 2008-01-02 2009-07-16 Ememory Technology Inc Electrostatic discharge avoiding circuit
TW201117216A (en) * 2009-11-13 2011-05-16 Ememory Technology Inc Flash memory circuit with ESD protection
TW201742345A (zh) * 2016-03-18 2017-12-01 英特爾智財公司 省面積且強健的靜電放電電路

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