CN1229870C - 采用单个晶体管的高密度半导体存储器单元和存储器阵列 - Google Patents
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Abstract
采用单个晶体管的高密度半导体存储器单元和存储器阵列，披露了一种在列位线和行字线交叉点处的单个晶体管组成的存储器单元。该晶体管的栅极由列位线形成，源极连接到行字线，通过在列位线和行字线间加一个电压电位，在晶体管的栅极下面的衬底中形成一个被编程的n+区，从而实现存储器单元的编程。
Description
技术领域
本发明的内容是不挥发性可编程半导体存储器，更具体的说是通过击穿晶体管栅氧化层，实现对单个晶体管存储器单元编程，存储器阵列就由这样的单元组成。
背景技术
不挥发性存储器在取消电源后仍能保持存储的数据。这在许多电子设备中是非常需要的。通常的一种不挥发性存储器是可编程只读存储器(“PROM”)，它利用诸如熔丝、反熔丝之类的字线/位线交叉点元件和诸如浮置栅雪崩注入金属氧化物半导体(“FAMOS”)晶体管之类的俘获电荷器件来存储逻辑信息。
颁发给赖兴格尔(Reinsinger)等人的美国专利(美国专利号：6,215,140)所披露的利用电容中二氧化硅层的击穿来存储数字数据的一种PROM单元就是一个例子。赖兴格尔(Reinsinger)等人所披露的基本PROM就是利用一个氧化物电容和一个结型二极管作为交叉点元件组合而成(这里‘交叉点’指字线和位线的交叉点)。一个完整的电容代表逻辑值0，一个电击穿电容代表逻辑1。二氧化硅层的厚度调节到能够获得所需要的性能规范。二氧化硅的击穿电荷约为10C/cm2(库仑/cm2)。如果给厚度为10nm的电容介质加上一个10伏的电压(获得的场强为10mV/cm)，就会有约1mA/cm2的电流流动。在10伏下就会有大量的时间来对一个存储器单元进行编程。然而，为了减小在电击穿时出现的大的功率损失，将电容的介质设计得更薄一些更为有利。例如，电容介质厚度为3～4nm的一个存储器单元可在约1.5伏下工作。在这个电压下，电容介质仍不会击穿。因此对于从存储器单元读出数据来说，1.5伏是足够的了。数据在比如说5伏下存储，在此情况下一个存储单元结构中的一个单元线束可在1ms时间内完成编程。在这种情况下每cm2电容介质的能量损失大约是50瓦(10库仑×5伏)。如果所要求的功耗是0.5瓦，完成一个1000兆位存储器的编程需要大约100秒的时间。如果允许的功耗更大，完成编程的时间相应的就可更快一些。
有些类型的不挥发性存储器能够反复编程和擦除，包括通常称为EPROM的可擦可编程只读半导体存储器和通常称为EEPROM的电可擦可编程只读半导体存储器。EPROM存储器用紫外光擦除，用各种电压编程；而EEPROM则用各种电压进行擦除和编程。EPROM和EEPROM都有合适的结构根据待存储的数据进行充电和放电，这些结构通常称之为浮置栅。浮置栅上的电荷建立起器件的阈值电压，即VT，在存储器被读出时该电压就被读出以确定那里所存储的数据。一般，这些种类的存储器单元的研究工作都是致力于尽量减小栅氧化层的应力。
有一种器件称之为金属-氮化物-氧化物-硅(“MNOS”)器件，它的沟道位于源和漏之间的硅中，其上覆盖着由一层二氧化硅层、一层氮化硅层和一层铝层构成的一种栅结构。MNOS器件通过给栅加上适当的电压脉冲可在两种阈值电压态(V阈值(高)和V阈值(低))之间转换。这种转换使电子被俘获在氧化层-氮化层栅中(V阈值(高))或者从氧化层-氮化层栅中(V阈值(低))被驱赶出来。通常这些种类的存储器单元的研究工作是致力于尽量减小栅氧化层的应力。
颁发给霍夫曼等人的美国专利(专利号：4,037,243)披露了一种利用一种栅控二极管的栅上存储的电荷来存储逻辑0和逻辑1的结击穿存储器单元。电荷通过利用栅控二极管的P-型电极和栅电极之间形成的电容存储在栅上。在介质中用二氧化硅和氮化硅层代替二氧化硅形成的电容可使电荷存储得到增强。在栅控二极管的电极上加上擦除电压会使氧化层-氮化层界面充满负电荷，该负电荷在擦除操作完成以后得到保持。这种负的界面电荷是栅控二极管即使在消除了擦除电荷以后也会在一种感应的结模式下工作。此后在读出栅控二极管时，其沟道就表现出一种场感应结击穿而出现饱和电流流动。场感应结击穿电压低于金相结击穿电压。然而，给栅控二极管的电极加上一个写电压会使二氧化硅/氮化硅界面充满正电荷，该正电荷在写操作完成后仍被保持。此后在读出栅控二极管时，栅控二极管会被击穿。因为这时不存在沟道。
制作各种不挥发性存储器所采用的各种工艺在改进方面普片落后于广泛使用的工艺(如先进的CMOS(互补金属氧化物半导体)逻辑工艺)的改进。例如，如果要制作高压发生电路所需要的各种特殊区域和结构、三阱、浮置栅、ONO层、以及这种器件中通常看到的特殊源和漏结，象快闪EEPROM那样的器件工艺所需要的光刻次数要比标准的先进CMOS(互补金属氧化物半导体)逻辑工艺多30％。相应地，快闪器件的制作工艺要落后于标准的先进CMOS逻辑工艺一到两代，而每块大圆片的成本要比后者贵30％左右。作为另一个例子，制作反熔丝的工艺必须适合于制作各种反熔丝结构和高压电路，但该工艺同样比标准的先进CMOS工艺落后大约一代。
一般，在制作金属-氧化物-硅(MOS)器件比如电容和晶体管的二氧化硅层时都要非常仔细。为了确保在制作过程中及次后的集成电路的正常工作中二氧化硅层不至遭受应力影响，从而获得所需要的器件特性而且不随时间而衰减，这种高度的仔细是必要的。一项美国专利(专利号：5,241,200)披露在制作过程中所采取的仔细程度就是一个例子。它披露了在一个圆片制作工艺中使用一扩散层和一个旁路来使字线中的累积电荷放电。避免这种电荷累积可确保不会给栅绝缘膜加上大的电场，从而避免用字线作为栅连线时出现的晶体管特性变化和栅绝缘膜的衰降和击穿。
一个例子就是颁发给田村等人的一项美国专利(专利号：6,249,472)所披露的在电路设计中为避免晶体管的二氧化硅层在正常的电路工作中出现应力所采取的仔细程度。田村等人披露了在一个具体体现中所使用的反熔丝与P-沟MOS晶体管串联的一种反熔丝电路和在另一个具体体现中所使用的反熔丝与n-沟MOS晶体管串联的一种反熔丝电路。虽然制造反熔丝不需要制造反熔丝电路通常所需要的附加膜制作工艺，但田村等人却遇到了另外一个问题。当反熔丝被短接出来时，串联的晶体管就暴露在足以击穿晶体管二氧化硅层的高压下。田村等人披露在电路中增加另一只晶体管才得以避免将第一只晶体管暴露于击穿电位下。
上边这些资料显示以前的看似完美的存储器技术仍有不少缺点。
发明内容
本发明的内容是：一种可编程存储器单元，此存储器单元可用于具有列位线和行字线的存储器阵列，其特征是该存储器单元包括：
一个晶体管；此晶体管具有一个栅极，栅极与衬底之间的栅介质，在邻近所述栅极并在所述的衬底内形成的第一和第二掺杂半导体区域；所述的两个掺杂半导体区域以一个间隔相关联，在所述的栅极下方定义一个沟道区域；栅极由所述的一条列位线形成；
一个与晶体管第二个掺杂半导体区连结的行字线节点；所述行字线节点与一条行字线相连。
本发明的内容中：所述的列位线，通过列位线节点与栅极连接。
本发明的内容中：所述的栅极，不与第1和第2掺杂半导体区的任何一个交叠。
本发明的内容中：所述的晶体管中，邻近于第1和第2掺杂半导体区的栅介质厚度，大于邻近所述沟道区域的栅介质厚度。
本发明的内容中：所述的栅极和第2掺杂半导体区有距离为D的侧向间隔。
所述的长度D，足以防止第1或第2掺杂半导体区短路。
本发明的内容中：所述的第1掺杂半导体区是浮置的。
本发明的内容中：所述的存储器单元被编程后，还包含一个在沟道区内的衬底上形成的已经编程的掺杂区。
本发明的另一内容是：一种可编程存储器阵列的操作方法，该可编程存储器阵列包括：大量的行线、大量的列线、大量的位于行线和列线各个交叉点的存储器单元，每一个存储器单元由一个晶体管和一个与晶体管的第2掺杂半导体区连结的行字线节点组成，该晶体管有一个栅极、栅极与衬底之间的一层栅介质、邻近栅极的衬底上形成的第一和第二掺杂半导体区域，掺杂半导体区域用一个间距分隔以便在栅极之下定义出沟道，栅极由一条列位线形成，所述的行字线节点与一条行字线联接，其特征是该操作方法包括：
把第1个电压加在一条被选择的列位线和被选择晶体管的栅极上；
把第2个电压加在被选择的一条行字线上；
第1个电压和第2个电压在选择的晶体管的栅介质上形成电势差，使得被选择的晶体管的沟道区域的衬底上形成一个被编程的搀杂区。
所述的可编程存储器阵列的操作方法，还包括在不对应于选择的晶体管的行字线上加第3个电压。
所述的可编程存储器阵列的操作方法，还包括对选择的晶体管进行读操作；即在选择的晶体管栅极加第4个电压，并监测从栅极到选择的列位线的电流流动。
所述的可编程存储器阵列的操作方法，还包括在不对应于选择的晶体管的行字线上加第5个电压。
本发明的另一内容是：一种可编程只读存储器阵列，该可编程存储器阵列包括：大量的行线、大量的列线、位于行线和列线各个交叉点的大量存储器单元，其特征是每一个存储器单元包括：
一个晶体管；该晶体管有一个栅极、栅极与衬底之间的一层栅介质、邻近栅极的衬底上形成的第一和第二掺杂半导体区域，掺杂半导体区域用一个间距分隔以便在栅极之下定义出沟道，栅极由一条列位线形成；
一个行字线节点；该行字线节点与晶体管的第2掺杂半导体区连结，所述的行字线节点与一条行字线联接。
所述的可编程只读存储器阵列中，所述的列位线，通过列位线节点连接到栅极。
所述的可编程只读存储器阵列中，所述的晶体管的栅极，不与相应晶体管的第1或第2掺杂半导体区交叠。
所述的可编程只读存储器阵列中，所述晶体管中，在接近第1和第2掺杂半导体区的栅介质比沟道区上的栅介质更厚。
所述的可编程只读存储器阵列中，所述的栅极和第2掺杂半导体区有距离为D的侧向间隔。
所述的存储器阵列中的长度D，足以防止第1和第2掺杂半导体区短路。
所述的可编程只读存储器阵列中，所述的晶体管第1掺杂半导体区是浮置的。
所述的可编程只读存储器阵列中，还包括所述存储器单元被编程后在沟道区域的衬底上形成一个编程的搀杂区。
附图说明
图1采用本发明的一种存储器阵列的部分电路示意图；
图2图1所示的一部分存储器阵列的部分布局图；
图3对应于图2的部分存储器阵列的集成电路结构的断面图；
图4给出了图1至图3中存储器单元的操作电压列表；
图5显示了已编程存储器单元的断面图；
图6显示了已编程存储器单元的电路示意图；
图7一种实验装置的断面图；
图8表示一恒定电压应力对超薄栅氧化层的作用的图；
图9表示超薄栅氧化层的电流-电压特性在衰减的各个阶段的图；
图10在各种氧化层厚度的n-沟场效应晶体管(反型)上用半对数标度测量的63％分布的击穿时间对栅压的关系图；
图11在检测出连续击穿事件后测量的n-型器件的电流-电压特性。
具体实施方式
一种具有在栅氧化层周围构成的数据存储元件的半导体存储单元被用于存储信息，其操作方法是给超薄介质加应力出现击穿(软击穿或硬击穿)来建立存储器单元的漏泄电流电平。存储器单元通过检测单元吸收的电流来读出。一种合适的超薄介质是约50埃厚或50埃厚以下的用于晶体管的高质量栅氧化层。在当今的先进CMOS逻辑工艺中通常都使用这种超薄氧化层介质。这种氧化层通常的形成方法有淀积、硅有源区的氧生长、或者它们的组合工艺。其它一些合适的介质包括氧化物-氮化物-氧化物复合介质、化合氧化物等。
下面的叙述给出了大量的具体细节以便对本发明的体现有一个透彻的理解。然而，熟悉相关工艺的人将会认识到本发明在没有一个或多个具体细节的情况下，即采用其它的方法、元件、材料等就可以实施。在其它情况下，为了避免本发明的某些方面被掩盖，对一些大家所熟知的结构、材料或操作原理就不再详述或图解说明。
整个详细说明中提到的“一个体现”或“某个体现”表示叙述的与该体现相连系的具体特点、结构或特性至少包含在本发明的一个体现中。因此，在整个详细说明中的各处所出现的“在一个体现中”或“在某个体现中”等措词不一定全指同一个体现。而且，具体的特点、结构或特性可以在一个体现或多个体现中以任何合适的方式结合在一起。
本发明涉及到基于栅氧化层击穿的快闪存储器设计的其它类型，其发明人和发明的受让人与本发明相同。以下每个文档一并作为参考例证：2001年9月18日提交的标题为‘利用对超薄绝缘层介质的击穿现象的半导体存储器单元和存储器阵列’的美国专利申请(序号：09/955,641)；2001年12月17日提交的标题为‘利用对超薄绝缘层介质的击穿现象的半导体存储器单元和存储器阵列’的美国专利申请(序号：10/024,327)；2001年10月17日提交的标题为‘带有用逻辑工艺加工而成的不挥发性存储器的智能卡’的美国专利申请(序号：09/982,034)；2001年10月17日提交的标题为‘用逻辑工艺制造的氧化层可再编程不挥发存储器’的美国专利申请(序号：09/982,314)；2001年12月6日提交的标题为“利用超薄介质击穿现象的可再编程不挥发性存储器”的中国专利申请(申请号01129152.4)；2001年12月6日提交的标题为“利用超薄介质击穿现象的半导体存储器单元和存储器阵列”的中国专利申请(申请号01129151.6)；2001年12月6日提交的标题为“具有利用超薄介质击穿现象的存储器的智能卡”的中国专利申请(申请号01129150.8)。以上所有这些都互为参考。本发明提出的存储器单元尺寸非常小，所以可以实现高密度。
图1是采用本发明的存储器阵列100的一个例子。它是一个3行4列的阵列，而且，阵列可以是任意规模。存储器阵列100包括12个存储器单元102，每一个单元包含一个MOS晶体管104。比如，第一行R1和第一列C1的交叉点处的存储器单元102中有一个MOS晶体管104，其栅极连接到列线C1(也称为‘位线’或者‘列位线’)，源极连接到行线R1(也称为‘字线’或者‘行字线’)，漏极保持浮置，连接到邻近存储器单元102的漏极。
正如下边将要看到的，编程过程中，需要在被选择列的晶体管102的栅极加一个相对较大的电压(经由位线Cx，这里x＝1～M，其中M是总列数)以使栅氧化层击穿。图1中的其他存储器单元102也由位于列位线Cx和行字线Ry(这里y＝1～N，其中N是总行数)的交叉点处的同样的晶体管102组成。
图1中的存储器阵列100中晶体管102用作数据存储单元是有利的，因为该晶体管的制作可以采用众多的常规CMOS工艺，仅需一次多晶硅淀积，不需要另加任何掩膜。相比之下，采用‘浮置栅’的flash存储器需要至少两个多晶硅层。而且，本发明采用现今先进技术，晶体管尺寸可以做的非常小。例如，采用0.18mm，0.13mm或者更小线宽工艺将大大提高flash存储器的存储密度。
虽然只示出了存储器阵列100的4×3部分，但实际上当用比如说先进的0.13μm CMOS逻辑工艺制作时，这样的存储器阵列包含有大约1000兆位量级或更多的存储器单元。随着CMOS逻辑工艺的进一步改进还可实现更大的存储器。存储器100实际上被组织成一些字节、页面和冗余行(未示出)，这种组织可用所需的任何方式进行。许多合适的存储器组织结构是大家所熟知的。
图2示出的是存储器阵列100一部分的局部布局图200。图3为一个说明性MOS集成电路300的断面图。该图示出了一些主要的结构方面，根据图2的布局图，这些结构对应于由晶体管104构成的存储器单元102。图2的布局图适合于比如说先进GMOS逻辑工艺。MOS这个词语通常理解为适用于任何栅材料，包括掺杂多晶硅、其它良导体以及二氧化硅以外的各种不同的栅介质。这个词语在本说明中就是这样用的。例如，介质可以是任何一种介质，比如氧化物或氮化物，它在加上一段时间的电压时就会发生硬击穿或软击穿。在一个体现中，使用了约50埃(0.25□m工艺是50埃，0.18□m工艺是30埃，0.13□m工艺是20埃)厚的热生长栅二氧化硅。
存储器阵列100最好是采用栅格方式布局，使列线C1，C2，C3和C4正交于行线R1，R2，R3以及晶体管104的扩散源区和漏区。位于行线R1和列线C1交叉点的晶体管104是在p阱有源区内，用下述的方式形成的。
淀积或热氧化形成一超薄栅氧化层304，然后淀积和掺杂多晶硅，用一栅掩模版光刻图形。栅掩模版包含的图形有：列位线C1，C2，C3和C4，这一掺杂多晶硅同时也用作晶体管104的栅极；另外，也可能将列位线的节点连接到晶体管的栅极310，形成分离的列位线结构。各种源区和漏区用常规工艺步骤(注入、隔离、和n+源/漏注入)形成，制作出n+源区306和n+漏区308。更应注意的是，晶体管104的多晶硅栅310不能与n+源/漏区重迭。因而，不能采用轻掺杂的漏区结构。正如如下所述，由于多晶硅栅区310不与n+源/漏区重迭或接近，在编程时，多晶硅栅区将不会直接与n+源/漏区短接。
更进一步地，制作的n+源区306的接触孔(也被称为字线节点)可以连接到行线Ry。行线Ry经由金属淀积然后刻蚀而成。多晶硅与金属层之间的绝缘层(未显示出来)淀积在多晶硅层之上。因而，连接金属行线Ry和n+源区306的接触孔就在这一中间绝缘层上制作。
现在参照图4所示的说明性电压来说明存储器阵列100的工作原理。需要理解的是这些电压是说明性的，在不同的应用中或当使用不同的工艺技术时，很可能就要使用不同的电压。在编程时，存储器阵列100中的各个存储器单元就暴露在四种可能的编程电压组合的一种情况下，这些电压表示在图4的401，403，405和407线条上；读电压表示在409、411、413和415线条上。假定对一个位于R1和C1的交叉点上的存储器单元102进行编程，被选择的存储器单元102对应于被选行线和被选列线(“SR/SC”)。如线411所示，被选择的字线R1的电压(表示为Vw1或″字线电压″)为0伏，位线C1的电压(表示为Vb1或″位线电压″)为8伏。因而，晶体管104的栅极(位线C1)和源极(字线R1)之间的电压是8伏。晶体管104的栅氧化层304被设计成在此电势差下击穿，从而实现该存储器单元的编程。编程过程中，电压电势击穿栅氧化层，导致泄漏电流经过栅氧化层流入下方的衬底，大多被接地的N+源/漏俘获。结果导致晶体管104的n+源区306和n+漏区308之间的p阱302中形成一个已被编程的n+区501(见图5.)
需要理解的是，所用电压的精确数值取决于栅氧化层厚度和其他因素。例如0.13微米CMOS工艺的栅氧化层更薄，因此被选择字线和被选位线之间所需的电压差更低。作为体现，当用0.13微米工艺时，位线C1和未被选择的字线电压为4.5伏，未被选择的位线R1电压在0～1.2伏之间。
假定被选择的行和列是R1和C1，考虑一下这个选择对于位于选择的行和未选择的列(“SR/UC”)，例如R1和C2交叉点处存储器单元102的影响。如线405所示，字线R1的电压为0伏，未选择的位线C2的电压为3.3伏。这导致晶体管104的栅氧化层304上有一个3.3伏的电势差，不足以让晶体管104的栅氧化层击穿。这样存储器单元102不被编程。
假定被选择的行和列是R1和C1，考虑一下这个选择对于位于未选择的行和选择的列(“UR/SC”)，例如R2和C1交叉点处存储器单元102的影响。如线403所示，未选择的字线R2的电压为8伏，位线C1的电压为8伏。这导致晶体管104的栅氧化层304上的电势差为0伏。这样存储器单元102不被编程。
假定被选择的行和列是R1和C1，考虑一下这个选择对于未选择的列和未选择的行(“UR/UC”)，例如R2和C2交义点处存储器单元102的影响。如线407所示，未选择的字线R2上的电压为8伏，未选择的位线C2上的电压为3.3伏。这导致晶体管104的栅极304和N+源/漏区之间有一个-4.7伏的负电势差。由于N+源/漏区是正电压，栅区是负电压，源/漏区的高电压不能通过栅区，这时存储器单元102不被编程。进一步地，未选择的字线上电压可以偏置为一个中等电压值，例如2伏～6伏，阻止单元被编程。然而，已编程单元会导致选择的位线到未选择字线的泄漏电流。如果未选择的位线是浮动的，泄漏电流将对其充电，导致位线电压上升。通过偏置未选择字线Rx的电压到8伏，我们可以阻止泄漏，从而缩短通过编程单元对被选择的位线充电的时间。
用击穿栅氧化层304的方法实现存储器单元102编程之后，单元102的物理特性被改变。图5中，存储器单元102的一个晶体管104被编程。在编程中，晶体管104的栅区下形成一个被编程的n+区501。电流穿过栅氧化层304，到达下层(p阱302)，形成该n+区501。
尽管图3中看不清楚，如上边标识，晶体管104的多晶硅栅310不应该与n+源/漏区垂直交叠。事实上，通过横向分离栅区310和n+源区306、n+漏区308，例如用一个CMOS LDD(互补金属氧化物半导体轻掺杂沟道)作间隔，足以防止编程中短路的发生。正如图3中所看到的，这个横向分离被设计为一个横向距离D。作为体现，在采用LDD电介质作间隔的CMOS逻辑器件中，横向距离D为0.02～0.08□m。通过不使多晶硅栅区与n+源/漏区重迭或接近，在编程时，多晶硅栅区将不会直接的与n+源/漏区短接。却形成了被编程的n+区501。进一步地，可采用另外的方法避免栅区310和n+区306、308短接。仅仅举一个例子，可以通过在多晶硅栅刻蚀之后的侧向氧化，使得靠近n+区306和308的栅氧化层更厚。其他方法也同样适合。
在图6所示电路中可以看到图5中已编程的存储器单元。对一个存储器单元编程将得到两个门控二极管601和603的排列，这两个二极管防止电流从字线Rv流向位线Cx。但是在读操作时，栅极上的正偏压能引起一个n+反型层，从而连接N+源/漏区，电流将可以从位线Cx流向字线Ry。
存储器阵列100的读出方式如下：在被选择的列位线(“SC”)上加一个1.8伏的读选电压，在被选择的行字线(“SR”)上加一个0伏的读选电压。值得注意的是，这些电压适用于典型的0.18□m CMOS工艺。更小尺寸的先进CMOS工艺将要求更低的电压。例如在0.13□m CMOS工艺中，加载于被选列位线上的读选电压约为1.2伏。
假设R1和C1是选择的列和行(“SC/SR”)，交叉点处的存储器单元102已经被编程。如线标409所示的那样，经由位线C1给晶体管104的栅极加1.8伏电压(读选电压)，经由字线R1加0伏电压到源极。这将导致电流从位线C1，经过晶体管104的栅氧化层，到零电位接地的字线R1的流动。通过检查位线上的电流，能断定存储器单元102是否被编程。如果存储器单元102未被编程，就不会有电流的流动，显示出存储器单元未被编程。
假定读操作时选择的行和列是R1和C1，考虑这种选择对于位于未选择行和选择的列(“UR/SC”)，例如R2和C1的交叉点处存储器单元102的影响。如线标411所示，在位线C1上的电压是1.8伏，通过未选择字线R2给源极加1.8伏电压，这样晶体管上没有电压差，也就没有电流流动。将未选择字线R2偏置为1.8伏，可以缩短从被选位线通过已编程单元的充电时间。这是因为当未选择字线浮置时，经由已编程单元向被选位线充电需要一定时间。
假定读操作时R1和C1是选择的行和列，考虑这种选择对于位于被选择行和未选择列(“SR/UC”)，例如R1和C2交叉点处存储器单元102的影响。如线标413所示，在未选择位线C2上电压为0伏，通过被选择字线R1给源极加0伏电压，晶体管上没有电压差，也就没有电流流动。
假定读操作时选择的行和列是R1和C1，考虑这种选择对于位于未选择列和未选择行(“UR/UC”)，例如R2和C2交叉点处存储器单元102的影响。如线标415所示，在未选择位线C2上电压为0伏，从未选择字线R2给源极加1.8伏电压。即使对于已编程的单元，看起来也只是象一个更精确的偏压二极管，因而没有从未选择字线(1.8伏)到未选择位线(0伏)的电流流动。
正如上边所看到的，读操作中，在有一个未选择的行或者未选择的列的情况下，不会有电流被交叉点处存储器单元吸收。
对氧化层击穿进行了有别于本文中存储器阵列100所示存储器单元102的其他各种研究，指出了击穿超薄介质的合适电压，并确定击穿是可控的。当超薄栅氧化层暴露于电压感应的应力下时，栅氧化层中就会出现击穿。虽然导致栅氧化层本征击穿的确切机制还不清楚，但击穿过程是一个通过软击穿(“SBD”)到硬击穿(“HBD”)阶段的渐进过程。一种击穿原因被认为是氧化层的缺陷中心。这些缺陷中心可以单独起作用引起击穿，或者俘获电荷从而引起局部的高电场和大电流和一种导致热逃逸的正反馈条件。改进制造工艺可减少这种氧化层缺陷从而减少这种击穿的出现。击穿的另一个原因被认为是即使在无缺陷的氧化层中各种中心的电子和空隙俘获，这种俘获也可导致热逃逸。
拉斯莱斯等人进行了一项载流子分离实验，表明栅极加正偏压时衬底中电子的电离碰撞是衬底空隙电流的主要来源。穆罕默得·拉斯莱斯，英格里德·得·沃夫，圭多·格罗森斯基，罗宾·迪格洛夫，赫尔曼·E·梅的《氧化层击穿后衬底空穴电流成因》国际电子器件会议00-537，2000(Mahmoud Rasras，Ingrid De Wolf，Guido Groeseneken，Robin Degraeve，Herman e.Maes，Substrate Hole Current Originafter Oxide Breakdown，IEDM 00-537，2000)。通过一种涉及到沟道反型的装置在超薄氧化层上进行了一项恒压应力实验，表明SBD(软击穿)和HBD(硬击穿)都可用来存储数据，并且通过控制栅氧化层存储元件的应力时间就可获得所需要的SBD或HBD程度。图7示出了该实验装置的断面示意图。恒压应力对于超薄栅氧化层的影响示于图8，图中的x轴是时间，以秒为单位；y轴是电流，以安培为单位。X轴和y轴成对数关系。图8示出了在恒压应力下软击穿和硬击穿前后测量的栅极电流和衬底空隙电流。在大致12.5秒的时间内，总电流很稳定，主要成分为电子电流，正如Ig所测量的那样。漏泄电流可认为是Fowler-Nordheim(“FN”)隧道效应和应力感应的漏泄电流(“SILC”)。在大约12.5秒的时间处，观察到测量的衬底空隙电流有一个大的跳跃，它是建立起软击穿(”SBD”)的一个信号。从12.5秒到大约19秒处，在这一新的电平上总电流基本保持恒定，尽管衬底电流有些波动。在大约19秒处，电子电流和衬底电流都有一个大的跳跃，表明建立起了硬击穿(“HBD”)。从图8可见，通过控制栅氧化层存储元件经受应力的时间可以获得所期望的SBD和HBD程度。
苏逊等人研究了超薄二氧化硅膜中的后SBD传导。乔迪·苏逊，安立奎·米兰达·波斯特的《软击穿在二氧化硅栅氧化层中的传导》国际电子器件会议00-533，2000(Jordi Sune，Enrique Miranda，Post Soft Breakdown conduction in SiO2 GateOxides，IEDM 00-533，2000)。图9示出了超薄栅氧化层在衰降时电流-电压(“I-V”)特性的各个阶段。图中，x轴是以对数关系表示的电压，以伏为单位；y轴是以对数关系表示的电流，以安培为单位。从图9可见，可用来对栅氧化层存储元件进行编程的电压值范围很宽，而且SBD或者HBD都可用来在栅氧化层存储元件中存储信息。图中还示出了几种后击穿I-V特性，可以看出从SBD到HBD的变化过程。在SBD和HBD处产生的漏泄电流以及在这两种极端情况之间的中间情形下产生的漏泄电流大致与2.5伏到6伏范围的电压值成线性关系。
吴等人研究了超薄氧化层的电压对电压加速的关系。E·Y·吴等的《与电压相关的超薄氧化层击穿的电压加速效应》国际电子器件会议00-541，2000(E.Y.Wuet al.，Voltage-Dependent Voltage-Acceleration of Oxide Breakdown for Ultra-ThinOxides，IEDM 00-541，2000)。图10示出了在氧化层厚度从2.3nm到5.0nm变化的n-沟FETs(反型)上测量的63％分布处的击穿时间对半对数标度栅压的关系。这些分布总的来说一致的而且是线性的，表明这种过程是可控的。
米兰达等人在检测到连续击穿事件后对氧化层厚度为3nm、面积为6.4×10-5cm2的nMOSFET(n型金属氧化物半导体场效应晶体管)器件进行了I-V特性测量。米兰达等人的《通过二氧化硅薄膜中多重击穿通道的泄漏电流的解析模型》国际电气和电子工程师协会第39次国际可靠性物理学年度座谈会，2001年奥兰多367-379页(Miranda et al.，“Analytic Modeling of Leakage Current Through MultipleBreakdown Paths in SiO2 Films”，IEEE 39th Annual International Reliability PhysicsSymposium，Orlando，FL，2001，pp 367-379.)图11表明这些测量结果对应于线性区，其中“N”是导电沟道数。这些结果非常线性，表明通路基本上是阻性的。
这里所述的存储器单元中使用的各种晶体管在多数情况下都是一些正常的低压逻辑晶体管。如果采用0.25μm工艺，这些晶体管的超薄栅氧化层厚度在比如说50埃左右；如果采用0.13μm工艺，这些晶体管的超薄栅氧化层厚度在比如说20埃左右。这样一种超薄栅氧化层两端上的电压在编程时可暂时大大高于Vcc，对于用0.25μm工艺制造的集成电路来说Vcc一般为2.5V；对于用0.13μm工艺制造的集成电路来说，Vcc一般为1.2伏。这样的超薄氧化层一般能够经受4或5伏的电压而不会降低晶体管性能。
这里所述的发明说明及其应用只是说明性的，并不是要限制发明范围。对这里披露的一些体现可能有许多变种和修改，在工艺界具有普通技能的人都知道这些体现中各种元件的实际替代品和等效品。例如，各个例子中采用的各种电压只是说明性的，因为人们在一个电压范围中选择一个精确的电压值是有分歧的，而且在任何一种情况下电压值都与器件特性有关。为了叙述存储器中通常使用的线条种类，使用了行字线和列位线等词语，但有些存储器对这些词语可有另外的叫法。而且，不同的搀杂类型可能正好相反，例如，上边描述的n沟晶体管可能被p沟晶体管取代。因此，不须偏离本发明的范围和精神，就可以对本文所披露的实例作这样和那样的变更和改进。
Claims (12)
1.一种可编程存储器单元，此存储器单元可用于具有列位线和行字线的存储器阵列，其特征是该存储器单元包括：
一个晶体管；此晶体管具有一个栅极、栅极与衬底之间的栅介质，在邻近所述栅极并在所述的衬底内形成的第一和第二掺杂半导体区；所述的两个掺杂半导体区以一个间隔相关联，在所述的栅极下方定义一个沟道区域；栅极由所述的一条列位线形成；
一个与晶体管第二掺杂半导体区连结的行字线节点；所述行字线节点与一条行字线相连；
所述的栅极和第二掺杂半导体区有距离为D的侧向间隔；所述的距离D，足以防止第二掺杂半导体区和栅极短路；
所述的第一掺杂半导体区是浮置的；
所述存储器单元被编程后，还包含一个在沟道区内的衬底上形成的已经编程的掺杂区。
2.按权利要求1所述的可编程存储器单元，其特征是：所述的列位线，通过列位线节点与栅极连接。
3.按权利要求1所述的可编程存储器单元，其特征是：所述的栅极，不与第一和第二掺杂半导体区的任何一个交叠。
4.按权利要求1所述的可编程存储器单元，其特征是：所述的晶体管中，邻近于第一和第二掺杂半导体区的栅介质厚度，大于邻近所述沟道区域的栅介质厚度。
5.一种可编程存储器阵列的操作方法，该可编程存储器阵列包括：多个行线、多个列线、多个位于行线和列线各个交叉点的存储器单元，每一个存储器单元由一个晶体管和一个与晶体管的第二掺杂半导体区连结的行字线节点组成，该晶体管有一个栅极、栅极与衬底之间的一层栅介质、邻近栅极的衬底上形成的第一和第二掺杂半导体区，掺杂半导体区用一个间距分隔以便在栅极之下定义出沟道，栅极由一条列位线形成，所述的行字线节点与一条行字线联接，其特征是该操作方法包括：
把第1个电压加在一条被选择的列位线和被选择晶体管的栅极上；
把第2个电压加在被选择的一条行字线上；
第1个电压和第2个电压在选择的晶体管的栅介质上形成电势差，使得被选择的晶体管的沟道区域的衬底上形成一个被编程的搀杂区。
6.按权利要求5所述的可编程存储器阵列的操作方法，其特征是：还包括在不对应于选择的晶体管的行字线上加第3个电压；
7.按权利要求5所述的可编程存储器阵列的操作方法，其特征是：还包括对选择的晶体管进行读操作；即在选择的晶体管栅极加第4个电压，并监测从栅极到选择的列位线的电流流动。
8.按权利要求7所述的可编程存储器阵列的操作方法，其特征是：还包括在不对应于选择的晶体管的行字线上加第5个电压。
9.一种可编程只读存储器阵列，该可编程存储器阵列包括：多个行线、多个列线、位于行线和列线各个交叉点的大量存储器单元，其特征是每一个存储器单元包括：
一个晶体管；该晶体管有一个栅极、栅极与衬底之间的一层栅介质、邻近栅极的衬底上形成的第一和第二掺杂半导体区，掺杂半导体区用一个间距分隔以便在栅极之下定义出沟道，栅极由一条列位线形成；
一个行字线节点；该行字线节点与晶体管的第二掺杂半导体区连结，所述的行字线节点与一条行字线联接；
所述的存储器阵列中栅极和第二掺杂半导体区有距离为D的侧向间隔；所述的存储器阵列中的距离D，足以防止第二掺杂半导体区和栅极短路；
所述的存储器阵列中，晶体管第一掺杂半导体区是浮置的；
所述的存储器阵列中，还包括所述存储器单元被编程后在沟道区域的衬底上形成一个编程的搀杂区。
10.按权利要求9所述的可编程只读存储器阵列，其特征是：所述的存储器阵列中列位线，通过列位线节点连接到栅极。
11.按权利要求9所述的可编程只读存储器阵列，其特征是：所述的存储器阵列中晶体管的栅极，不与相应晶体管的第一或第二掺杂半导体区交叠。
12.按权利要求9所述的可编程只读存储器阵列，其特征是：所述的存储器阵列中的晶体管中，在接近第一和第二掺杂半导体区的栅介质比沟道区上的栅介质更厚。
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