KR20010082502A - 반도체 장치 - Google Patents

Abstract

본 발명의 목적은 데이터 소거의 단위가 되는 블럭의 집합인 복수의 코어를 갖고 있고, 임의의 코어에서의 데이터 기입 또는 소거 동작과, 다른 임의의 코어에서의 데이터 판독 동작의 동시 실행을 가능하게 한 플래시 메모리를 제공하기 위한 것이다.

메모리 셀 어레이(1)는 데이터 소거의 단위가 되는 메모리 셀 범위를 1 블럭으로 하고, 하나 내지 복수 블럭의 집합을 하나의 코어로 하여 복수 코어가 배열된다. 데이터 기입/소거를 행하기 위해 임의의 개수의 코어를 선택하는 코어 선택 수단을 구비하고, 기입 커맨드에 기초하여 선택된 코어내의 선택된 메모리 셀에 데이터 기입을 행하며, 소거 커맨드에 기초하여 선택된 코어내의 선택된 블럭의 데이터 소거를 행한다. 코어 선택 수단에 의해 선택된 코어에 대해 데이터 기입/소거를 행하고 있는 동안에, 선택되지 않은 코어 내의 메모리 셀에 대해 데이터 판독을 가능하게 하는 프리 코어 방식을 실현했다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}

본 발명은 전기적 재기입(rewrite) 가능한 불휘발성 반도체 기억 장치(EEPROM 플래시 메모리) 등의 반도체 장치에 관한 것으로, 특히 데이터 기입 또는 소거 동작과 데이터 판독 동작을 동시에 실행 가능하게 하는 플래시 메모리 시스템에 관한 것이다.

종래dml 복수개의 메모리 디바이스를 조립하여 구성되는 전자기기 시스템은 여러 가지가 있다. 예를 들면, EEPROM 플래시 메모리와 SRAM을 조립하고, 플래시 메모리의 데이터를 SRAM에 저장하여, CPU와 플래시 메모리 사이의 데이터 교환은 SRAM을 통해 행하도록 하고, 또한 SRAM을 통하지 않고 직접 플래시 메모리의 데이터 재기입를 가능하게 한 전자 시스템이 있다.

이것에 대해 최근dp 시스템에 필요한 메모리 칩 수를 삭감하기 위해, 어떤 메모리 영역에서 데이터 판독을 행하면서, 동시에 다른 메모리 영역에서 데이터 기입 또는 소거를 행하는 것을 가능하게 gksms RWW(Read While Write)형이라 불리우는 메모리 시스템이 알려져 있다. 이러한 종류의 메모리 디바이스를 구성하기 위해서는 간단하게는 메모리 디바이스 내부에 완전히 독립된 2개의 메모리 영역을 설치하면 좋다.

그러나, 단순하게 하나의 메모리 디바이스 내부에 독립적으로 액세스되는 영역을 설치하는 것만으로는 RWW형의 메모리 시스템으로서는 문제가 남는다. 첫번째로, 각 메모리 영역은 독립적으로 디코더나 감지 증폭기를 필요로 하기 때문에, 레이아웃 면적이 커진다. 두번째로, 각 메모리 영역마다 독립적으로 비트선이나 워드선이 연속적으로 배선되면, 각 메모리 영역 내를 더욱 블럭 분할하여서 블럭 단위로 데이터 판독과 데이터 기입을 행할 수 없다. 즉, 데이터 판독과 데이터 기입을 평행하게 실행하는 범위가 고정되어, 많은 용도에는 적용할 수 없다. 여러 가지 용도에 적용시키기 위해서는 각각 메모리 영역의 용량이 다른 복수 품종을 준비해야 한다.

종래의 데이터 기입 또는 소거 데이터 동작과 판독 동작이 동시 실행 가능한 플래시 메모리에서는 메모리 셀 어레이가 2개의 뱅크에 물리적으로 고정된다. 예를 들면, 32M 비트의 플래시 메모리 칩을 고려했을 때, 한쪽 뱅크가 0.5M 비트이고 다른 쪽 뱅크가 31.5M 비트로 하여 용량이 고정된다. 따라서, 사용자의 입장에서는 다른 뱅크 사이즈를 필요로 할 때에는 별도의 칩을 새로 구입해야만 했다.

또한, 회로 구성으로서는 뱅크마다 전용 어드레스선 및 데이터선이 설치된다. 한쪽 뱅크의 블럭에 있어서 기입 또는 소거 동작을 실행하는 경우에는 그 뱅크의 전원선이 전원 스위치에 의해 기입 또는 소거용 전원선과 접속되고, 다른 쪽 뱅크의 전원선은 전원 스위치에 의해 판독용 전원측과 접속된다. 이와 반대의 동작 명령이 입력되면, 각각의 전원 스위치에 의해 각 뱅크는 반대측 전원선과 접속된다.

또한, 메모리 셀 데이터를 검지하는 감지 증폭기(sense amplifier)도 각각의 뱅크 전용으로 1조씩 설치된다. 이 때문에, 한쪽 뱅크내의 블럭에서 기입 또는 소거 실행 중일 때, 다른 쪽 뱅크내 메모리 셀의 판독 실행이 가능했지만, 동일 뱅크 내에서 기입 또는 소거와 판독을 동시에 실행하는 것은 불가능했다.

또한, 뱅크가 물리적으로 고정되어 있으므로 동시 실행 가능한 어드레스의 제한이 엄격하고, 각 뱅크 사이즈도 고정되어서 자유도가 매우 낮았다.

본 발명은 데이터 소거의 단위가 되는 블럭의 집합인 복수의 코어를 가지며, 임의의 코어에서의 데이터 기입 또는 소거 동작과, 다른 임의의 코어에서의 데이터 판독 동작과의 동시 실행을 가능하게 하는 불휘발성 반도체 기억 장치를 제공하는 것을 목적으로 한다.

본 발명은 또한 임의로 선택된 코어의 범위를 하나의 뱅크로 하는 뱅크 사이즈의 설정이 가능하고, 2개의 뱅크에서의 데이터 기입 또는 소거 동작과 데이터 판독 동작의 동시 실행을 가능하게 하는 불휘발성 반도체 기억 장치를 제공하는 것을목적으로 한다.

본 발명은 또한, 복수의 기능 블럭에 대한 효율적인 공통 버스선 배치에 의해 칩 사이즈 축소를 가능하게 하는 반도체 장치를 제공하는 것을 목적으로 한다.

본 발명에 관한 반도체 장치는 전기적 재기입 가능한 불휘발성 메모리 셀을 가지며, 데이터 소거 단위가 되는 메모리 셀의 범위를 1개 블럭이라 하고, 하나 내지 복수 블럭의 집합을 1개 코어로 하여 복수의 코어가 배열된 메모리 셀 어레이와, 상기 복수의 코어 중 데이터 기입 또는 소거를 행하기 위해 임의의 개수의 코어를 선택하는 코어 선택 수단과, 이 코어 선택 수단에 의해 선택된 코어내의 선택된 메모리 셀에 데이터 기입을 행하는 데이터 기입 수단과, 상기 코어 선택 수단에 의해 선택된 코어내의 선택된 블럭의 데이터 소거를 행하는 데이터 소거 수단과, 상기 코어 선택 수단에 의해 선택되지 않은 코어내의 메모리 셀에 대해 데이터 판독을 행하는 데이터 판독 수단을 구비한 것을 특징으로 하고 있다.

본 발명에 따르면, 각각 하나 내지 복수 블럭의 집합인 복수의 코어에 대해서, 임의의 코어를 선택하여 데이터 기입 또는 소거를 실행하고, 동시에 다른 임의의 코어에서 데이터 판독을 가능하게 하는 프리(free) 코어 방식의 플래시 메모리를 얻을 수 있다. 종래와 같이, 데이터 기입 또는 소거 동작과 데이터 판독 동작을 동시에 실행할 수 있는 범위(뱅크)가 고정되지 않아서, 자유도가 높은 플래시 메모리가 된다.

본 발명에 관한 반도체 메모리 장치는 또한, 전기적 재기입 가능한 불휘발성 메모리 셀을 가지며, 데이터 소거 단위가 되는 메모리 셀의 범위를 1개 블럭이라하고, 하나 내지 복수 블럭의 집합을 1개 코어로 하여 복수의 코어가 배열된 메모리 셀 어레이와, 상기 복수의 코어 중 임의의 개수의 코어를 선택하여 제1 뱅크로 하고, 나머지 코어를 제2 뱅크로서 설정하는 뱅크 설정용 기억 회로와, 상기 각 뱅크 내에서 데이터 기입 또는 소거를 행하기 위해 임의의 개수의 코어를 선택하는 코어 선택 수단과, 이 코어 선택 수단과 상기 뱅크 설정용 기억 회로의 기억 데이터에 기초하여, 제1 및 제2 뱅크의 한쪽이 데이터 기입 또는 소거 모드에 있다는 것을 나타내는 뱅크 비지 출력을 내보내는 뱅크 비지 출력 회로와, 상기 제1 뱅크 및 제2 뱅크 중 한쪽의 선택된 메모리 셀에 데이터 기입을 행하는 데이터 기입 수단과, 상기 제1 뱅크 및 제2 뱅크 중 한쪽의 선택된 블럭의 데이터 소거를 행하는 데이터 소거 수단과, 상기 제1 및 제2 뱅크 중 데이터 기입 또는 소거 모드가 아닌 뱅크에 대해 데이터 판독을 행하는 데이터 판독 수단을 구비한 것을 특징으로 한다.

본 발명에 따르면, 뱅크 설정용 기억 회로에 의해 임의로 선택한 코어를 제1 뱅크로 하고, 나머지 코어를 제2 뱅크로 하여, 뱅크 사이즈를 임의로 설정할 수 있는 프리 뱅크 방식의 플래시 메모리가 얻어지고, 제1 뱅크내에서 임의의 블럭에 데이터 기입 또는 소거 동작을 행하고 있는 동안에, 제2 뱅크에서의 데이터 판독이 가능해진다.

또, 본 발명에 있어서 코어란 상술한 바와 같이 데이터 소거의 단위가 되는 블럭의 집합인데, 보다 구체적으로는 어드레스선, 전원선, 및 데이터선을 공유하는 복수 블럭의 집합이고, 그 중의 하나의 블럭으로 액세스하고 있을 때에 다른 블럭으로의 액세스가 금지되는 복수 블럭의 집합으로서 정의된다.

본 발명에 있어서 프리 코어 방식을 실현하기 위해, 구체적으로는 복수의 코어에 대해 공통으로 배치 설정되어 데이터 판독 시에 이용되는 제1 데이터 버스선과, 이 제1 데이터 버스선에 접속되어 데이터 판독 시에 이용되는 제1 감지 증폭기 회로와, 복수의 코어에 대해 공통으로 배치 설정되어 데이터 기입 또는 소거 시에 이용되는 제2 데이터 버스선과, 이 제2 데이터 버스선에 접속되어 데이터 기입 또는 소거 시의 검증 판독에 이용되는 제2 감지 증폭기 회로를 구비한다.

더욱 바람직하게는, 복수의 코어에 대해 공통으로 배치 설정되어 데이터 판독 시에 이용되는 제1 어드레스 버스선과, 복수의 코어에 대해 공통으로 배치 설정되어 데이터 기입 또는 소거 시에 이용되는 제2 어드레스 버스선을 따로 준비한다.

또한, 프리 코어 방식을 실현하기 위해 각 코어에는 임의의 코어에서의 데이터 기입 또는 소거와 다른 코어에서의 데이터 판독의 동시 실행을 가능하게 하는 디코드 회로와, 각 코어가 데이터 판독 모드에 있는지 데이터 기입 또는 소거 모드에 있는지에 따라, 제1 어드레스 버스선의 어드레스 신호와 제2 어드레스 버스선의 어드레스 신호를 전환하여 디코드 회로에 공급하는 어드레스선 스위치 회로와, 각 코어가 데이터 판독 모드에 있는지 데이터 기입 또는 소거 모드에 있는지에 따라, 제1 데이터 버스선과 제2 데이터 버스선을 전환하여 각 코어 내의 데이터선에 접속하는 데이터선 스위치 회로를 구비한다.

더욱 구체적으로는 복수의 코어에 대해 공통으로 배치 설정되어 데이터 판독 시에 이용되는 제1 전원선과, 복수의 코어에 대해 공통으로 배치 설정되어 데이터기입 또는 소거 시에 이용되는 제2 전원선을 각각 준비하고, 각 코어마다 그것이 데이터 판독 모드에 있는지 데이터 기입 또는 소거 모드에 있는지에 따라, 제1 전원선의 데이터 판독용 전원 전위와 제2 전원선의 데이터 기입 또는 소거용 전원 전위를 전환하여 디코더 회로에 공급하는 전원선 스위치 회로를 구비한다.

또한, 본 발명에 있어서, 어드레스 버퍼는 데이터 판독 시에는 입력된 어드레스 신호를 통과시켜(through) 상기 제1 어드레스 버스선에, 데이터 기입 시에는 입력된 어드레스 신호를 래치(latch)하여 상기 제2 어드레스 버스선에, 데이터 소거 시에는 카운터 회로에서 생성된 내부 어드레스 신호를 상기 제2 어드레스 버스선에 각각 공급하도록 구성된다.

또한, 본 발명에 있어서, 바람직하게는 어떤 코어가 데이터 기입 또는 소거 모드로서 비지인지를 외부에 알리기 위해, 각 코어마다 그 안의 블럭에 대한 데이터 기입 또는 소거 명령이 입력되었을 때에 데이터 기입 또는 소거 동작 동안 데이터 기입 또는 소거 플래그(flag)를 보유하는 코어 블럭 레지스터를 구비하고, 이 코어 블럭 레지스터의 데이터 기입 또는 소거 플래그를 감시하여 데이터 기입 또는 소거 인에이블 신호로 되는 코어 비지 출력을 내는 코어 비지 출력 회로를 구비한다.

또한, 각 어드레스선 스위치 회로내에는 그 코어가 데이터 기입 또는 소거 모드로서 선택되어 있는 동안에 그 코어에 대해 데이터 판독 요구가 입력되었을 때에 그 코어가 데이터 기입 또는 소거 모드에 있다는 것을 외부에 알려주는 데이터 폴링(polling) 신호를 발생하는 데이터 폴링 신호 발생 회로를 구비하는 것이 바람직하다.

본 발명에 있어서는 또한, 통상적으로 데이터 판독에 이용되는 제1 어드레스 버스선, 제1 데이터 버스선, 및 이 제1 데이터 버스선에 접속된 제1 감지 증폭기 회로를 제1 데이터 판독 경로로 하고, 통상 데이터 기입 또는 소거에 이용되는 제2 어드레스 버스선, 제2 데이터 버스선, 및 이 제2 데이터버스선에 접속된 제2 감지 증폭기 회로를 제2 데이터 판독 경로로 하여, 이들 데이터 판독 경로를 반주기(half period)씩 오버랩 동작시켜 고속 데이터 판독을 행하는 고속 데이터 판독 모드를 갖는 것을 특징으로 한다.

고속 데이터 판독 모드에서, 어드레스 버퍼는 입력되는 어드레스의 천이를 검출하여 클럭을 발생하는 클럭 발생 회로와, 이 클럭 발생 회로에 의해 발생되는 클럭에 동기하여, 입력되는 어드레스를 교대로 래치하여 상기 제1 및 제2 어드레스 버스선에 전송하는 제1 및 제2 래치를 구비하여 구성된다.

본 발명에 있어서, 양호하게는 (a) 데이터 기입 또는 소거에 이용되는 제2 전원선에, 선택되는 코어 수에 따라서 접속되는 더미 부하 용량을 부가하거나, 또는 (b) 제2 전원선에 접속되는 데이터 기입 또는 소거용 전원은 선택되는 코어 수에 따라서 구동 능력이 전환되는 것으로 한다. 이에 따라, 선택되는 코어 수에 상관없이 전원 천이를 일정하게 할 수 있다.

또한, 본 발명에 있어서 바람직하게는 전원 스위치 회로는 제1 전원선과 제2 전원선이 동일 전위로 되도록 전원 천이시킨 상태에서 전환 제어되도록 한다. 이에 따라, 전원 전환에 따른 쓸데없는 전원 변동이 방지된다.

또한, 본 발명에 있어서 바람직하게는 복수의 코어는 각 코어내에서 복수의 블럭이 열방향으로 1열 또는 2열로 배열되어, 행방향으로 배열되는 것으로 한다. 이에 따라, 코어의 가장 조밀한 레이아웃이 가능해진다.

또한, 그 경우 제1 및 제2 어드레스 버스선과, 제1 및 제2 데이터 버스선이 코어의 배열과 평행하여 행방향으로 배선되게 한다. 제1 및 제2 전원선도 마찬가지로 코어의 배열과 평행하여 행방향으로 배열되게 한다.

본 발명에 관한 불휘발성 반도체 기억 장치는 또한, 내부 전원 전압을 검지하여 설정한 레벨로 천이 보유시키는 전원 제어 회로를 갖는 것으로, 전원 제어 회로가 내부 전원의 부하 용량에 따라서 선택적으로 접속되는 더미 부하 용량을 갖는 것을 특징으로 한다. 또는, 상기 전원 제어 회로가 외부 전원 전압을 검지하고, 그 검지 신호에 기초하여 접속되는 상기 더미 부하 용량을 변화시키는 것을 특징으로 한다.

본 발명에 관한 불휘발성 반도체 기억 장치는 또한, 내부 전원 전압을 검지하여 설정한 레벨로 천이 보유시키는 전원 제어 회로를 갖는 것으로, 전원 제어 회로가 내부 전원의 부하 용량에 따라서 내부 전원 구동 능력을 변화시키는 수단을 갖는 것을 특징으로 한다. 또는 상기 전원 제어 회로가 외부 전원 전압을 검지하고, 그 검지 신호에 기초하여 상기 내부 전원 구동 능력을 변화시키는 것을 특징으로 한다.

본 발명에 관한 반도체 장치는 또한, 각각이 어떤 회로 기능의 집합으로서 배열된 복수개의 기능 블럭과, 각 기능 블럭의 영역 내에 배치된 각 기능 블럭의외부와의 신호 교환을 행하기 위한 신호선과, 상기 복수의 기능 블럭의 영역상에 복수의 기능 블럭에 대해 공통으로, 또한 상기 신호선의 상부 배선으로서 배치 설정되어, 컨택트를 통해 상기 신호선과 접속되는 공통 버스선을 갖는 것을 특징으로 한다.

본 발명에 있어서 복수의 기능 블럭은 각각 동일한 종류의 메모리 셀 회로의 집합인 코어라도 좋고, 각 기능 블럭이 별도의 회로 기능을 갖는 것이라도 좋다. 어느 경우라도 각 기능 블럭에 공통으로 이용되는 공통 버스선을 각 기능 블럭 내의 신호선의 상부 배선으로서 기능 블럭의 영역 상에 배치 설정함으로써, 기능 블럭의 영역 밖에 공통 버스선 영역을 설치하는 경우에 비해 칩 사이즈를 크게 축소하는 것이 가능해 진다.

또한, 기능 블럭이 예를 들면 동일한 종류의 메모리 셀의 집합으로 이루어지는 복수의 코어인 경우, 각 코어에 부속하여 어드레스 신호를 디코드해서 코어를 선택하는 프리디코더와, 이 프리디코더의 출력 디코드 신호를 더욱 디코드하여 각 코어의 행렬 선택을 행하는 행 디코더 및 열 디코더를 포함하는 디코드 회로가 설치되고, 공통 버스선은 행방향으로 나열되는 코어의 프리디코더의 영역상에 걸쳐서 배치 설정된다.

도 1은 본 발명의 실시형태에 따른 플래시 메모리의 주요부 구성을 도시한 도면.

도 2a는 본 실시 형태의 어드레스선 스위치 회로의 구성을 도시한 도면.

도 2b는 어드레스선 스위치 회로의 다른 구성을 도시한 도면.

도 3은 본 실시형태의 비선택 코어(core)에서 어드레스선을 비활성화하는 회로의 구성을 도시한 도면.

도 4는 본 실시형태의 데이터선 스위치 회로의 구성을 도시한 도면.

도 5는 본 실시형태의 전원선 스위치 회로의 구성을 도시한 도면.

도 6은 본 실시형태의 어드레스 버퍼의 구성을 도시한 도면.

도 7은 본 실시형태의 코어 블럭 레지스터와 코어 비지(busy) 출력 회로의 구성을 도시한 도면.

도 8은 본 실시형태의 메모리 셀 어레이의 코어의 구체적인 구성을 도시한 도면.

도 9는 본 실시형태의 셀 어레이 및 컬럼 게이트의 구체적인 구성을 도시한 도면.

도 10은 본 실시형태의 출력 회로부의 구성을 도시한 도면.

도 11은 본 실시형태에서의 복수 코어 선택의 동작을 설명하기 위한 도면.

도 12는 프리(free) 뱅크(bank) 방식의 실시형태에 이용되는 뱅크 구성 ROM 회로의 구성을 도시한 도면.

도 13은 본 실시형태의 한 뱅크 비지 출력 회로의 구성을 도시한 도면.

도 14는 본 실시형태의 다른 뱅크 비지 출력 회로의 구성을 도시한 도면.

도 15는 본 실시형태의 코어 비지 출력 회로의 구성을 도시한 도면.

도 16은 본 실시형태의 뱅크 구성 회로의 한 예를 도시한 도면.

도 17은 뱅크 구성 회로의 다른 예를 도시한 도면.

도 18은 뱅크 구성 회로의 다른 예를 도시한 도면.

도 19는 뱅크 구성 회로의 다른 구성예를 도시한 도면.

도 20은 뱅크 구성 ROM 회로의 다른 구성예를 도시한 도면.

도 21은 고속 판독을 행하는 실시형태에서의 코어 비지 출력 단자의 전환 회로의 구성을 도시한 도면.

도 22는 동일하게 고속 판독을 행하는 실시형태에서의 전원선 스위치 회로로의 입력 신호 전환 회로의 구성을 도시한 도면.

도 23은 동일하게 고속 판독을 행하는 실시형태에서의 어드레스 버퍼의 구성을 도시한 도면.

도 24는 본 실시형태의 어드레스 버퍼의 제어 타이밍도.

도 25는 본 실시형태의 출력 전환 회로부의 구성을 도시한 도면.

도 26은 본 실시형태에서의 고속 판독 동작을 도시한 타이밍도.

도 27은 메모리 셀의 각 동작 모드의 전압 관계를 도시한 도면.

도 28은 메모리 셀의 각 동작 모드에서의 전압 인가 계통을 도시한 도면.

도 29는 다른 실시형태에 따른 전원 시스템의 구성을 도시한 도면.

도 30은 본 실시형태에 있어서의 전원선 스위치 회로의 구성을 도시한 도면.

도 31은 본 실시형태의 차지 펌프(charge pump) 제어 회로의 구성을 도시한 도면.

도 32는 본 실시형태의 전원선 스위치 회로의 구성을 도시한 도면.

도 33은 본 실시형태의 다른 전원선 스위치 회로의 구성을 도시한 도면.

도 34는 더미 부하(dummy load)를 부가한 레귤레이터(regulator)형 전원 제어 회로의 구성을 도시한 도면.

도 35는 더미 부하를 부가한 레귤레이터형 전원 제어 회로의 다른 구성예를 도시한 도면.

도 36은 구동 능력 전환 가능으로 한 레귤레이터형 전원 제어 회로의 구성을 도시한 도면.

도 37은 구동 능력 전환 가능으로 한 레귤레이터형 전원 제어 회로의 다른 구성을 도시한 도면.

도 38은 도 30의 구성을 변형한 전원선 스위치 회로의 구성을 도시한 도면.

도 39는 전체 코어의 비지 출력 회로를 도시한 도면.

도 40은 전원 전환 문제를 설명하기 위한 파형도.

도 41은 양호한 전원 전환 방식의 실시형태를 설명하기 위한 파형도.

도 42는 양호한 코어의 레이아웃(lay-out) 예를 도시한 도면.

도 43은 다른 양호한 코어의 레이아웃 예를 도시한 도면.

도 44는 전원 회로의 다른 실시형태를 도시한 도면.

도 45는 전원 회로의 부하 용량 및 구동 능력과 천이 시간의 관계를 도시한 도면.

도 46은 전원 회로의 부하 용량 및 구동 능력과 천이 시간의 관계를 외부 전원과의 관계로 도시한 도면.

도 47은 다른 실시형태에 따른 반도체 장치의 레이아웃을 도시한 도면.

도 48은 다른 실시형태에 따른 플래시 메모리(flash memory)의 레이아웃을 도시한 도면.

도 49는 다른 실시형태에 따른 플래시 메모리의 레이아웃을 도시한 도면.

도 50은 도 49의 실시형태를 변형한 실시형태의 레이아웃을 도시한 도면.

도 51a는 도 49의 실시형태를 변형한 다른 실시형태의 레이아웃을 도시한 도면.

도 51b는 본 실시형태의 프리디코더(predecoder)부의 레이아웃을 도시한 도면.

도 52a는 도 49의 실시형태를 변형한 다른 실시형태의 레이아웃을 도시한 도면.

도 52b는 본 실시형태의 프리디코더부의 레이아웃을 도시한 도면.

도 53은 리던던시(redundancy) 블럭(block)을 가진 다른 실시형태에 따른 플래시 메모리의 레이아웃을 도시한 도면.

도 54는 플래시 메모리의 일반적인 판독 관계를 도시한 도면.

도 55는 상기 판독 계통에 이용되는 데이터 비교 회로의 구성예를 도시한 도면.

도 56은 메모리 셀의 기입·소거 동작을 도시한 도면.

도 57은 실시형태의 판독 계통을 도시한 도면.

도 58은 상기 판독 계통에 이용되는 정전류원의 구성을 도시한 도면.

<도면의 주요 부분에 대한 부호의 설명>

1 : 메모리 셀 어레이

2 : 디코드 회로

3 : 어드레스선 (및 전원선) 스위치 회로

4 : 로컬 데이터선

6a : 판독용 어드레스 버스선

6b : 기입/소거용 어드레스 버스선

7a : 판독용 데이터 버스선

7b : 기입/소거용 데이터 버스선

8a : 판독용 전원선

8b : 기입/소거용 전원선

10 : 어드레스 버퍼

11a : 판독용 감지 증폭기 회로

11b : 검증용 감지 증폭기 회로

12a : 판독용 전원

12b : 기입/소거용 전원

14 : 인터페이스 회로

15 : 기입/소거 제어 회로

32a, 32b : 코어 선택 회로

42 : 코어 블럭 레지스터

43 : 코어 비지 출력 회로

이하, 도면을 참조하여 본 발명의 실시형태를 설명한다.

<실시형태 1>

도 1은 본 발명의 프리 코어 방식을 이용한 플래시 메모리의 칩 구성을 도시하고 있다. 메모리 셀 어레이(1)는 각각 n개의 블럭(B0∼Bn-1)을 배열하여 이루어지는 m개의 코어(0∼m-1)에 의해 구성되어 있다. 각 블럭(B0∼Bn-1)은 데이터 소거의 최소 단위이고, 각각 복수의 메모리 셀이 배열되어 있다. 메모리 셀은 예를 들면, 스택(stack)·게이트 구조의 불휘발성 메모리 셀이다. 코어는 하나 내지 복수 블럭의 집합으로서 정의되지만, 도면의 예에서는 n개의 블럭(B0∼Bn-1)에 의해 구성되어 있다.

각 코어에는 메모리 셀을 선택하기 위한 행 디코더와 열 디코더를 포함하는 디코드 회로(2)가 설치되고, 또한 로컬 데이터선(4)이 설치되어 있다.

이와 같은 메모리 셀 어레이(1)의 전체 코어에 대해 공통으로, 데이터 판독 동작 시에 메모리 셀을 선택하기 위한 제1 어드레스 버스선(판독용 어드레스 버스선)(6a)과, 데이터 기입 또는 소거 시의 오토 동작에 필요한 제2 어드레스 버스선(기입/소거용 어드레스 버스선)(6b)이 배치 설정되어 있다.

어드레스 신호는 인터페이스 회로(14)내의 어드레스 입력 회로에 의해 외부에서 입력되고, 어드레스 버퍼 회로(10)에 공급된다. 이 어드레스 버퍼(10)로부터, 동작 모드에 따라 어드레스 버스선(6a, 6b)에 각각 판독용 어드레스, 기입 또는 소거용 어드레스가 공급된다. 각 어드레스 버스선(6a, 6b)에 공급된 어드레스는 각 코어마다 설치된 어드레스선이나 전원선을 전환하는 스위치 회로(3)에 의해 선택적으로 각 코어의 디코드 회로(2)에 전송된다.

전체 코어에 대해 공통으로 데이터 판독 동작에 이용되는 제1 데이터 버스선(판독용 데이터 버스선)(7a)과, 데이터 기입 또는 소거 동작에 이용되는 제2데이터 버스선(기입/소거용 데이터 버스선)(7b)이 배치 설정된다. 그리고, 이들 데이터 버스선(7a, 7b)에 각각 대응하여 데이터 판독 동작에 이용되는 제1 감지 증폭기 회로(판독용 감지 증폭기 회로)(11a)와, 데이터 기입 또는 소거 시의 검증 판독에 이용되는 제2 감지 증폭기 회로(검증용 감지 증폭기 회로)(11b)가 설치되어 있다.

각 코어마다 배선된 로컬 데이터선(4)은 데이터선 스위치 회로(16)에 의해 데이터 판독시에는 판독용 데이터 버스선(7a)에 접속되고, 데이터 기입 또는 소거 시에는 기입/소거용 데이터 버스선(7b)에 접속된다. 즉, 각 코어의 선택 메모리 셀의 데이터는 로컬 데이터선(4)에 판독되고, 동작 모드에 따라 데이터선 스위치 회로(16)에 의해 데이터 버스선(7a 또는 7b)에 전송되고, 각각 판독용 감지 증폭기 회로(11a)와 검증용 감지 증폭기 회로(11b)에 의해 검지 증폭된다.

검증용 감지 증폭기 회로(11b)의 판독 결과는 기입/소거 제어 회로(15)에 보내진다. 기입/소거 제어 회로(15)에서는 기입 또는 소거가 충분한지의 여부가 판정되고, 불충분하면 재기입 또는 재소거의 제어가 행해진다.

또한, 전체 코어에 대해 공통으로, 판독용 전원(12a)으로부터 판독용 전원 전위가 공급되는 제1 전원선(판독용 전원선)(8a)이 배치 설정되고, 이것과는 별개로 기입 또는 소거 전원(12b)으로부터 데이터 기입 또는 소거용 전원 전위가 공급되는 제2 전원선(기입/소거용 전원선)(8b)이 배치 설정되어 있다. 판독용 전원선(8a)에는 데이터 판독 시, 전원 VCC보다 승압된 전압이 제공되고, 이것이 메모리 셀의 게이트에 공급되어 고속 판독이 가능하게 되어 있다. 이들 전원선(8a,8b)도 각 코어의 디코드 회로(2)에 대해, 스위치 회로(3)에 의해 선택적으로 전환되어 공급된다.

이상과 같이 구성함으로써, 데이터 판독과 데이터 기입 또는 소거를 동시에 실행해도 각각의 동작을 독립된 어드레스선, 데이터 버스선, 감지 증폭기 회로, 및 전원 회로에 의해 제어할 수 있게 된다.

구체적으로 이 실시형태의 플래시 메모리에서의 데이터 기입과 판독을 동시에 실행한 경우의 동작을 설명한다. 이제, 코어 0에 대해 데이터 기입이 행해지고, 다른 코어 내의 셀 데이터를 판독하는 케이스에 대해 설명한다. 칩 외부로부터 코어 0부의 선택 어드레스 신호가 입력되고, 기입 커맨드(command)가 입력되면, 인터페이스 회로(14)에서 기입 커맨드가 판정되어, 기입 플래그가 설정된다. 이 플래그에 의해, 코어 0부의 스위치 회로(3)에 의해 기입/소거용 어드레스 버스선(6b)의 어드레스 신호가 코어 0의 디코드 회로(2)에 입력되고, 기입/소거용 전원(12b)의 전원이 공급된다. 또한, 데이터선 스위치 회로(16)에 의해 코어 0부의 데이터선(4)은 검증용 감지 증폭기 회로(11b)에 연관되는 기입/소거용 데이터 버스선(7b)에 접속된다.

이와 같이 어드레스 버스선, 데이터 버스선 및 전원선을 세트함으로써, 코어 0에서는 선택된 워드선에 승압된 기입 전압이 인가되고, 비트선에는 기입 데이터에 따라 기입 제어 회로(15)로부터 고전압, 또는 저전압이 인가된다. 이에 따라, 메모리 셀이 플로팅(floating) 게이트형의 MOS 트랜지스터 구조인 경우, 선택된 메모리 셀의 플로팅 게이트에 열 전자(hot electron) 주입이 행해져 데이터 기입이 행해진다. 1회의 기입이 종료되면, 데이터가 판독되어 검증용 감지 증폭기 회로(11b)에서 검지된다. 그리고, 기입 제어 회로(15)에 의해 검증 판정되어, 기입이 충분하면 동작을 종료하고, 기입이 불충분하면 다시 추가 기입이 행해진다.

이상의 코어 0에 대한 데이터 기입동안 다른 임의의 코어, 예를 들면 코어 1에서의 데이터 판독을 행하는 것이 가능하다. 즉, 외부에서 입력된 어드레스에 의해 판독하고 싶은 메모리 셀을 포함하는 코어 1의 디코드 회로(2)에는 판독용 어드레스 버스선(6a)의 어드레스 신호가 공급되고, 판독용 전원(12a)의 전원 출력이 공급된다. 또한, 데이터선(4)은 스위치 회로(16)를 통해 판독용 데이터 버스선(7a)에 접속된다. 데이터 기입뿐만 아니라 데이터 판독도 행해지지 않은 그 이외의 코어의 디코드 회로(2)에는 어드레스 신호는 입력되지 않고, 데이터 버스선도 접속되지 않는다. 코어 1의 선택 메모리 셀로부터 판독된 데이터는 판독용 데이터 버스선(7a)을 통해 판독용 감지 증폭기 회로(11a)에서 검지 증폭된다. 이 판독 데이터는 인터페이스 회로(14)를 통해 칩 외부로 출력된다.

이 실시형태의 경우, 이상의 동작에 있어서 종래의 뱅크라고 하는 에리어(area)를 나누는 이미지가 없다. 즉, 데이터 기입을 행하고 있는 코어 0 이외의 코어이면, 코어 2뿐 아니라 코어 3 또는 코어 m-1이라도 임의로 판독하는 것이 가능하다. 데이터 기입을 행하고 있는 코어 0의 어드레스를 입력하여 데이터 판독을 실행하는 것은 금지된다. 이와 같이, 데이터 기입 중인 코어에 대해 판독 요구가 있는 경우에는 나중에 설명하는 바와 같이, 선택된 코어가 기입 동작 중이라는 것을 나타내는 폴링 신호를 출력하여 외부에 알리도록 되어 있다.

데이터 소거와 데이터 판독을 동시에 실행하는 경우의 동작도 기본적으로 마찬가지이다. 예를 들면, 코어 0의 선택 블럭에 대해 데이터 소거를 행하고, 다른 코어 내의 셀 데이터를 판독하는 케이스에 대해 설명한다. 칩 외부로부터, 코어 0 내의 블럭의 선택 어드레스 신호가 입력되고, 소거 커맨드가 입력되면, 인터페이스 회로(14)에서 소거 커맨드가 판정되어 소거 플래그가 설정된다. 이 플래그에 의해 코어 0의 스위치 회로(3)에 의해, 기입/소거용 어드레스 버스선(6b)의 어드레스 신호가 코어 0의 디코드 회로(2)에 입력되고, 기입/소거용 전원(12b)의 소거용 전원 전위가 공급된다. 또한, 데이터선 스위치 회로(16)에 의해 코어 0부의 데이터선(4)은 검증용 감지 증폭기 회로(11b)에 연관되는 기입/소거용 데이터 버스선(7b)에 접속된다.

이와 같이 어드레스 버스선, 데이터 버스선 및 전원선을 세트함으로써, 선택된 코어 0의 선택 블럭의 워드선에는 모두 마이너스(-) 전압이 인가되고, 비트선은 오픈(open), 소스선에는 소거용의 플러스(+)의 고전압이 인가되어, 블럭 단위로 소거된다. 1회의 데이터 소거가 종료되면, 데이터가 판독되어 검증용 감지 증폭기 회로(11b)에서 검지된다. 제어 회로(15)에서는 소거가 충분한지의 여부가 판정되어, 충분하면 동작을 종료하고, NG이면 더 추가 소거된다.

이상의 코어 0에 대한 데이터 소거 동안 다른 임의의 코어에 대해 데이터 판독 요구가 들어오면, 그 코어에서의 데이터 판독이 행해진다.

또, 이상의 동작 설명에서는 소스에 고전압을 인가하여 소거하는 NOR형 메모리 셀을 예로 들었지만, 메모리 셀의 기판 측에 고전압을 인가하여 소거하는 형식의 메모리 셀인 경우라도 마찬가지이고, 또한 NAND형 메모리 셀에서도 마찬가지의 동작 제어가 가능하다.

다음에, 도 1의 각 부의 구체적인 구성을 설명한다.

도 2a는 각 코어에 있어서의 스위치 회로(3)에 있어서의 어드레스선 스위치 회로부의 구성이다. 이 스위치 회로(3)는 2개의 선택 스위치군(31a 및 31b)과 이들을 선택 구동하는 코어 선택 회로(32a 및 32b)를 갖는다. 코어 선택 회로(32a 및 32b)는 각각 인에이블 신호 ENBa 및 ENBb에 의해 활성화된다. 인에이블 신호 ENBb는 후술하는 바와 같이 기입 또는 소거 커맨드가 입력되었을 때에 "H"로 되는 기입 또는 소거 인에이블 신호이고, 이것을 인버터(I1)에서 반전한 인에이블 신호 ENBa는 데이터 판독 시에 "H"로 되는 판독 인에이블 신호이다.

한쪽의 코어 선택 회로(32b)는 데이터 기입 시 또는 소거 시에 인에이블 신호 ENBb="H"에 의해 활성화되는 AND 게이트(G3)에 의해 구성되어 있다. 이 AND 게이트(G3)에는 기입/소거용 어드레스 버스선(6b)의 코어 선택용 어드레스 신호가 들어가고, 선택된 코어에 대해서 코어 선택 신호 SELb="H"를 출력한다. 이 코어 선택 신호 SELb에 의해, 데이터 기입 또는 소거 시에 선택 스위치군(31b)이 온(ON)으로 된다. 이에 따라, 기입/소거용 어드레스 버스선(6b)의 기입 또는 소거용 어드레스 신호 ADb가 선택된 코어의 디코드 회로(2)에 공급된다.

다른 쪽의 코어 선택 회로(32a)는 판독 인에이블 신호 ENBa에 의해 활성화되는 AND 게이트(G1)에 의해 구성되고, 이 AND 게이트(G1)에는 판독용 어드레스 버스선(6a)의 코어 선택 어드레스가 들어간다. 인에이블 신호 ENBb가 "H"일 때, 인에이블 신호 ENBa는 "L"이기 때문에, AND 게이트(G1)의 출력인 코어 선택 신호 SELa는 그 코어가 데이터 기입 또는 소거로서 선택되어 있을 때에는 "L"로 된다. 이때 선택 스위치군(31a)은 오프(OFF)를 유지한다. 코어가 데이터 판독로서 선택되었을 때에, 선택 신호 SELa="H"로 되고, 이에 따라 선택 스위치군(31a)이 온하여, 판독용 어드레스 버스선(6a)의 판독용 어드레스 신호 ADa가 디코드 회로(2)에 보내진다.

즉, 이 실시형태에 있어서는 하나의 코어에 대해 기입 또는 소거용의 코어 선택 신호 SELb와 판독용 코어 선택 신호 SELa가 동시에 "H"로 되는 것[글리치(glitch)]이 금지되어 있다. 이에 따라, 어떤 코어에 대해 데이터 기입 또는 소거가 행해질 때에는 동일 코어에서는 데이터 판독을 할 수 없도록 되어 있다.

코어 선택 회로(32a)내에는 AND 게이트(G1)와 동일한 판독용의 코어 선택 어드레스 신호가 들어가는 또 하나의 AND 게이트(G2)가 설치되어 있다. 이 AND 게이트(G2)는 데이터 기입 또는 소거 중인 코어에 대해 판독 요구가 들어갔을 때에 그 코어가 데이터 기입 또는 소거 중인 것을 알려주는 데이터 폴링 신호 발생 회로이다. 이 AND 게이트(G2)에는 기입 또는 소거 인에이블 신호 ENBb가 활성화 신호로서 들어간다. 따라서, 이 AND 게이트(G2)는 기입 또는 소거를 행하고 있는 코어에 대해 판독 요구가 들어온 경우에 코어 선택 신호 SELa="L"을 유지하면서, 데이터 폴링 신호 POL="H"를 출력한다.

2개의 코어 선택 신호 SELa 및 SELb가 함께 "L"일 때는 그 코어가 비선택임을 나타낸다. 이것은 NOR 게이트(G4)에 의해 검지되고, 비선택 코어의 어드레스선을 비활성으로 하는 신호 DISABLE을 낸다.

도 3은 상기 신호 DISABLE에 의해 비선택 코어 내의 어드레스 신호선 등을 강제 접지하기 위한 회로부를 도시하고 있다. 도시한 바와 같이, 각 코어내에 어드레스선 및 데이터선(4)을 접지하는 단락용 트랜지스터(383)를 설치한다. 이 단락용 트랜지스터(383)는 NOR 게이트(G4)에 의해 제어된다. 코어가 비선택일 때, DISABLE="H"로 되고, 단락용 트랜지스터(383)는 온으로 되며, 그 코어 내의 전체 어드레스선 및 데이터선의 전하가 방전된다.

이상에 의해, 비선택 코어에서 어드레스선 및 데이터선이 플로팅으로 되는 것이 방지된다. 이 결과, 정전 노이즈 등에 의한 오동작이나 각 부의 게이트 절연막의 파괴, 및 데이터 파괴 등이 방지된다.

도 2a에서 도시한 어드레스선 스위치 회로에서는 2개의 코어 선택 신호 SELa 및 SELb가 함께 "L"일 때에는 어드레스선 스위치군(31a 및 31b)이 함께 오프되고, 판독용 어드레스 버스선(6a)과 기입/소거용 어드레스 버스선(6b)에 비선택 코어의 쓸모없는 배선 용량이 접속되지 않는 방식을 이용했다.

이것에 대해, 도 2b에 도시한 바와 같이 어드레스선 스위치군(31a 및 31b)을 각각 인에이블 신호 ENBa 및 ENBb로 제어하는 방식으로 할 수도 있다.

도 2b의 방식에서는 그 코어 내에서 기입 또는 소거가 실행될 때에는 어드레스선 스위치군(31b)이 온하고, 기입/소거용 어드레스 버스선(6b)의 기입 또는 소거용 어드레스 신호 ADb가 디코드 회로(2)에 공급된다. 그 코어 내에서 기입 또는소거가 실행되지 않을 때는 항상 어드레스선 스위치군(31a)이 온하고, 판독용 어드레스 버스선(6a)의 판독용 어드레스 신호 ADa가 디코드 회로(2)에 공급된다. 비선택 코어에서는 디스에이블 신호 DISABLE이 "H"로 되고, 디코더 회로가 모두 비선택으로 되어, 데이터선도 방전된다.

이 방식에서는 데이터 판독 시에 어드레스선 스위치군(31a)을 온할 필요가 없고, 스위칭 시간을 생략할 수 있어 데이터 판독의 고속화가 도모된다.

도 4는 인접하는 코어(i, i+1)에 주목하여, 그들의 로컬 데이터선(4)과 판독용 데이터 버스선(7a) 및 기입/소거용 데이터 버스선(7b) 사이의 접속 전환을 행하는 데이터선 스위치 회로(16)의 구성을 도시하고 있다. NMOS 트랜지스터(Q3) 그룹은 상술한 코어 선택 회로(32a)의 출력인 코어 선택 신호 SELa에 의해 제어되어, 로컬 데이터선(4)과 판독용 데이터 버스선(7a)의 접속 및 비선택을 전환한다. NMOS 트랜지스터(Q4)의 그룹이 상술한 코어 선택 회로(32b)의 출력인 코어 선택 신호 SELb에 의해 제어되어, 로컬 데이터선(4)과 기입/소거용 데이터 버스선(7b)의 접속 및 비접속을 전환한다.

즉, 어떤 코어가 데이터 기입 또는 소거 모드일 때, 그 코어에서는 코어 선택 신호 SELb(i)가 "H"이고, 이에 따라 트랜지스터(Q4)가 온하며, 로컬 데이터선(4)은 기입/소거용 데이터 버스선(7b)에 접속된다. 이와 반대로, 어떤 코어가 데이터 판독 모드일 때, 그 코어에서는 코어 선택 신호 SELa(i)가 "H"이고, 이에 따라 트랜지스터(Q3)가 온하여, 로컬 데이터선(4)은 판독용 데이터 버스선(7b)에 접속된다.

도 5는 도 1의 각 코어에 있어서의 스위치 회로(3)에 포함되는 전원선 스위치 회로(41)의 구성을 도시하고 있다. 이 전원선 스위치 회로(41)는 도 2a에 도시한 어드레스선 스위치 회로(3) 내의 코어 선택 회로(32b)에 의해 선택적으로 활성화되는 레벨 시프터(level shifter)(402a 및 402b)와 이들 레벨 시프터(402a 및 402b)의 출력에 의해 각각 제어되는 트랜스퍼 게이트(transfer gate)(403a 및 403b)를 갖는다. 트랜스퍼 게이트(403a 및 403b)는 각각 판독용 전원선(8a) 및 기입/소거용 전원선(8b)을 디코드 회로(2)에 선택적으로 접속하는 것이다.

예를 들면, 코어 선택 회로(32b)의 출력인 코어 선택 신호 SELb가 "H"일 때, 즉 그 코어가 데이터 기입 또는 소거 모드일 때, 레벨 시프터(402b)가 활성화된다. 이에 따라, 레벨 시프터(402b)로부터 얻어지는 전압 레벨이 시프트된 제어 신호에 의해 트랜스퍼 게이트(403b)가 온되고, 기입/소거용 전원선(8b)의 기입 또는 소거용 전원 전위(예를 들면 승압된 전위 VSW)가 디코드 회로(2)에 공급된다. 코어가 판독 모드일 때에는 코어 선택 신호 SELb는 "L"이고, 이때 레벨 시프터(402)가 활성화되며, 트랜스퍼 게이트(403a)가 온된다. 이에 따라, 판독용 전원선(8a)의 판독용 전원 전위 Vddr이 트랜스퍼 게이트(403a)를 통해 디코드 회로(2)에 공급된다.

도 5에는 도 2a에서는 생략한 인에이블 신호 ENBa 및 ENBb의 발생 경로를 나타내고 있다. 인터페이스 회로(14)에 있어서 커맨드를 디코드하여 얻어지는 데이터 기입 신호 WRITE 또는 소거 신호 ERASE는 각 코어마다 준비된 코어 블럭 레지스터(42)에, 코어내의 어떤 블럭이 기입 또는 소거로서 선택되었는지를 나타내는 정보로서 보유된다. 이 코어 블럭 레지스터(42)의 정보에 기초하여, 코어 비지 출력회로(43)가 그 코어가 기입 또는 소거 모드에 있다는 것을 나타내는 비지 출력으로서 인에이블 신호 ENBb="H"를 내게 된다. 이들 코어 블럭 레지스터(42) 및 코어 비지 출력 회로(43)의 상세한 설명은 후술한다.

도 6은 도 1의 어드레스 버퍼(10)의 구성을 도시하고 있다. 어드레스 버퍼(10)는 제1 버퍼단(501), 제2 버퍼단(502) 및 제3 버퍼단(503 및 504)의 3단 구성으로 되어 있다. 제1 버퍼단(501)은 칩 외부에서 공급되는 어드레스 신호의 노이즈 저감이나 내부 보호 기능을 갖는다. 제2 버퍼단(502)에서는 공급되는 어드레스 신호를 그대로 통과시켜 제3 버퍼단(503)에 공급함과 동시에, 래치 회로(505)에 공급한다.

데이터 판독 모드일 때에는 제2 버퍼단(502)을 통과한 어드레스 신호가 제3 버퍼단(503)에 있어서 상보 신호로 변환되어 판독용 어드레스 버스선(6a)에 공급된다. 데이터 기입 시에는, 어드레스 신호는 동작 종료까지 래치 회로(505)에 보유되고, 그 어드레스 신호가 제3 버퍼단(504)에 공급되어 상보 신호로 변환되어 기입/소거용 어드레스 버스선(6b)에 공급된다. 제2 버퍼단(502)에 있어서의 카운터(506)는 데이터 소거 모드에 있어서 검증 동작 시에 어드레스를 증가시키기 위한 것이다. 즉, 소거 검증에 있어서는 카운터(506)에 의해 순차 갱신되는 어드레스 신호가 버퍼단(504)을 통해 기입/소거용 어드레스 버스선(6b)에 공급되게 된다.

도 7은 도 5에 도시한 코어 블럭 레지스터(42)와 코어 비지 출력 회로(43)의 구성예를 도시하고 있다. 코어 블럭 레지스터(42)는 각 코어마다 코어 내의 블럭 수 n과 동일한 수의 레지스터(R0∼Rn-1)를 갖는다. 데이터 기입 신호 WRITE 또는소거 신호 ERASE가 들어오면, 선택된 코어의 선택된 블럭에 대응하는 레지스터에 플래그 "H"가 동작 종료까지 유지된다. 코어 비지 출력 회로(43)는 코어 레지스터 블럭(24)의 각 레지스터 출력의 논리합을 취하는 OR 게이트(431)를 갖는다. 어떤 코어에 대해서, 기입 또는 소거 블럭이 하나라도 선택되면, 코어 비지 출력 회로(43)에서는 OR 게이트(431)가 코어 비지 출력(즉, 기입 또는 소거 인에이블 신호) ENBb="H"를 낸다. 기입 또는 소거의 선택이 되어 있지 않은 코어에 있어서는 ENBb="L"이고, 이것은 판독 인에이블인 것을 나타낸다.

도 8은 코어 내의 구체 구성을 도시하고, 도 9는 블럭 내의 구성을 도시한 것이다. 각 블럭(B0∼Bn-1)은 도 9에 도시한 바와 같이, 복수개씩의 비트선(BL)과 워드선(WL)이 교차하여 배치 설정되고, 그들 교차부에 메모리 셀(MC)이 배치된다. 각 블럭(B0∼Bn-1)은 비트선(BL)과 워드선(WL)이 연속하여 배치 설정되고, 일괄 소거의 단위가 된다. 이들 블럭(B0∼Bn-1) 배열의 단부에 워드선을 선택하는 메인 행 디코더(main row decoder)(701)가 배치되고, 각 블럭 사이에 블럭 선택을 행하는 행 서브디코더(row sub-decoder)(702)가 배치된다. 열 디코더(column decoder)는 각 블럭(B0∼Bn-1)의 비트선 단부에 배치되어 비트선 선택을 행하는 컬럼 게이트(column gate)(704)와 열 프리디코더(row predecoder)(703)로 구성되어 있다.

도 10은 도 1에 있어서의 판독용 감지 증폭기 회로(11a) 및 검증용 감지 증폭기 회로(11b)와 외부 입출력 패드 사이에 배치되는 입출력 회로부의 구성이다. OR 게이트(901 및 902)는 도 2a에서 설명한 각 코어의 코어 선택 회로(32a)가 출력하는 데이터 폴링 신호 POLi(i=0∼m-1)를 순차 가산하여 출력하기 위한 데이터 폴링 출력 회로를 구성하고 있다. 출력 전환 회로(904)는 판독용 감지 증폭기 회로(11a)의 판독 출력과, 데이터 폴링 신호를 전환하여 출력 버퍼(906)에 전송한다.

데이터 비교 회로(905)는 데이터 기입 또는 소거 시에 검증용 감지 증폭기 회로(11b)에 의해 검증 판독된 출력 데이터를 판정한다. 기입의 경우이면, 입력 버퍼(907)로부터 공급되는 기입 데이터와 검증 판독 데이터를 비교하게 된다. 판정 결과가 NG이면, 그 판정 결과는 기입/소거 제어 회로(15)에 보내지고, 재기입 제어가 행해진다. 소거일 때도 마찬가지로, 검증 결과가 NG이면 기입/소거 제어 회로(15)에 보내지고, 재소거가 행해진다.

이상과 같이 구성된 플래시 메모리에 있어서, 데이터 기입 동작과 데이터 판독 동작의 동시 실행에서 어떤 코어에 대해 데이터 기입 중에 다른 코어에서의 데이터 판독을 행하는 경우의 동작을 이하에 상세하고 구체적으로 설명한다.

칩에 대해 기입 커맨드가 입력되면, 인터페이스 회로(14)로부터 기입 플래그 WRITE가 출력된다. 이 내부 신호를 수신하여, 어드레스 버퍼(10)에서는 기입을 행하는 메모리 셀의 어드레스 신호가 기입 종료까지 래치되고, 동시에 기입/소거용 어드레스 버스선(6b)에 래치한 어드레스 데이터가 출력된다. 동시에 기입 대상으로 된 셀을 포함하는 블럭의 정보가 코어 블럭 레지스터(42)의 대응하는 레지스터에 비지 정보 "H"로서 기입된다. 이렇게 선택된 코어를, 예를 들면 코어 A라 한다. 코어 A에서는 코어 비지 출력 회로(43)는 코어 비지 출력 "H"(즉, 인에이블 신호 ENBb="H")를 출력한다. 이에 따라, 코어 A의 코어 선택 신호 SELb가 "H"로되어, 코어 A로의 판독 요구는 금지된다.

또한, 인에이블 신호 ENBb와 코어 선택 신호 SELb에 의해, 기입/소거용 어드레스 버스선(6b)상의 기입용 어드레스 신호가 선택된 코어 A의 디코드 회로(2)에 입력되고, 동시에 각 디코드 회로(2)의 전원에는 기입/소거용 전원선(8b)의 전원 전위가 공급되어, 코어 A의 데이터선(4)에 기입/소거용 데이터 버스선(7b)이 접속된다. 이에 따라, 선택된 코어 A의 선택된 메모리 셀에서의 데이터 기입이 실행된다.

기입 모드에서는 I/O 패드로부터 입력되어 데이터 입력 버퍼(907)를 통해 데이터 비교 회로(905)에 래치된 기입 데이터에 대응하여, 기입 부하 회로가 제어된다. 그 사이에, 코어 A 이외의 예를 들면, 코어 B의 메모리 셀에 대해 데이터 판독 요구가 들어오면, 코어 B에서는 코어 비지 출력 즉 인에이블 신호 ENBb가 "L"이고 코어 선택 신호 SELb는 "L"이므로, 데이터 판독이 실행된다. 즉, 판독용 어드레스 버스선(6a)의 어드레스 신호가 코어 B의 디코드 회로에 공급되고, 동시에 그 디코드 회로에는 판독용 전원 전위가 공급된다. 선택된 메모리 셀의 데이터는 데이터선(4)에 판독되고, 이것이 판독용 데이터 버스선(7a)을 통해 판독용 감지 증폭기 회로(11a)에 전송되어 검지 증폭된다.

판독 어드레스로서, 기입 실행 중인 코어 A 내의 어드레스가 입력되면, 코어 A에서는 인에이블 신호 ENBb가 "H"이기 때문에, 코어 A에서의 데이터 폴링 신호 POL이 "H"로 된다. 이 데이터 폴링 신호는 출력 전환 회로(904)에 의해 외부에 출력된다.

데이터 판독 동작은 기입 실행 중인 코어 A 이외의 메모리 셀의 데이터에 관해서는 어디에서도 실행 가능하게 되어, 뱅크 에리어의 제한은 없어진다.

다음에, 데이터 소거 동작의 실행 중에 데이터 판독 동작을 행하는 경우의 회로 동작에 대해 설명한다. 데이터 소거 커맨드 명령이 입력되면, 인터페이스 회로(14)로부터 소거 플래그 ERASE가 출력된다. 이에 따라, 소거 대상의 블럭 레지스터에 비지 정보 "H"가 기입된다. 이것과 동시에, 어드레스 버퍼(10)에서는 카운터 회로(506)가 동작하여 전체 블럭 레지스터를 순서대로 탐색한다(search). 그리고, 비지 정보 "H"가 기입되어 있는 블럭을 포함하는 코어 A의 어드레스와 일치하면, 코어 선택 신호 SELb가 "H"로 되어, 기입의 경우와 마찬가지로 코어 A의 디코더 회로에, 기입/소거 전원선(8b)의 소거용 전원이 공급되고, 기입/소거용 어드레스 버스선(6b)의 어드레스가 공급되며, 로컬 데이터선이 기입/소거용 데이터 버스선(7b)에 접속된다. 이에 따라, 대상 블럭에 소거 전압이 인가된다. 이후, 대상 블럭의 메모리 셀은 카운터 회로(506)에 의해 증가하여 순차 검증이 실행된다.

이상의 소거 실행 중의 판독 동작은 상술한 기입 실행 중의 경우와 마찬가지이다.

다음에, 데이터 폴링 회로 동작을 설명한다. 코어 A에서의 기입 또는 소거 실행 중에 코어 A에 판독 명령이 입력되었을 때, 코어 A의 인에이블 신호 ENBa는 "L"이고 코어 A의 선택 신호 SELa도 "L"이다. 이에 따라, 코어 A에서의 판독 동작이 금지된다. 그리고, 이 때는 코어 A에서는 데이터 폴링 신호 POL이 "H"로 되고, 이것이 폴링 버스선에 출력되며, 데이터 폴링 신호로서 출력 전환 회로(904)에 입력된다. 출력 전환 회로(904)는 그 신호를 수신하여 출력 버퍼 회로(906)에 감지 증폭기 회로(11a)의 출력이 아닌 폴링 데이터를 출력한다.

도 11은 복수의 코어 A, B, 및 C에 대해 동시에 데이터 소거 명령이 있는 경우의 동작을 도시하고 있다. 이 경우, 코어 A, B, 및 C의 코어 블럭 레지스터(42)에 비지 정보가 기억된다. 이에 따라, 소거 대상 블럭을 포함하는 코어 A, B, 및 C의 코어 비지 출력 회로(43)는 비지 정보 "H", 즉 인에이블 신호 ENBb="H"를 출력하고, 이들 코어에 대해서는 판독 실행은 금지되고, 데이터 폴링된다.

<실시형태 2>

다음에, 상기 실시형태에서 설명한 플래시 메모리에 대해 임의의 코어의 조합에 의해 임의의 사이즈의 뱅크를 구성하는 프리 뱅크 방식의 실시형태를 설명한다.

프리 뱅크 방식을 실현하기 위해서는 도 12에 도시한 바와 같은 뱅크 구성 ROM 회로(110)를 각 코어마다 준비한다. 뱅크 구성 ROM 회로(110)는 데이터 재기입가 가능한 임의의 개수의 불휘발성 메모리 셀(MC1, MC2, …, MCn)을 직렬 접속한 기억 회로를 구성하고 있다. 원리적으로는 하나의 메모리 셀에서도 가능하지만, 여기에서는 안전을 고려하여 복수개 이용하고 있다.

뱅크 구성 ROM 회로(110)에는 칩 외부에서 인터페이스 회로(14)를 통해 선택적으로 데이터 기입을 실행한다. 즉, 기입을 행하지 않는 경우, 뱅크 구성 ROM 회로(110)의 메모리 셀(MC1∼MCn)의 임계치 Vth는 낮다. 따라서, 이것을 판독함으로써, 노드(node) A는 "L"로 된다. 전체 메모리 셀(MC1∼MCn)에 데이터 기입을 실행하여 Vth를 높게 하면, 메모리 셀(MC1∼MCn)은 오프되고, 노드 A는 "H"로 된다. 즉, 복수의 코어는 이 뱅크 구성 ROM 회로(110)의 기입에 의해, 노드 A가 "L"인 그룹(이하, "L" 그룹)과, 노드 A가 "H"인 그룹(이하, "H" 그룹)의 2개로 나누어진다.

"L" 그룹의 뱅크 비지 출력 회로(120A)와 "H" 그룹의 뱅크 비지 출력 회로(120B)는 각각 도 13 및 도 14와 같이 구성된다. 도 13에 도시한 바와 같이, "L" 그룹의 뱅크 비지 출력 회로(120A)는 각 코어마다 설치된 AND 게이트(121A)에 의한 각각의 뱅크 구성 ROM 회로(110)의 출력을 인버터(122)에 의해 반전된 "H" 출력과, 코어 비지 출력 회로(43)의 코어 비지 출력의 적(積)을 취한다. 그리고, 다른 전체 코어에서의 대응하는 AND 게이트(121A)의 출력의 합을 OR 게이트(123A)에서 취한다. 이에 따라, OR 게이트(123A)에는 "L" 그룹의 뱅크 내의 어떤 코어에서 기입 또는 소거 모드일 때(즉, 코어 비지 출력 "H"일 때), "H" 출력이 얻어진다. 이것이 트랜지스터(Q11)를 통해 뱅크 비지 출력 "H"로 된다.

단, 뱅크 비지 출력이 나오게 되는 것은 기입 명령 WRITE 또는 소거 명령 ERASE가 입력되어 있고, 프리 뱅크 명령이 입력되어 있을 때이다. 이때 AND 게이트(124A)의 출력이 "H"로 되고, 트랜지스터(Q11)가 온된다. 그 이외일 때는 트랜지스터(Q11)는 오프되고, 대신에 인버터(125A)를 통해 리셋용 트랜지스터(Q12)가 온되고, 뱅크 비지 출력 단자는 "L"로 리셋된다.

"H" 그룹의 뱅크 비지 출력 회로(120B)는 도 14에 도시한 바와 같이 AND 게이트(121B)에 의해 뱅크 구성 ROM 회로(110)의 출력 "H"와, 코어 비지 출력 회로(43)의 코어 비지 출력의 적을 취한다. 그리고, 다른 전체 코어에서의 대응하는 AND 게이트(121B)의 출력의 합을 OR 게이트(123B)에서 취한다. 이에 따라, OR 게이트(123B)에는 "H" 그룹의 뱅크 내의 어느 코어에서 기입 또는 소거 모드일 때(즉, 코어 비지 출력 "H"일 때), "H" 출력이 얻어진다.

도 15는 이 실시형태의 프리 뱅크 방식에 있어서, 뱅크내의 임의의 블럭에서 데이터 기입 또는 소거 동작이 행해질 때에 그 뱅크내의 모든 코어를 비지로 하기 위한 각 코어마다 설치되는 코어 비지 출력 회로의 구성이다. 도 13 및 도 14에 도시한 뱅크 비지 출력 회로(120A 및 120B)의 출력이 전송 게이트 트랜지스터(Q21 및 Q22)를 통해 OR 접속된다. 한쪽 트랜지스터(Q21)는 뱅크 구성 ROM 회로(110)의 출력이 인버터(141)에 의해 반전되는 신호에 의해, 다른 쪽 트랜지스터(Q22)는 뱅크 구성 ROM 회로(110)의 출력에 의해 직접 제어된다.

따라서, "L" 그룹의 경우에는 뱅크 "L" 비지 회로(120A)의 출력이 트랜지스터(Q21)를 통해 OR 게이트(142)로 들어간다. 한편, "H" 그룹의 경우에는 뱅크 "H" 비지 회로(120B)의 출력이 트랜지스터(Q22)를 통해 OR 게이트(142)로 들어간다. OR 게이트(142)에는 각 코어의 블럭 레지스터의 각 레지스터 정보도 들어간다. 이에 따라, 어느 한 뱅크가 비지이면, 그 뱅크에 소속되는 전체 코어에 대한 코어 비지 출력 "H"가 얻어진다. 이에 따라, 그 뱅크의 데이터 판독은 금지되고, 칩 외부에는 데이터 폴링 신호가 출력된다.

데이터 기입 또는 소거 동작이 종료되면, 도 13 또는 도 14에 도시한 AND 게이트(124A 및 124B)의 출력이 "L"로 되고, 뱅크 비지 출력은 리셋된다. 또한, 이때 블럭 레지스터의 전체 레지스터 출력도 "L"로 되므로, 도 15의 코어 비지 출력도 "L"로 리셋된다.

또한, 프리 뱅크 방식으로부터 프리 코어 방식으로의 변경은 뱅크 비지 출력 회로(120A 및 120B)에 들어가는 프리 뱅크 명령을 "L"로 하고, 뱅크 비지 출력 회로(120A 및 120B)를 오프로 함으로써 실현할 수 있다. 프리 뱅크 명령은 예를 들면 재기입 가능한 ROM 회로를 이용하여 기억할 수 있다. 이 ROM 회로를 재기입함으로써, 프리 뱅크 방식과 프리 코어 방식을 자유롭게 설정하는 것이 가능해진다.

도 16은 뱅크 구성 회로 전체의 접속예를 도시한 것이다. 도 13∼도 15의 설명으로부터 명백해진 바와 같이, 각 뱅크의 뱅크 비지 출력을 각 코어의 코어 비지 출력 회로(43)로 귀환함으로써, "H" 그룹의 코어를 서로 링크시켜 하나의 뱅크로 하고, "L" 그룹의 코어를 서로 링크시켜 또 하나의 뱅크로 할 수 있다.

각 뱅크에서의 데이터 기입 또는 소거와, 데이터 판독의 동시 실행 동작은 기본적으로 프리 코어 방식의 경우와 마찬가지이다.

그리고, 이 실시형태의 경우, 뱅크 구성 ROM 회로(110)의 데이터 재기입에 의해 "L" 그룹과 "H" 그룹의 뱅크 구성을 임의로 변경하는 것이 가능하다.

<실시형태 3>

도 17은 도 16의 뱅크 구성 회로를 변형한 실시형태이다. 도 16의 구성에서는 뱅크 비지 출력 회로(120A 및 120B)의 OR 게이트(123A 및 123B)에 들어가는 다수의 비지 신호선이 배선된다. 이것에 대해, 도 17에서는 각 뱅크마다 1개씩의 비지 신호선(163 및 164)으로 하고 있다. 이들 비지 신호선(163 및 164)은 풀업(pull-up)용 PMOS 트랜지스터(Q43 및 Q44)가 설치되고, 뱅크 비지가 출력되지않을 때에는 "H" 레벨로 설정된다. 각 코어에는 AND 게이트(121A 및 121B)의 출력에 의해 제어되는 트랜지스터(Q41 및 Q42)가 각각 비지 신호선(163 및 164)과 접지 사이에 설치되어 있다. 따라서, 뱅크 비지로 되면, 트랜지스터(Q41 또는 Q42)가 온하고, 신호선(163 또는 164)이 "L"로 되며, 이것이 인버터(161, 162)에 의해 반전되어 어느 한 뱅크 비지 출력 회로(120A 및 120B)가 뱅크 비지 출력 "H"를 낸다.

이 실시형태에 따르면, 신호선의 수가 크게 삭감된다.

<실시형태 4>

도 18은 마찬가지로 도 16의 뱅크 구성 회로를 변형한 실시형태이다. 이 실시형태는 도 16에 있어서의 OR 게이트(123A, 123B)를 각 코어부에 분산하여 OR 게이트(171 및 172)를 배치한 것이다. 이것에 의해서도 신호선의 삭감이 도모된다. 또한, 도 17의 실시형태에서는 트랜지스터(Q41 및 Q42)에 의해 전류 소비가 발생하지만, 이 실시형태의 경우에는 그와 같은 소비 전류가 없어져서 바람직하다.

<실시형태 5>

도 19는 도 16, 도 17 또는 도 18의 뱅크 구성 회로를 변형하여 뱅크 판독 출력 회로(391)를 설치한 실시형태이다. 도 16, 도 17, 또는 도 18의 실시형태에서는 각 뱅크 비지 출력을 그 뱅크를 구성하는 코어의 코어 비지 출력 회로에 피드백시킴으로써, 프리 뱅크 방식을 실현하고 있다. 이것에 대해 이 실시형태에서는 뱅크 비지 정보를 피드백시키지 않고, 각 뱅크 비지 정보와 뱅크 판독 출력 회로(391)에 의해 얻어지는 각 뱅크 판독 정보를 출력측에서 비교함으로써, 데이터 기입/소거 모드에 있는 뱅크 내로의 판독 어드레스 입력(판독 정보)을 검출하여 데이터 폴링함으로써, 외관상 프리 뱅크 방식을 실현하고 있다.

즉, 코어 비지 출력 회로(43)에 의해 이 코어가 데이터 기입/소거 모드로서 선택되어 코어 비지 출력 ENBb="H"가 출력되면, 뱅크 구성 ROM 회로(110)에 의해 결정되는 "H" 그룹, "L" 그룹의 정보에 따라 AND 게이트(G17 및 G16)의 어느 하나에 뱅크 비지 출력이 얻어진다. 이들 출력은 OR 게이트(G19 및 G18)에 의해 다른 코어의 뱅크 비지 출력과의 합이 취해진다.

또한, AND 게이트(G20)에서는 코어 비지 출력 회로(43)의 출력과, 판독용 어드레스선으로부터의 코어 선택 신호의 일치를 검출하고, 이 코어가 데이터 기입/소거 모드에 있고, 그후 판독 요구가 들어온 때에 데이터 폴링 출력 "H"를 낸다.

한편, 뱅크 판독 출력 회로(391)에서는 판독용 어드레스 버스선으로부터의 코어 선택 신호가 AND 게이트(G11)에 의해 검지된다. 이 AND 게이트(G11)의 출력이 "H", 즉 판독 정보가 나오면, 뱅크 구성 ROM 회로(110)로부터의 "H" 그룹 및 "L" 그룹 정보에 따라 AND 게이트(G12 및 G13)의 어느 하나에 뱅크 판독 정보 "H"가 출력된다. 이들도 OR 게이트(G14 및 G15)에 의해 다른코어에서의 판독 정보와의 합이 취해져서 출력단에 전송된다.

출력단에서는 AND 게이트(G23 및 G24)에 의해 각각 "H" 그룹의 뱅크 비지 정보와 판독 정보의 일치 검출, "L" 그룹의 뱅크 비지 정보와 판독 정보의 일치 검출이 행해진다. AND 게이트(G20, G23, 및 G24)의 출력은 OR 게이트(G22)에 의해 합이 취해진다. 이에 따라, 한쪽 뱅크가 데이터 기입 또는 소거 모드에 있고, 이것에 판독 요구가 들어온 때에는 데이터 폴링함으로써, 실질적으로 프리 뱅크 방식이얻어진다.

<실시형태 6>

도 20은 뱅크 구성 ROM 회로(110)를 변형한 실시형태이다. 이 실시형태에서는 퓨즈(fuse)(FS)를 이용하여 뱅크 구성 ROM 회로(110)를 구성하고 있다. 이 경우에도, 메모리 칩이 만들어진 후, 퓨즈(FS)를 선택적으로 절단함으로써, 임의의 사이즈의 "L" 그룹과 "H" 그룹의 뱅크 구성을 실현할 수 있다. 단, 이 방식에서는 일단 뱅크 구성을 설정한 후에는 뱅크 사이즈의 변경은 할 수 없고, 또한 프리 코어 방식으로 되돌릴 수도 없다.

<실시형태 7>

다음에, 상기 각 실시형태에서 설명한 플래시 메모리에 있어서, 데이터 판독을 고속으로 행하는 실시형태에 대해 설명한다. 고속 데이터 판독 모드에서는 판독용 어드레스 버스선(6a), 판독용 데이터 버스선(7a), 및 이 데이터 버스선(7a)에 접속된 판독용 감지 증폭기 회로(11a)를 제1 데이터 판독 경로로 하고, 기입/소거용 어드레스 버스선(6b), 기입/소거용 데이터 버스선(7b), 및 이 데이터 버스선(7b)에 접속된 검증용 감지 증폭기 회로(11b)를 제2 데이터 판독 경로로 하여, 이들 데이터 판독 경로를 반주기씩 오버랩 동작시켜 고속 데이터 판독을 행한다.

이와 같은 고속 데이터 판독 동작을 실현하기 위해서는 도 2a에 도시한 각 코어의 코어 선택 회로(32a 및 32b), 도 5에 도시한 전원선 스위치 회로(41), 도 6에 도시한 어드레스 버퍼(10), 도 10에 도시한 출력 전환 회로(904)등의 변경을 요한다.

먼저, 고속 판독 명령이 입력되면, 도 21에 도시한 바와 같이 각 코어의 코어 선택 회로(32a 및 32b)에 들어가는 인에이블 신호 ENBa 및 ENBb의 단자는 NMOS 트랜지스터(QN211 및 QN212)에 의해 코어 비지 출력 회로(43)와는 전기 회로적으로 분리되고, 풀업용 PMOS 트랜지스터(QP21 및 QP22)가 온하며, 함께 "H" 상태로 고정되도록 한다. 이와 동시에, 도 22에 도시한 바와 같이, 고속 판독 명령에 의해 코어 선택 회로(32b)의 전원선 스위치 회로(41)로의 경로의 NMOS 트랜지스터(QN221)가 오프되고 단락용 NMOS 트랜지스터(QN222)가 온하여, "L"로 고정되도록 한다.

이에 따라, 전체 코어의 코어 선택 신호 SELa 및 SELb는 어드레스 버스선(6a 및 6b)의 코어 어드레스 신호만으로 결정되고, 디코더 전원은 반드시 판독용 전원선(8a)과 접속된다.

어드레스 버퍼(10)는 도 6에 도시한 제2 버퍼단(502)의 부분이 도 23에 도시한 바와 같이 2세트의 래치 회로(191 및 192)를 가지도록 변경된다. 이들 래치 회로(191 및 192)는 판독 대상 메모리 셀의 어드레스를 타이밍 신호 PULSEb 및 PULSEa에 의해 교대로 래치하여 어드레스 버스선(6a, 6b)에 공급하기 위한 것이다.

타이밍 신호 PULSEa 및 PULSEb를 발생하기 위해서는 도 23에 도시한 바와 같이, 어드레스 천이를 검지하여 클럭 CLK를 발생하는 클럭 발생 회로(193)와, 이 클럭 발생 회로(193)의 출력을 카운트하여 주기가 2배인 카운트 출력 COUNT를 내는 카운터 회로(194)를 구비한다. 그리고, 클럭 CLK에 의해 활성화되는 AND 게이트(196 및 197)를 설치하고, AND 게이트(196)에는 카운트 출력 COUNT를 그대로하고 AND 게이트(197)에는 인버터(195)에서 반전하여 입력됨으로써, 반주기씩 어긋난 타이밍 신호 PULSEa 및 PULSEb를 발생시킨다.

도 24는 도 23의 회로 동작 타이밍도이다. 도시한 바와 같이, 입력 어드레스에 동기하여 클럭 CLK가 발생되고, 이것에 기초하여 타이밍 신호 PULSEa 및 PULSEb가 발생된다. 이 타이밍 신호 PULSEa 및 PULSEb에 의해 래치 회로(192 및 191)를 제어함으로써, 어드레스 버스선(6a 및 6b)에 교대로 어드레스가 전송되게 된다.

래치 회로(191 및 192)의 출력에는 도 6에 도시한 바와 같이 제3 버퍼단이 설치되지만, 이 경우 래치 회로(191 및 192)와 제3 버퍼단의 사이에는 도면에서는 생략했지만 출력 비교 회로가 설치된다. 이것은 입력 어드레스가 동일 코어인 경우는 나중에 입력된 어드레스를 제3 버퍼단으로 출력시키지 않고, 데이터 폴링 신호를 출력하기 때문이다. 이와 같은 데이터 폴링에 의해 동일 코어의 동시 선택에 의한 회로 파괴나 오동작이 방지된다.

또한, 도 25에 도시한 바와 같이 검증용 감지 증폭기 회로(11b)의 출력과, 판독용 감지 증폭기 회로(11a)의 출력을 전환하는 출력 전환 회로(201)가 필요하게 된다. 이 출력 전환 회로(210)는 클럭 CLK에 의해 제어되어 검증용 감지 증폭기 회로(11b)와 출력과 판독용 감지 증폭기 회로(11a)의 출력을 교대로 전환하여 출력 버퍼 회로로 데이터를 출력한다.

도 26은 이 실시형태에서의 고속 데이터 판독의 동작 타이밍도를 도시한 것이다. 도 24에 도시한 어드레스 ①, ②, …에 대응하여 각 감지 증폭기 회로(11a및 11b)에 반주기씩 차이나게 얻어지는 판독 데이터가 클럭 CLK에 의해 제어되어 고속 판독 출력 Dout으로서 출력된다.

이 실시형태의 방식에서는 랜덤한 어드레스로의 판독이 통상의 반주기에서 가능한 고속 데이터 판독로 된다. 단, 동일 코어로의 판독은 금지되고, 데이터 폴링된다. 또한, 래치 외부로부터의 어드레스 사이클을 래치 내부에서 배의 사이클로 증배하고 있으므로, 출력 데이터가 한 사이클만큼 차이난다. 단, 그와 같은 시스템을 알고 시스템을 만들면, 고속의 칩 액세스를 실현할 수 있다.

또, 고속 판독 명령은 예를 들면 칩 외부로부터의 커맨드에 의해 제어된다. 또는 OTP로서 사용하면, 칩 내에 ROM 셀로 구성되는 데이터 기억 회로를 가지고, 거기에 데이터를 기입하는 지의 여부로 고속 판독 명령을 제어해도 좋다.

다음에, 본 발명에 따른 플래시 메모리에서의 전원 시스템의 구체적인 실시형태를 설명한다. 그 설명에 앞서, 메모리 셀의 동작 전압 관계를 나타내면, 도 27과 같이 된다, 데이터 판독 시에는 메모리 셀의 게이트(워드선)에 승압 전위 5V, 드레인에 1V, 소스에 0V를 인가하고, 셀에 흐르는 전류를 감지 증폭기에서 검출한다. 기입 시에는 워드선에 승압 전위, 드레인에 5V, 소스에 0V를 인가하고, 드레인과 소스 사이에 발생하는 열 전자를 플로팅 게이트에 주입한다. 데이터 소거 시에는 드레인을 온으로 하고, 워드선에 -7V, 소스에 5V를 인가하고, 플로팅 게이트·소스 사이의 고전압에 의해 FN 터널링에 의해 전자를 방출시킨다.

도 28은 메모리 셀에 대한 판독, 기입 및 소거 시의 전압 인가 시스템의 개요를 도시한 것이다. 메모리 셀의 워드선은 행 디코더에 의해 구동된다. 이 디코더의 고전위 레벨은 스위치(SW1)에 의해, 판독 시에는 Vddr=5V, 기입시에는 VSW=8V에 접속된다. 행 디코더의 저전위 레벨은 스위치(SW3)에 의해, 소거 시에는 VBB=-7V에 접속된다. 이에 따라, 워드선, 즉 메모리 셀의 게이트 G에는 판독 시에는 5V, 기입 시에는 8V, 및 소거 시에는 -7V가 인가된다.

메모리 셀의 드레인 D는 판독 시에는 감지 증폭기에 접속되어 감지 증폭기를 통해 1V가 인가되고, 기입 시에는 로드 LOAD에 접속되어 이것을 통해 5V가 인가된다. 소거 시에는 드레인은 오픈으로 된다.

메모리 셀의 소스 S는 소거 시에는 LOAD를 통해 5V가 인가되고, 다른 모드에서는 접지된다. LOAD는 스위치(SW2)를 통해, Vdd와 차지 펌프 출력 Vddp에 접속된다.

<실시형태 8>

도 29는 판독용 전원(12a) 및 기입/소거용 전원(12b)의 구성예이다. 판독용 전원(12a) 및 기입/소거용 전원(12b)은 예를 들면 밴드 갭 레퍼런스(Band Gap Reference)(BGR) 회로를 이용한 기준 전위 발생 회로(320)의 출력을 바탕으로 소망하는 레벨이 발생된다. 이때, 소망하는 레벨의 발생법에는 다음 3가지 케이스가 있다.

케이스 (1) : 차지 펌프 회로를 온/오프 제어한다.

케이스 (2) : 케이스 (1)에서 얻어지는 출력을 다시 레귤레이터로 제어한다.

케이스 (3) : 케이스 (1)에서 얻어지는 출력과 정전위(예를 들면, VSS)를 스위치한다.

도 29에 있어서, 판독용 전원(12a), 및 기입/소거용 전원(12b)의 3개의 전원선(8b①∼③) 중 전원선 ②가 케이스 (1)에 해당한다. 즉, 판독용 전원(12a) 및 기입/소거용 전원선(6b②)에서는 차지 펌프 회로를 온 오프 제어하는 제어 회로(322 및 324b)와, 이들에 의해 제어되는 차지 펌프 회로(323 및 325b)에 의해 구성된다. 이들 전원 회로에서는 전원 레벨이 소망하는 레벨 이하이면, 차지 펌프 회로가 구동되고, 소망하는 레벨에 도달했으면 차지 펌프 회로는 동작 정지한다고 하는 제어가 행해진다.

기입/소거용 전원선(8b①)은 케이스 (2)에 해당하고, 온 오프용 제어 회로(324a)와 이것에 의해 제어되는 차지 펌프 회로(325a) 및 차지 펌프 회로(325a)의 출력 레벨을 제어하는 레귤레이터 제어 회로(326)를 갖는다. 이것은 구체적으로는 8V의 기입 전압과, 6.5V의 검증 판독용 전압을 이용하여 기입과 검증을 반복하는 자동 데이터 기입 동작 등에 이용되는 것으로, 그와 같은 전압 제어에 레귤레이터 제어 회로(326)가 이용된다.

기입/소거용 전원선(8b③)은 케이스 (3)에 해당하고, 온 오프 제어용의 제어 회로(324c)와 이것에 의해 제어되는 부전위용의 차지 펌프 회로(325c) 및 이 차지 펌프 회로(325c)의 출력을 스위치하는 스위치 회로(327)를 갖는다. 스위치 회로(327)는 차지 펌프 회로(325c)가 동작하지 않을 때에 VSS를 출력하기 위해 설치되어 있다.

이상의 3계통의 기입/소거 전원은 기입 상태 머신(machine)(321)에 의해 출력되는 오토 컨트롤 신호(auto control signal)에 의해 기입/소거의 동작 모드에따라 활성화된다.

도 30은 도 29에 도시한 전원 회로의 전원선을 동작 모드에 따라 전환하여 각 코어에 공급하는 어드레스선 스위치 회로(3)의 일부인 전원선 스위치 회로(16)의 구성이다. 전원선 스위치 회로(16)는 도시한 바와 같이, 3개의 스위치 회로(SW1∼SW3)에 의해 구성된다. 이들 스위치(SW1∼SW3)는 이 예에서는 코어 스위치 제어 회로(250)(구체적으로는 도 5 및 도 7에서 설명한 코어 비지 출력 회로(42)에 대응한다)의 출력인 기입/소거 인에이블 신호 ENBb에 의해 제어된다.

도 31은 도 29에 있어서의 차지 펌프의 온 오프 제어를 행하는 제어 회로(324)(322도 마찬가지임)의 구성예이다. 차지 펌프 회로(323 및 324) 등으로부터 얻어지는 출력 VCP를 저항(Rload와 Rref)의 분압 회로에 의해 검지하여, 이것과 기준 전압 Vref을 비교하는 연산 증폭기(331)를 이용하고 있다. 연산 증폭기(331)의 출력은 버퍼(332)를 통해 차지 펌프 인에이블 신호 CPENB로서 추출된다.

도 32는 판독용 전원선(8a)에 얻어지는 판독용 전원과, 기입/소거용 전원선(8b①, ②)에 얻어지는 정의 기입/소거용 전원을 전환하는 스위치 회로(SW1, SW2)의 구성예이다. 인에이블 신호 SWENB(도 29의 인에이블 신호 ENBb에 상당한다)에 의해 제어되는 레벨 시프터(230)에 의해, 전압 레벨이 VCC계로부터 차지 펌프 회로로부터의 플러스의 고전위 전원 VCP와 VSS 사이의 전압으로 시프트된 제어 신호가 발생된다. 이 제어 신호가 인버터(233, 234)를 통해 출력단 트랜지스터(QP3, QN3, 및 QP4)를 온 오프 제어한다. 즉, 인버터(233)의 출력이"H"이면, NMOS 트랜지스터(QN3) 및 PMOS 트랜지스터(QP4)가 온하여, 판독 전원 Vddr이 출력된다. 인버터(233)의 출력이 "L"이면, PMOS 트랜지스터(QP3)가 온하여, 승압된 전원 VSW가 출력된다.

도 33은 기입/소거용 전원선(8b③)에 얻어지는 부의 전원 전위 VBB와 접지 전위 VSS를 전환하는 스위치 회로(SW3)의 구성예이다. 인에이블 신호 SWENB에 의해 제어되는 레벨 시프터(240)에 의해, 전압 레벨이 VCC계로부터 중간 전위 전원 VSW와 부전원 전위 VBB 사이로 시프트된 제어 신호가 발생된다. 이 제어 신호를 인버터(243 및 244)를 통해 출력단 트랜지스터(QN17, QN18, 및 QP15)를 제어한다. 즉, 인버터(243)의 출력이 "H"이면, NMOS 트랜지스터(QN17)가 온하여, 마이너스 전원 VBB가 출력된다. 인버터(243)의 출력이 "L"이면, PMOS 트랜지스터(QP15) 및 NMOS 트랜지스터(QN18)가 온하여, VSS가 출력된다.

도 30에서 설명한 전원 스위치 제어 방식에서는 각 코어의 전원은 데이터 기입 또는 소거 동작 사이에, 판독용 전원 또는 기입/소거용 전원에 고정되므로, 복수의 코어에 걸쳐 기입/소거를 행하는 프리 뱅크 방식의 경우에 코어 선택의 어드레스 전환과 관계없이 전원 천이를 행할 수 있다. 단, 프리 뱅크 방식에서는 블럭 레지스터의 선택된 코어의 개수에 따라 전원이 구동하는 용량이 다르다. 이 때문에, 전원 천이 시간이 선택 코어의 수에 따라 차이나고, 또는 선택 코어의 수가 적은 경우에는 전원 천이가 발진할 우려가 있다.

이와 같은 문제를 해결하는 방법으로서는 다음 2가지가 고려된다. 첫번째는, 코어 선택 수에 상관없이, 전원 제어 회로(레귤레이터)의 부하 크기를 거의 일정하게 유지하는 것이다. 구체적으로는 전원 제어 회로에 선택적으로 접속되는 더미 부하 용량을 설정하고, 내부 전원 전압 또는 외부 전원 전압을 검지하여 그 검지 결과에 따라 부하 용량을 제어한다. 두번째로, 코어 선택 수에 따라 구동 능력을 전환하도록 하는 것이다. 이 경우도 구체적으로는 내부 전원 전압 또는 외부 전원 전압을 검지하여, 그 검지 신호에 따라 구동 능력을 전환하도록 한다.

구체적으로 그와 같은 실시형태의 전압 제어 회로를 이하에 설명한다.

<실시형태 9>

도 34는 제1 방법에 의한 한 실시형태의 전압 가산형의 전원 제어 회로이다. 레귤레이터 본체(260)는 차지 펌프 회로의 출력 VCP를 레벨 제어하여 추출하는 차동 회로 구성의 PMOS 트랜지스터(QP21 및 QP22), NMOS 트랜지스터(QN21 및 QN22)와, 이것을 출력 레벨에 따라 제어하기 위한 2개의 연산 증폭기(OP1 및 OP2)를 갖는다. 출력 레벨은 저항(Rload와 Rref)의 분압 출력으로서 감시하고, 이것을 연산 증폭기(OP1, OP2)로 귀환하여 소정의 전압 레벨을 얻도록 하고 있다. 저항 Rload는 모드 신호(MODE1∼MODE4)에 의해 제어되는 스위치(261)에 의해 전환 가능하게 되고, 이것에 의해 필요한 전원 레벨이 제어된다.

이와 같은 전압 제어형의 레귤레이터 본체(260)의 출력 단자에, 이 실시형태에서는 복수의 더미 코어 용량 C가 임의로 선택되어 접속되도록 하고 있다. 더미 코어 용량 C는 코어 선택 신호에 의해 제어되는 PMOS 트랜지스터(QP23)에 의해 출력 단자에 선택적으로 접속된다. 구체적으로는, 레귤레이터의 부하가 항상 전체 코어 선택 시의 용량과 일치하도록 더미 코어 용량 C가 접속되도록 한다.

이상과 같은 더미 코어 용량의 부가 제어에 의해, 코어 선택 수에 상관없이 일정한 전원 천이를 실현할 수 있다.

구체적으로는 1코어의 용량을 C(core), 선택 코어 수를 m(select), 전체 코어 수를 m(total)으로 했을 때, 부가하는 더미 코어 용량 C(dummy)가 하기 수학식 1을 만족시키도록 제어하면 좋다.

<실시형태 10>

도 35는 제1 방법에 따른 또 하나의 실시형태이고, 전류 가산형의 전원 제어 회로에 대해 마찬가지의 연구를 행한 것이다. 레귤레이터 본체(280)는 이것도 공지되어 있는 것으로, 출력 전압의 감시에 R/2R 래더 회로와 전류 경로를 전환하는 스위치(271)를 이용한 전류 가산 방식을 이용하고 있다. 이 경우도, 레귤레이터(208)의 출력 단자에 더미 코어 용량 C를 선택적으로 접속함으로써, 상기 실시 형태와 마찬가지로, 항상 전체 코어 선택시와 동일 부하 용량으로 되도록 한다.

이에 따라, 코어 선택 수에 상관없이 일정한 전원 천이를 실현할 수 있다.

<실시형태 11>

도 36은 제2 방법에 따른 실시형태이다. 레귤레이터(260a)는 도 34에 도시한 전압 가산형의 레귤레이터 본체(260)를 기본으로 하여, 드라이브용의 PMOS 트랜지스터(QP22)와 NMOS 트랜지스터(QN22)를 복수 계통의 병렬로 설치하고 있다. 이들 각 계통에는 스위치용 PMOS 트랜지스터(QP24) 및 NMOS 트랜지스터(QN24)를 삽입하여, 이들을 코어 선택 상태에 따라 선택적으로 온 오프 제어한다.

구체적으로는, 선택 코어 수를 m(select), 단위 드라이버/부하의 트랜지스터 사이즈를 W(unit), 선택 코어 수에 따라 제어되는 드라이버/부하의 트랜지스터 사이즈를 W(control)로 하여, W(control)=m(select)·W(unit)을 만족시키도록 제어하면 좋다.

이에 따라, 코어 선택 수에 따라 전원 제어 회로의 구동 능력의 전환(구체적으로는 실질적인 트랜지스터 사이즈의 전환)을 행하고, 코어 수에 상관없이 일정한 전원 천이를 실현할 수 있다.

<실시형태 12>

도 37은 제2 방법에 따른 다른 실시형태이고, 레귤레이터(280a)는 도 35에 도시한 전류 가산형의 레귤레이터 본체(280)를 기본으로 하여, 부하 PMOS 트랜지스터(QP22)와 드라이버 NMOS 트랜지스터(QN22)를 복수 계통 병렬로 설치하고 있다. 이들 각 계통에는 스위치용 PMOS 트랜지스터(QP24) 및 NMOS 트랜지스터(QN24)를 삽입하여, 이들을 코어 선택 상태에 따라 선택적으로 온 오프 제어한다.

이에 따라, 도 36과 마찬가지로, 코어 선택 수에 따라 전원 제어 회로의 구동 능력의 전환을 행하고, 코어 수에 상관없이 일정한 전원 천이를 실현할 수 있다.

<실시형태 13>

도 38은 도 30의 실시형태의 전원선 스위치 제어 방식을 변형한 실시형태이다. 이 실시형태에서는 비지 출력 회로(301)의 출력과, 코어 어드레스 신호의 일치를 AND 게이트(302)에 의해 검지하여, 전원선 스위치(16)를 제어한다. 이 경우, 비지 출력 회로(301)는 도 39에 도시한 바와 같이 각 코어 블럭 레지스터(42)의 전체 레지스터의 OR를 취하여, 비지 출력을 내는 것으로 한다.

이 실시형태의 방식에서는 기입/소거용 전원선(8b)에 접속되는 코어는 항상 1개로 제한된다. 따라서, 기입/소거용 전원에 부가되는 용량은 항상 일정하고, 기입/소거용 전원의 제어성(단시간의 레벨 변동) 및 안정성(내발진성)이 우수한 것으로 된다. 한편, 판독용 전원선에 접속되는 코어는 전체 코어 또는 기입/소거 모드의 한 코어를 제외한 코어 수로 된다. 이에 따라, 판독용 전원에 부가되는 용량도 거의 일정해지고, 제어성 및 안정성이 우수한 것으로 된다.

<실시형태 14>

다음에, 판독용 전원과 기입/소거용 전원을 스위칭할 때의 바람직한 제어 방법에 대해 서술한다.

프리 코어 방식, 프리 뱅크 방식 모두, 칩 내의 판독용 전원 및 전원선, 기입/소거용 전원 및 전원선은 각각 한 세트밖에 준비되어 있지 않다. 이 때문에, 데이터 기입 또는 소거 동작 종료 시에 기입/소거용 전원으로부터 판독용 전원으로의 전환을 행하면, 전환에 따른 전원 전위 변동이 생긴다. 이 상태를 도 40에 도시한다. 코어 A에 대한 데이터 기입/소거와, 코어 B에 대한 데이터 판독이 동시에 행해지고 있는 경우에 코어 A의 동작이 종료하여 전원 전환을 행하면, 도 40에 도시한 바와 같이 판독용 전원 전위에 범프가 발생하고, 판독 동작을 행하고 있는 코어 B에서는 이 전원 변동에 의해 액세스의 지연이나, 잘못된 데이터 출력이 발생할 우려가 있다.

이것을 방지하기 위해서는, 도 41에 도시한 바와 같이 기입/소거용 전원이 선택 코어를 판독용 전원으로 전환하는 시점에서 이미 판독용 전원과 동일 전위로 되어 있도록 전환에 앞서 전원 천이를 제공한다. 이와 같은 전환 제어를 행함으로써 판독용 전원 전위 변동이 방지되고, 동시에 판독 동작 중인 코어에서의 오동작이 방지된다.

<실시형태 15>

다음에, 코어 내의 셀 어레이 블럭의 배치와, 어드레스 버스선, 데이터 버스선, 및 전원선 등의 효율적인 양호한 배치 관계의 실시형태를 설명한다. 도 42 및 도 43은 그와 같은 양호한 레이아웃예이다.

하나의 코어가 n개의 어레이 블럭으로 구성되는 경우, 도 42에 도시한 바와 같이, 하나의 코어를 1행 ×n열로 구성하거나, 또는 도 43에 도시한 바와 같이 2행 ×(n/2)열로 구성한다.

도 43과 같이, 2행으로 한 코어를 구성하는 경우에는 코어내의 로컬 버스선(어드레스 버스선, 데이터선, 및 전원선을 포함한다)을 서로 마주하는 블럭 사이에서 공통으로 할 수 있으므로 장점이 있지만, 공통 버스선(어드레스선, 데이터선, 및 전원선을 포함한다)의 레이아웃 영역이 증가한다. 1행 또는 2행 구성의 어느 쪽을 선택하는지는 전체 레이아웃 영역을 감안한다. 3행 이상으로 1코어를 구성하면, 공통 버스선의 길이가 증대하기 때문에 레이아웃이 최소로 되지 않는다.

2행으로 한 코어를 구성하는 경우, n이 기수이면, 2행 ×[(n+1)/2]열의 구성으로 된다.

각 코어에 공통인 공통 버스를 행방향으로 배선하고, 각 코어에 스위치 회로(어드레스선 스위치, 데이터선 스위치, 및 전원선 스위치)를 배치함으로써, 공통 버스와 각 코어 사이에서 최단거리로 어드레스, 데이터, 및 전원의 각 선이 배선되기 때문에, 효율적인 레이아웃이 된다. 또한, 각 코어의 스위치 회로로서 어드레스선 스위치, 데이터선 스위치, 및 전원선 스위치를 행방향으로 배열함으로써 레이아웃이 더욱 가장 조밀한 패턴으로 된다. 각 코어의 로컬 어드레스선 스위치는 공통 버스선과 평행하게 배치하거나, 다층 배선을 이용하는 경우에는 공통 버스선의 아래에 배치한다.

도 42의 1행 구성의 코어와 도 43의 2행 구성의 코어를 비교한 경우, 1행 구성 코어에서는 공통 버스선 및 스위치 회로의 레이아웃이 작아지지만, 로컬 버스선이 길어진다.

1행 구성과 2행 구성의 어느쪽을 선택하는지는 칩 전체의 공통 버스선 길이 + 로컬 버스선 길이에 의해 판단하게 된다. 이점을 이하에 구체적으로 설명한다.

이제, 도 1에 도시한 바와 같이, 전체 코어 수를 m(total), 한 코어 내의 블럭 수를 n이라 하고, 한 블럭의 행방향의 길이를 x(Block), 한 블럭의 열방향의 길이를 y(Block)라 한다. 이때, 1행 구성 코어에서의 공통 버스선 길이 + 로컬 버스선 길이 1(1행)은 하기 수학식 2로 된다.

한편, 2행 구성 코어에서의 공통 버스선 길이 + 로컬 버스선 길이 1(2행)은 하기 수학식 3으로 된다.

이들 대소 관계는, (1/2) * n * y(Block) < x(Block)인 경우에는 1(1행) < 1(2행)으로 1행 구성이 유리하다. 이와 반대의 경우에는 2행 구성이 유리해진다.

단, 상기 수학식은 블럭 수 n이 우수인 경우이고, n이 기수인 경우에는 (n+1)을 n 대신에 대입하면 된다.

이상의 구성에 의해, 프리 뱅크 방식 및 프리 코어 방식에 있어서의 가장 조밀한 레이아웃을 실현할 수 있다.

<실시형태 16>

도 44는 도 36에 도시한 레귤레이터 전원(260a)을 변형한 실시형태이다. 연산 증폭기(OP1 및 OP2)는 전원 출력 단자에 접속된 저항(R1, R2)에 의한 검출 전압 VINTER가 귀환되고, 내부 전원 전위 VINT가 소정의 제어 레벨로 되었을 때에 VINTER=Vref로 되도록 전체를 제어한다. 연산 증폭기(OP1 및 OP2)에 설치된 다이오드 접속의 트랜지스터(QN42 및 QN43)는 리크(leak)용이다. 연산 증폭기(OP1)에 의해 제어되는 전류원 PMOS 트랜지스터(QP41)의 전류를 기준으로 하여, 차지 펌프회로 출력 VCP에 의해 부하 용량에 전류를 공급하는 구동 능력이 다른 2개의 드라이브 회로(401 및 402)가 설치되어 있다.

드라이브 회로(401 및 402)의 PMOS 트랜지스터(QP48 및 QP49)는 스위치 회로(403 및 404)에 의해 선택적으로 연산 증폭기(OP1)에 의해 제어되는 전류원의 노드 N3 또는 승압 전압 VCP의 단자에 접속된다. 드라이브 회로(401 및 402)의 NMOS 트랜지스터(QN46 및 QN47)의 게이트는 스위치 회로(405 및 406)에 의해 선택적으로 연산 증폭기(OP2)의 출력 노드 N2 또는 접지 전위에 접속된다.

스위치 회로(403과 405)는 제어 신호 SEL1과 이것의 상보 신호 SEL1B에 의해 제어된다. 스위치 회로(404와 406)는 제어 신호 SEL2와 이것의 상보 신호 SEL2B에 의해 제어된다.

제어 신호 SEL1="H"일 때, 드라이브 회로(401)의 PMOS 트랜지스터(QP48) 및 NMOS 트랜지스터(QN46)는 각각 노드(N3 및 N2)에 의해 제어되어, 전압 VCP로부터 출력 단자에 전류를 공급한다. 제어 신호 SEL2="H"일 때, 드라이브 회로(402)의 PMOS 트랜지스터(QP49) 및 NMOS 트랜지스터(QN47)는 각각 노드(N3, N2)에 의해 제어되어, 전압 VCP로부터 출력 단자에 전류를 공급한다. 또한, 제어 신호 SEL1 및 SEL2를 함께 "H"로 함으로써, 드라이브 회로(401, 402)를 함께 활성화하는 것도 가능하다.

예를 들면, 한쪽 드라이브 회로(401)의 구동 능력은 다른 쪽 드라이브 회로(402)의 구동 능력의 2배로 설계되어 있는 것으로 한다. 이들 드라이브 회로(401 및 402)는 부하 용량에 따라 제어 신호 SEL1 및 SEL2에 의해 전환된다.즉, 부하 용량이 작은 동작 모드에서는 드라이브 회로(402)가 활성화되고, 부하 용량이 큰 동작 모드에서는 드라이브 회로(401)가 활성화되도록 함으로써, 전원 전위의 천이 지연이나 발진 등을 방지할 수 있다.

이와 같은 전원의 구동 능력의 전환 제어를 행하는 것의 유효성을 이하에 구체적으로 설명한다. 도 45는 전원의 부하용량(C)과 구동 능력(W)의 비와, 전원 천이 시간의 관계를 도시하고 있다. 가장 빠른 천이가 가능한 C/W를 X로 하여, C/W < X일 때에는 발진 등에 의한 천이 지연이 생긴다. C/W > X에서는 안정 동작을 하지만, C/W가 커질수록 천이 시간이 비례적으로 커지는 이론 직선으로 된다. C/W가 X에 가까워짐에 따라 서서히 이론 직선에서 벗어나는 것은 내부 전원의 오버슈트(overshoot)나 언더슈트(undershoot)에 의해 안정되기까지 시간이 걸리기 때문이다. 내부 전원을 어떤 천이 시간 T1 이하에서 안정하게 천이시키기 위해서는 X < C/W < X1로 되도록 설정해야 한다. 따라서, 부하 용량 C가 복수의 다른 값을 가진 경우에는 구동 능력 W를 전환 제어하는 것이 유효하게 된다.

구체적으로, 도 44의 전원 레귤레이터 회로에 있어서, 제어 신호 SEL1이 "H"일 때에는 SEL2가 "H"일 때에 비해 부하 용량이 2배로 되는 것으로 한다. 또한, 도 44에 있어서 드라이브 회로가 하나뿐이라고 하고, 그 구동 능력이 제어 신호 SEL2="H"의 부하 조건을 기본으로 하여 시간 T1에서 전원 천이시키기 위해, C/W = X1로 되도록 설정되었다고 하자. 그렇게 하면, 제어 신호 SEL1 = "H"의 부하 조건 하에서는 C/W가 2·X1로 되어, 규정된 천이 시간을 크게 초과해 버린다. 따라서, 상술한 바와 같이 제어 신호 SEL2로 제어되는 드라이브 회로(402)와 별도의 제어신호 SEL1로 선택되는 드라이브 회로(401)를 준비하여 그 구동 능력을 드라이브 회로(402)의 2배로 설정함으로써, 부하 용량에 상관없이 규정된 천이 시간을 얻을 수 있다.

이 실시형태는 외부 전원 레벨의 변동에 대해서도 유효하다. 도 46은 내부 전원의 C/W와 전원 천이 시간의 관계를 다른 외부 전원 레벨에 대해 도시하고 있다. 즉, 외부 전원이 낮을 때에는 발진(oscillation)을 일으키지 않고 가장 빠른 천이가 가능한 C/W가 X인 것에 대해, 외부 전원이 높아지면, 이것이 X'로 된다. 이것은 내부 전원의 부하 용량과 구동 능력이 동일해도, 외부 전원이 높을 때에는 구동 트랜지스터의 능력이 높아져서 충방전이 빨라지기 때문에, 내부 전원이 쉽게 발진한다는 것을 나타내고 있다. 내부 전원을 시간 T1에서 천이시키고 싶은 경우, 외부 전원이 낮을 때에는 X < C/W < X1인 것에 대해, 외부 전원이 높을 때에는 X' < C/W < X1'로 되어, C/W가 높은 쪽으로 슬라이드한다.

따라서, 구동 능력을 가변으로 하지 않는 경우에는 발진하지 않는 시간 T1에서의 천이의 조건을 만족시키기 때문에, 구동 능력과 부하를 X' < C/W < X1의 범위로 설정하게 되어서 설계의 허용 범위가 좁아지게 된다. 이것에 대해, 도 44와 같이 구동 능력을 전환 제어함으로써, 설정의 폭을 넓게 할 수 있다. 이 경우, 제어 신호 SEL1 및 SEL2로서는 외부 전원 검지 회로의 출력 등을 이용하게 된다.

<실시형태 17>

이제까지의 실시형태에서는 오로지 플래시 메모리에 대해 설명했다. 도 1에 도시한 바와 같이 대규모의 플래시 메모리에서 다수의 코어를 배열하는 경우, 각코어에 공통으로 이용되는 데이터 버스선 및 어드레스 버스선 등은 통상 코어의 영역 외부에 배치된다. 이와 동일한 레이아웃은 플래시 메모리에 한정되지 않고, 복수의 기능 블럭을 배열하는 각종 반도체 집적 회로에서 이용되고 있다. 그러나, 코어나 기능 블럭 수가 증가하면, 버스선 영역의 칩에 차지하는 면적이 증대하여 에리어 패널티(area penalty)가 커진다.

그래서, 이와 같은 에리어 패널티의 저감, 즉 칩 사이즈 축소를 가능하게 한 실시형태를 도 47에 도시했다. 도 47에서는 복수의 기능 블럭 BLKi(도면의 경우, i=0∼3)가 행(X) 방향으로 배열되어 있다. 각 기능 블럭 BLKi는 앞의 실시형태에서 설명한 바와 같은 동일 종류의 메모리 코어 회로라도 좋고, 메모리 회로 이외의 예를 들면 논리 회로 블럭이라도 좋다. 즉, 기능 블럭 BLKi는 각각이 어떤 회로 기능의 집합으로서 통합되어 있다. 각 기능 블럭 BLKi에는 각각 외부와의 신호 교환을 행하기 위한 신호선(110)이 형성되어 있다.

이 실시형태에 있어서는 각 기능 블럭 BLKi에 공통으로 이용되는 공통 버스선(101)이 각 기능 블럭 BLKi의 영역 상에 X방향으로 각 기능 블럭 BLKi에 걸쳐 배치 설정되어 있다. 각 기능 블럭 BLKi의 영역의 신호선(110)은 하층 배선이고, 공통 버스선(101)은 신호선(110)상에 층간 절연막을 통해 형성된 상층 배선이며, 공통 버스선(101)은 적당한 장소에서 컨택트(contact)(111)에 의해 각 기능 블럭 BLKi의 신호선(110)에 접속되어 있다.

이와 같은 레이아웃을 채용함으로써, 기능 블럭 BLKi의 영역과 별개로 공통 버스선 영역을 설치하는 경우에 비해, 칩 사이즈의 축소가 가능해진다. 또한, 공통 버스선을 각 기능 블럭 BLKi에 인입시키기 위한 인입 배선도 불필요해진다.

<실시형태 18>

도 48은 위의 실시형태 17과 마찬가지의 방법을 도 1에서 설명한 플래시 메모리에 적용한 실시형태이다. 즉, 도 47의 기능 블럭 BLKi에 상당하는 것으로서, 플래시 메모리의 셀 어레이를 구성하는 코어가 X방향으로 배열되어 있다. 각 코어에 부속하여, 어드레스 신호를 디코드하는 디코드 회로(도 1에 있어서의 행렬 디코더(2)에 상당)로서, 코어 선택을 행하는 프리디코더(105)와, 이 프리디코더(105)의 출력 디코드 신호를 더욱 디코드하여 코어 내의 행렬 선택을 하는 행(X) 디코더(103) 및 열(Y) 디코더(104)를 갖는다.

그리고, 이 실시형태에서는 각 코어에 부속하는 프리디코더(105)의 영역상에 X방향으로 연속하여 전체 코어에서 공통으로 이용되는 공통 버스선(102)이 배치 설정된다.

이에 따라, 코어 영역의 밖에 공통 버스선 영역을 설치하는 경우에 비해, 칩 사이즈의 축소가 가능해진다. 또한, 공통 버스선을 각 코어 영역으로 인입하기 위한 인입 배선도 불필요해진다.

<실시형태 19>

도 49는 도 48의 실시형태를 변형한 실시형태이다. 코어는 행렬 형태로 배치되어 있고, X방향으로 인접하는 코어는 서로 선대칭을 이루고, Y방향으로 인접하는 코어도 마찬가지로 X 디코더(103)와 프리디코더(105)를 사이에 두고 선대칭을 이루도록 레이아웃되어 있다. 도면에 있어서의 "F"자 패턴은 그 코어 레이아웃의선대칭을 나타내고 있다. 도 49에서는 Y방향의 상부에 있는 복수 코어(00, 01, 02, 03)에서 공통으로 이용되는 공통 버스선(102a)과, 하부에 있는 복수 코어(10, 11, 12, 13)에서 공통으로 이용되는 공통 버스선(102b)이 설치되어 있다.

이와 같은 레이아웃을 채용하여, 인접하는 코어의 디코드 회로의 일부 도전형 웰 영역을 공유화하고 있다. 즉, X방향으로 인접하는 코어의 Y 디코더(104)는 PMOS 트랜지스터를 형성하는 N웰과 NMOS 트랜지스터를 형성하는 P웰을 갖지만, 그들의 한쪽은 도 49의 예에서 P웰을 소자 분리 영역을 개재시키지 않고, 일체로 형성하여 공유 P웰로 하고 있다. 이와 마찬가지로, Y방향으로 인접하는 코어의 프리디코더(105)에 대해서도, N웰과 P웰 중 P웰을 공유화하고 있다.

이와 같이, 코어를 선대칭으로 행렬 배치하여 디코더의 웰을 공유화함으로써 에리어 패널티는 한층 저감된다.

<실시형태 20>

도 49에서는 상하의 코어에 대해 각각의 공통 버스선(102a 및 102b)을 배치 설정했지만, 이들 공통 버스선(102a 및 102b)을 공유화할 수도 있다. 그와 같은 실시형태의 레이아웃을 도 50에 도시한다. 도 50에서는 도 49에 있어서의 Y방향의 상하 코어의 프리디코더(105) 부분을 확대하여 도시하고 있다. 각 프리디코더(105)는 N웰(107)과 P웰(106)에 각각 PMOS 트랜지스터(QP)와 NMOS 트랜지스터(QN)를 형성하여 구성된다. 상술한 바와 같이, 상하 프리디코더(105)의 P웰(106)은 공유화된다.

그리고, 상하 코어에서 공유화된 공통 버스선(102)이 상하 코어의 프리디코더(105)의 경계 영역 상에 배치 설정되어 있다. 공통 버스선(02)은 각 프리디코더(105)에 배치 설정되는 신호선(108)의 상층 배선으로서 형성되고, 적당한 장소에서 컨택트를 통해 신호선(108)에 접속된다. 도면의 예는 신호선(108)이 프리디코더(105)의 각 트랜지스터에 게이트에 연결되는 신호선이고, 따라서 공통 버스선(102)도 어드레스 버스선이다.

이와 같이 공통 버스선을 코어에서 공유화함으로써, 도 49의 실시형태에 비해 소비 전류를 저감할 수 있다.

<실시형태 21>

도 51a 및 51b는 도 49의 실시형태를 변형한 실시형태이고, 도 49에 있어서의 Y방향으로 인접하는 코어(01 및 11) 부분을 추출하여 도시하고 있다. 도 49에 있어서는 Y방향의 상하 코어의 프리디코더(105)는 Y방향으로 대향하여 인접하고 있다. 이것에 대해, 이 실시형태에서는 상하 코어의 프리디코더(105)를 X방향으로 나열하여 배치하고 있다. 도 49에 있어서의 상하 코어의 2개의 프리디코더(105)의 면적을 거의 변화시키지 않는다고 하면, 도 51a의 경우 하나의 프리디코더(105)의 영역은 도 49의 그것에 비해 X방향의 치수가 약 1/2, Y방향의 치수가 약 2배로 된다.

또한, 도 51b에 도시한 바와 같이 이 실시형태에서는 공통 버스선(102)의 아래에 프리디코더(105)의 트랜지스터(QP 및 QN)가 배치되도록 하고 있다. 이 경우, 공통 버스선(102)은 컨택트를 통해 직접 트랜지스터의 게이트 전극(109)에 접속할 수 있다. 이에 따라, 에리어 패널티를 한층 더 저감할 수 있게 된다.

단, 이 실시형태에서는 도 51a에 도시한 2개의 프리디코더(105)는 X방향으로의 선대칭이 아니기 때문에, 각 프리디코더(105)로부터의 디코드 출력선(201)은 동일한 X방향으로 인출되어 상하 코어의 Y 디코더(104)로 들어간다. 따라서, Y 디코더(104)로의 입력부에서 디코드 출력선(201)이 집중된다.

<실시형태 22>

도 52a 및 52b는 도 51a 및 51b의 실시형태에서의 디코드 출력선(201)의 집중을 회피하도록 한 실시형태이다. 이것은 도 51a 및 51b의 실시형태에 있어서의 상하 코어의 프리디코더(105)를 X방향으로 선대칭이 되도록 레이아웃하고, 상하 코어의 본체부와 Y 디코더(104)가 회전 대칭이 되도록 레이아웃한 것이다.

이때, 각 Y 디코더(105)의 디코드 출력선(201)은 도 52a에 도시한 바와 같이 X방향의 양측에 인출되어, Y 디코더(104)로 들어간다. 따라서, 도 51a 및 51b의 실시형태에 비해 Y 디코더(104)로의 배선의 집중이 완화되어, 그만큼 에리어 패널티를 저감할 수 있다.

<실시형태 23>

다음에, 도 52a 및 52b의 실시형태에서 설명한 공통 버스선의 배치 설정 방법을, 리던던시 회로 방식의 플래시 메모리에 적용한 실시형태를 설명한다. 터널 전류를 이용하여 전기적 기입·소거를 행하는 스택·게이트 구조의 불휘발성 메모리 셀을 이용한 플래시 메모리에서는 일괄 소거의 단위인 블럭 중에 하나라도 워드선이 채널과 쇼트(short)한 로우(row) 불량이 있으면, 그 블럭은 불량으로 된다. 데이터 소거 시의 소거 전압이 일체의 워드선의 쇼트 때문에 전체 블럭에 대해 걸리지 않게 되기 때문이다. 그래서, 이와 같은 불량에 대해 리던던시 블럭을 설치하여, 불량 구제를 행하는 블럭·리던던시가 이용된다.

실시형태 1에서 설명한 바와 같이 복수 블럭의 집합에 의한 코어를 구성한 경우에, 블럭·리던던시를 실현하기 위해서는 리던던시 블럭을 코어에 부속시키지 않고, 독립된 디코더 회로를 구비하여, 코어 내의 임의의 블럭과 치환할 수 있도록 하는 것이 양호하다. 그와 같은 리던던시 블럭을 구비한 실시형태의 레이아웃을 도 53에 도시한다.

도 53에서는 각각 복수의 블럭으로 구성되는 2개의 코어를 도시하고 있다. 리던던시 블럭(301)에는 상술한 바와 같이 코어와는 독립적으로 X 디코더(302)와 Y 디코더(303) 및 이들의 전단(前段)이 되는 프리디코더(304)가 설치되어 있다. 그리고, 코어 본체용의 프리디코더(105)와, 리던던시 블럭(301)의 프리디코더(303)가 앞의 도 52a 및 52b의 실시형태의 상하 코어의 2개의 프리디코더와 동일한 관계로 레이아웃되어 있다.

즉, 코어측의 프리디코더(105)와, 리던던시 블럭(301)측의 프리디코더(304)는 본체 코어와 리던던시 블럭(301) 사이의 영역에, X방향으로 나열하여 선대칭으로 배치되어 있다. 그리고, 이들 프리디코더(105 및 304)의 영역상에 공통 버스선(305)이 X방향으로 연속하도록 배치 설정되어 있다. 공통 버스선(305)은 앞의 실시형태 22와 마찬가지로, 컨택트를 통해 각 프리디코더(105 및 304)의 입력 신호선에 접속되어 있다. 각 프리디코더(105 및 304)의 디코드 출력선(201 및 306)은 도 52a의 경우와 마찬가지로, 각각 코어 및 리던던시 블럭(301)의 Y디코더(104 및 303)로 나누어져 접속된다.

이와 같이 리던던시 회로 방식의 플래시 메모리에 있어서도 공통 버스선의 배치를 고려함으로써, 에리어 패널티를 효과적으로 저감하는 것이 가능해 진다.

<실시형태 24>

다음에, 실시형태 1에서 설명한 바와 같은 데이터 기입·소거와 데이터 판독을 동시에 행하는 것을 가능하게 한 플래시 메모리에 적용되는 양호한 감지 증폭기 회로의 실시형태를 설명한다. 통상, 이러한 종류의 플래시 메모리에 이용되는 데이터 판독 계통은 도 54에 도시한 바와 같이 구성된다. 셀 어레이(401)로부터 컬럼 게이트(402)에 의해 선택된 데이터선(DL)이 데이터 비교 회로(403)의 한쪽 입력 단자에 들어간다. 데이터 비교 회로(403)의 다른 쪽 입력 단자에 연결되는 참조 데이터선(REF)은 더미 컬럼 게이트(404)를 통해 정전류원(405)에 접속되어 있다. 이에 따라, 데이터선(DL)의 전류와 참조 데이터선(REF)의 전류의 비교에 의해 데이터 "0", "1"의 판별이 행해진다.

예를 들면, 플래시 메모리가 NOR형이라고 하자. 이때, 도 56에 도시한 바와 같이 메모리 셀은 드레인측에서의 열 전자 주입에 의해 플로팅 게이트(FG)에 전자가 축적되어, 임계치 전압이 높은 상태(예를 들면, "0" 상태)로 된다. 또한, 플로팅 게이트(FG)의 전자를 채널측에 방출시킴으로써, 임계치 전압이 낮은 상태(예를 들면, "1" 상태)로 된다. 이 임계치 전압의 차에 의한 전류 인입의 유무를 데이터 비교 회로(403)에서 비교 검출함으로써 데이터가 판별된다. 데이터 비교 회로(403)는 예를 들면, 도 55에 도시한 바와 같이 CMOS 차동 증폭기(Differentialamplifier)(DA)를 주체로 하여 구성된다.

데이터 기입·소거 동작에서는 기입 또는 소거 상태를 확인하는 확인 판독 동작이 행해지지만, 일반적으로 이 확인 판독에 이용되는 정전류원으로서, 통상의 데이터 판독에 이용되는 것과 공유로 하는 것이 가능하다. 그러나, 데이터 기입·소거와 데이터 판독을 동시에 행하는 것을 가능하게 한 플래시 메모리에서는 통상의 데이터 판독과 확인 판독이 비동기로 행해진다. 이 경우, 데이터선 이퀄라이즈(equalize)의 필요 때문에, 정전류원을 공유로 하는 것은 곤란해 진다. 데이터선 이퀄라이즈란 데이터 판독의 고속화를 위해 도 54에 도시한 데이터선(DL)과 참조 데이터선(REF)을 단락(short)하여 이들을 동전위 상태로 초기화하는 것을 말한다.

그래서, 통상적으로는 통상의 데이터 판독계와 확인 판독계의 정전류원을 각각 준비하게 되지만, 이것은 다른 문제를 파생한다. 즉, 각각의 정전류원에 오차가 있으면, 확인 판독 동작에서 검출되는 메모리 셀의 임계치 전압과 통상 판독 동작에서 검출되는 임계치 전압이 다르게 되어, 오판독의 원인이 되기 때문이다.

그래서, 이 실시형태에서는 통상 판독 동작에서의 정전류원과 확인 판독 동작에서의 정전류원이 동일한 전류값으로 되는 판독 시스템 구성으로 한다. 그 판독 시스템 구성을 도 57에 도시한다. 여기에서는, 데이터 기입·소거 모드에 있는 코어 0과, 데이터 판독 모드에 있는 코어 1의 2개의 코어 판독계를 나타내고 있다. 각 코어의 401a 및 401b의 비트선은 컬럼 게이트(402a 및 402b)에 의해 선택된다. 각 계통의 출력은 데이터선 스위치(407)에 의해 임의로 전환된다. 데이터선 스위치(407)에 의해 선택되어 유효하게 되는 데이터선(DLa 및 DLb)은 각각 데이터 비교 회로(403a 및 403b)에 들어간다. 각 데이터 비교 회로(403a 및 403b)의 참조 신호선(REFa 및 REFb)은 각각 더미 컬럼 게이트(404a 및 404b)를 통해 공통의 정전류원(406)에 접속된다.

정전류원(406)은 도 58과 같이 구성되어 있다. 기준 정전류원(501)은 PMOS 트랜지스터(QP1 및 QP2)의 쌍을 이용한 PMOS 커런트 미러와, PMOS 트랜지스터(QP1)에 스위칭 NMOS 트랜지스터(QN1)를 통해 접속되는 기준 전류원 트랜지스터(T0), PMOS 트랜지스터(QP2)에 스위칭 NMOS 트랜지스터(QN2)를 통해 접속되는 NMOS 트랜지스터(QN3)를 갖는다. NMOS 트랜지스터(QN1 및 QN2)는 제어 신호 SW에 의해 구동되어, 기준 정전류원(501)의 활성, 비활성이 제어된다. NMOS 트랜지스터(QN3)는 NMOS 트랜지스터(QN2)를 통해 다이오드 접속되게 된다.

기준 전류원 트랜지스터(T0)에 흐르는 전류 I0이 기준 전류이다. PMOS 트랜지스터(QP1 및 QP2)가 동일 소자 파라미터이면, 이 PMOS 커런트 미러의 작용에 의해 NMOS 트랜지스터(QN3)에는 기준 전류 I0이 흐른다. 그리고, 이 기준 전류 I0에 의해 결정되는 기준 정전류원(501)의 출력 노드(N)의 전위에 의해 병렬로 구동되는 2개의 전류원 NMOS 트랜지스터(T1 및 T2)가 설치되어 있다. 이들 2개의 NMOS 트랜지스터(T1 및 T2)는 동일 소자 파라미터를 갖는 것으로 하고, 드레인이 각각 참조 신호선(REFa 및 REFb)에 접속되게 된다.

이에 따라, 전류원 트랜지스터(T1 및 T2)에는 동일 전류가 흐르기 때문에, 설정 전류값이 차이난다고 해도, 통상의 판독 동작과 확인 판독 동작에 있어서의참조 신호선(REFa, REFb)의 전류값이 항상 동일하게 되어, 높은 판독 마진이 얻어진다.

이 실시형태에 있어서 기준 전류원(501)의 기준 전류원 트랜지스터(T0)로서, 양호하게는 메모리 셀 어레이에 이용되는 불휘발성 메모리 셀과 동일한 전기적 재기입 가능한 불휘발성 메모리 셀을 이용한다. 이 경우, 기준 전류원 트랜지스터(T0)의 재기입를 행함으로써, 기준 전류값 I0을 변경할 수 있고, 따라서 참조 신호선(REFa 및 REFb)의 전류값을 변경할 수 있다. 이와 같이 기준 전류값 I0을 변경해도, 참조 신호선(REFa 및 REFb)의 전류값은 동일한 값으로 된다.

이상과 같이, 본 실시형태에 따르면, 통상 판독계와 확인 판독계의 참조 신호선에 흐르는 전류를 항상 동일하게 유지할 수 있어, 판독 마진의 저하나 오판독 등을 확실하게 방지하는 것이 가능해진다.

이상 설명한 바와 같이 본 발명에 따르면, 플래시 메모리의 소거 단위를 블럭으로 하고, 하나 내지 복수 블럭의 집합을 한 코어로 하여, 복수의 코어에 의해 메모리 셀 어레이가 구성되고, 임의의 코어를 선택하여 데이터 기입 또는 소거를 실행하며, 동시에 다른 임의의 코어에서 데이터 판독을 가능하게 한 프리 코어 방식의 플래시 메모리가 얻어진다. 종래와 같이, 데이터 기입 또는 소거 동작과 데이터 판독 동작을 동시에 실행할 수 있는 범위가 고정되지 않아서 자유도가 높은 플래시 메모리로 된다.

또한, 본 발명에 따르면. 뱅크 설정용 기억 회로에 의해 임의로 선택한 코어를 제1 뱅크로 하고, 나머지 뱅크를 제2 뱅크로 하여 뱅크 사이즈를 임의로 설정할 수 있는 프리 뱅크 방식의 플래시 메모리가 얻어지고, 제1 뱅크 내에서 임의의 블럭에 데이터 기입 또는 소거 동작을 행하고 있는 동안에, 제2 뱅크에서의 데이터 판독이 가능해 진다.

Claims (41)

1. 반도체 장치에 있어서,

   전기적 재기입 가능한 불휘발성 메모리 셀을 갖고 있고, 데이터 소거 단위가 되는 메모리 셀의 범위를 한 블럭이라 하고, 하나 내지 복수 블럭의 집합을 한 코어(core)로 하여 복수의 코어가 배열된 메모리 셀 어레이와,

   상기 복수의 코어 중 데이터 기입 또는 소거를 행하기 위해 임의의 갯수의 코어를 선택하는 코어 선택 회로와,

   상기 코어 선택 회로에 의해 선택된 코어내의 선택된 메모리 셀에 데이터 기입을 행하는 데이터 기입 회로와,

   상기 코어 선택 회로에 의해 선택된 코어내의 선택된 블럭의 데이터 소거를 행하는 데이터 소거 회로와,

   상기 코어 선택 회로에 의해 선택되지 않은 코어내의 메모리 셀에 대해 데이터 판독을 행하는 데이터 판독 회로

   를 구비한 반도체 장치.
2. 제1항에 있어서, 상기 복수의 코어에 대해 공통으로 배치 설정되어 데이터 판독 시에 이용되는 제1 데이터 버스선과,

   상기 제1 데이터 버스선에 접속되어 데이터 판독 시에 이용되는 제1 감지 증폭기 회로와,

   상기 복수의 코어에 대해 공통으로 배치 설정되어 데이터 기입 또는 소거 시에 이용되는 제2 데이터 버스선과,

   상기 제2 데이터 버스선에 접속되어 데이터 기입 또는 소거 시의 검증 판독에 이용되는 제2 감지 증폭기 회로

   를 갖는 반도체 장치.
3. 제1항에 있어서, 상기 복수의 코어에 대해 공통으로 배치 설정되어 데이터 판독 시에 이용되는 제1 어드레스 버스선과,

   상기 복수의 코어에 대해 공통으로 배치 설정되어 데이터 기입 또는 소거 시에 이용되는 제2 어드레스 버스선과,

   상기 복수의 코어에 대해 공통으로 배치 설정되어 데이터 판독 시에 이용되는 제1 데이터 버스선과,

   상기 제1 데이터 버스선에 접속되어 데이터 판독 시에 이용되는 제1 감지 증폭기 회로와,

   상기 복수의 코어에 대해 공통으로 배치 설정되어 데이터 기입 또는 소거 시에 이용되는 제2 데이터 버스선과,

   상기 제2 데이터 버스선에 접속되어 데이터 기입 또는 소거 시의 검증 판독에 이용되는 제2 감지 증폭기 회로

   를 갖는 반도체 장치.
4. 제3항에 있어서, 상기 각 코어마다 설치되어 임의의 코어에서의 데이터 기입 또는 소거와, 다른 코어에서의 데이터 판독의 동시 실행을 가능하게 하는 디코드 회로와,

   상기 각 코어마다 설치되어 각 코어가 데이터 판독 모드에 있는 지 데이터 기입 또는 소거 모드에 있는 지에 따라, 상기 제1 어드레스 버스선의 어드레스 신호와 상기 제2 어드레스 버스선의 어드레스 신호를 전환하여 상기 디코드 회로에 공급하는 어드레스선 스위치 회로와,

   상기 각 코어마다 설치되어 각 코어가 데이터 판독 모드에 있는 지 데이터 기입 또는 소거 모드에 있는 지에 따라, 상기 제1 데이터 버스선과 상기 제2 데이터 버스선을 전환하여 각 코어 내의 데이터선에 접속하는 데이터선 스위치 회로

   를 갖는 반도체 장치.
5. 제3항에 있어서, 데이터 판독 시에는 입력된 어드레스 신호를 통과시켜(through) 상기 제1 어드레스 버스선에, 데이터 기입 시에는 입력된 어드레스 신호를 래치(latch)하여 상기 제2 어드레스 버스선에, 데이터 소거 시에는 카운터 회로에서 생성된 내부 어드레스 신호를 상기 제2 어드레스 버스선에 각각 공급하는 어드레스 버퍼를 갖는 반도체 장치.
6. 제1항에 있어서, 상기 복수의 코어에 대해 공통으로 배치 설정되어 데이터 판독 시에 이용되는 제1 전원선과,

   상기 복수의 코어에 대해 공통으로 배치 설정되어 데이터 기입 또는 소거 시에 이용되는 제2 전원선과,

   상기 각 코어마다 설치되어 각 코어가 데이터 판독 모드에 있는지 데이터 기입 또는 소거 모드에 있는지에 따라, 상기 제1 전원선의 데이터 판독용 전원 전위와 상기 제2 전원선의 데이터 기입 또는 소거용 전원 전위를 전환하여 각 코어 내의 디코더 회로에 공급하는 전원선 스위치 회로

   를 갖는 반도체 장치.
7. 제1항 내지 제6항 중의 어느 한 항에 있어서, 상기 각 코어내의 각 블럭마다 설치되어, 블럭에 대한 데이터 기입 또는 소거 명령이 입력되었을 때에 데이터 기입 또는 소거 동작 동안 데이터 기입 또는 소거 플래그를 보유하는 코어 블럭 레지스터와,

   상기 코어 블럭 레지스터의 데이터 기입 또는 소거 플래그를 감시하여, 데이터 기입 또는 소거 인에이블 신호로 되는 코어 비지(busy) 출력을 내는 코어 비지 출력 회로

   를 갖는 반도체 장치.
8. 제4항에 있어서, 상기 각 어드레스선 스위치 회로 내에, 그 코어가 데이터 기입 또는 소거 모드로서 선택되어 있는 동안에 그 코어에 대해 데이터 판독 요구가 입력되었을 때에 그 코어가 데이터 기입 또는 소거 모드에 있다는 것을 외부에알려주는 데이터 폴링 신호를 발생하는 데이터 폴링 신호 발생 회로를 갖는 반도체 장치.
9. 제1항 내지 제6항 중의 어느 한 항에 있어서, 상기 복수의 코어 중 임의의 갯수의 코어를 선택하여 제1 뱅크로 하고, 나머지 코어를 제2 뱅크로서 설정하는 뱅크 설정용 기억 회로를 갖고 있고, 제1 및 제2 뱅크의 한쪽에서 데이터 기입 또는 소거 동작을 행하고 있는 동안에 다른 쪽에서 데이터 판독 동작을 가능하게 하는 반도체 장치.
10. 전기적 재기입 가능한 불휘발성 메모리 셀을 갖고 있고, 데이터 소거 단위가 되는 메모리 셀의 범위를 한 블럭이라 하고, 하나 내지 복수 블럭의 집합을 한 코어로 하여 복수의 코어가 배열된 메모리 셀 어레이와,

    상기 복수의 코어 중 임의의 개수의 코어를 선택하여 제1 뱅크로 하고, 나머지 코어를 제2 뱅크로서 설정하는 뱅크 설정용 기억 회로와,

    상기 각 뱅크 내에서 데이터 기입 또는 소거를 행하기 위해 임의의 갯수의 코어를 선택하는 코어 선택 회로와,

    상기 코어 선택 회로와 상기 뱅크 설정용 기억 회로의 기억 데이터에 기초하여, 제1 및 제2 뱅크의 한쪽이 데이터 기입 또는 소거 모드에 있다는 것을 나타내는 뱅크 비지 출력을 내는 뱅크 비지 출력 회로와,

    상기 제1 뱅크 및 제2 뱅크 중 한쪽의 선택된 메모리 셀에 데이터 기입을 행하는 데이터 기입 회로와,

    상기 제1 뱅크 및 제2 뱅크 중 한쪽의 선택된 블럭의 데이터 소거를 행하는 데이터 소거 회로와,

    상기 제1 및 제2 뱅크 중 데이터 기입 또는 소거 모드가 아닌 뱅크에 대해 데이터 판독을 행하는 데이터 판독 회로

    를 구비한 반도체 장치.
11. 제10항에 있어서, 상기 복수의 코어에 대해 공통으로 배치 설정되어 데이터 판독 시에 이용되는 제1 데이터 버스선과,

    상기 제1 데이터 버스선에 접속되어 데이터 판독 시에 이용되는 제1 감지 증폭기 회로와,

    상기 복수의 코어에 대해 공통으로 배치 설정되어 데이터 기입 또는 소거 시에 이용되는 제2 데이터 버스선과,

    상기 제2 데이터 버스선에 접속되어 데이터 기입 또는 소거 시의 검증 판독에 이용되는 제2 감지 증폭기 회로

    를 갖는 반도체 장치.
12. 제10항에 있어서, 상기 복수의 코어에 대해 공통으로 배치 설정되어 데이터 판독 시에 이용되는 제1 어드레스 버스선과,

    상기 복수의 코어에 대해 공통으로 배치 설정되어 데이터 기입 또는 소거 시에 이용되는 제2 어드레스 버스선과,

    상기 복수의 코어에 대해 공통으로 배치 설정되어 데이터 판독 시에 이용되는 제1 데이터 버스선과,

    상기 제1 데이터 버스선에 접속되어 데이터 판독 시에 이용되는 제1 감지 증폭기 회로와,

    상기 복수의 코어에 대해 공통으로 배치 설정되어 데이터 기입 또는 소거 시에 이용되는 제2 데이터 버스선과,

    상기 제2 데이터 버스선에 접속되어 데이터 기입 또는 소거 시의 검증 판독에 이용되는 제2 감지 증폭기 회로

    를 갖는 반도체 장치.
13. 제12항에 있어서, 상기 각 코어마다 설치되어 임의의 코어에서의 데이터 기입 또는 소거와, 다른 코어에서의 데이터 판독의 동시 실행을 가능하게 하는 디코드 회로와,

    상기 각 코어마다 설치되어 각 코어가 데이터 판독 모드에 있는지 데이터 기입 또는 소거모드에 있는 지에 따라, 상기 제1 어드레스 버스선의 어드레스 신호와 상기 제2 어드레스 버스선의 어드레스 신호를 전환하여 상기 디코드 회로에 공급하는 어드레스선 스위치 회로와,

    상기 각 코어마다 설치되어 각 코어가 데이터 판독 모드에 있는지 데이터 기입 또는 소거 모드에 있는지에 따라, 상기 제1 데이터 버스선과 상기 제2 데이터버스선을 전환하여 각 코어내의 데이터선에 접속하는 데이터선 스위치 회로

    를 갖는 반도체 장치.
14. 제12항 또는 제13항에 있어서, 데이터 판독 시에는 입력된 어드레스 신호를 통과시켜 상기 제1 어드레스 버스선에, 데이터 기입 시에는 입력된 어드레스 신호를 래치하여 상기 제2 어드레스 버스선에, 데이터 소거 시에는 카운터 회로에서 생성된 내부 어드레스 신호를 상기 제2 어드레스 버스선에 각각 공급하는 어드레스 버퍼를 갖는 반도체 장치.
15. 제10항에 있어서, 상기 복수의 코어에 대해 공통으로 배치 설정되어 데이터 판독 시에 이용되는 제1 전원선과,

    상기 복수의 코어에 대해 공통으로 배치 설정되어 데이터 기입 또는 소거 시에 이용되는 제2 전원선과,

    상기 각 코어마다 설치되어 각 코어가 데이터 판독 모드에 있는지 데이터 기입 또는 소거 모드에 있는지에 따라, 상기 제1 전원선의 데이터 판독용 전원 전위와 상기 제2 전원선의 데이터 기입 또는 소거용 전원 전위를 전환하여 각 코어 내의 디코더 회로에 공급하는 전원선 스위치 회로

    를 갖는 반도체 장치.
16. 제10항 내지 제13항, 제15항 중의 어느 한 항에 있어서, 상기 각 코어내의각 블럭마다 설치되어, 블럭에 대한 데이터 기입 또는 소거 명령이 입력되었을 때에 데이터 기입 또는 소거 동작 동안 데이터 기입 또는 소거 플래그를 보유하는 코어 블럭 레지스터와,

    상기 코어 블럭 레지스터의 데이터 기입 또는 소거 플래그를 감시하여, 데이터 기입 또는 소거 인에이블 신호로 되는 코어 비지 출력을 내는 코어 비지 출력 회로

    를 갖는 반도체 장치.
17. 제13항에 있어서, 상기 각 어드레스선 스위치 회로 내에 그 코어가 데이터 기입 또는 소거 모드로서 선택되어 있는 동안에 그 코어에 대해 데이터 판독 요구가 입력되었을 때에 그 코어가 데이터 기입 또는 소거 모드에 있다는 것을 외부에 알려주는 데이터 폴링 신호를 발생하는 데이터 폴링 신호 발생 회로를 갖는 반도체 장치.
18. 제3항 또는 제12항에 있어서, 상기 제1 어드레스 버스선, 상기 제1 데이터 버스선, 및 이 제1 데이터 버스선에 접속된 상기 제1 감지 증폭기 회로를 제1 데이터 판독 경로로 하고, 상기 제2 어드레스 버스선, 상기 제2 데이터 버스선, 및 이 제2 데이터 버스선에 접속된 상기 제2 감지 증폭기 회로를 제2 데이터 판독 경로로 하여, 이들 데이터 판독 경로를 반주기씩 오버랩 동작시켜 고속 데이터 판독을 행하는 고속 데이터 판독 모드를 갖는 반도체 장치.
19. 제18항에 있어서, 입력되는 어드레스의 천이를 검출하여 클럭을 발생하는 클럭 발생 회로와, 이 클럭 발생 회로에 의해 발생되는 클럭에 동기하여, 입력되는 어드레스를 교대로 래치하여 상기 제1 및 제2 어드레스 버스선에 전송하는 제1 및 제2 래치를 갖는 반도체 장치.
20. 제6항 또는 제15항에 있어서, 상기 제2 전원선에 선택되는 코어 수에 따라서 접속되는 더미 부하 용량을 갖는 반도체 장치.
21. 제6항 또는 제15항에 있어서, 상기 제2 전원선에 접속되는 데이터 기입 또는 소거용 전원선은 선택되는 코어 수에 따라서 구동 능력이 전환되는 반도체 장치.
22. 제6항 또는 제15항에 있어서, 상기 전원 스위치 회로는 상기 제1 전원선과 제2 전원선이 동일 전위로 되도록 전원 천이시킨 상태에서 전환 제어되는 반도체 장치.
23. 제1항 또는 제10항에 있어서, 상기 복수의 코어는 각 코어내에서 복수의 블럭이 열방향으로 1열 또는 2열로 배열되어, 행방향으로 배열되어 있는 반도체 장치.
24. 제3항 또는 제12항에 있어서, 상기 복수의 코어는 각 코어내에서 복수의 블럭이 열방향으로 1열 또는 2열로 배열되어, 행방향으로 배열되고,

    상기 제1 및 제2 어드레스 버스선, 및 상기 제1 및 제2 데이터 버스선이 상기 코어의 배열과 평행하게 행방향으로 배선되어 있는 반도체 장치.
25. 제6항 또는 제15항에 있어서, 상기 복수의 코어는 각 코어 내에서 복수의 블럭이 열방향으로 1열 또는 2열로 배열되어 행방향으로 배열되고,

    상기 제1 및 제2 전원선이 상기 코어의 배열과 평행하게 행방향으로 배선되어 있는 반도체 장치.
26. 제4항 또는 제13항에 있어서, 상기 복수의 코어는 각 코어 내에서 복수의 블럭이 열방향으로 1열 또는 2열로 배열되어 행방향으로 배열되고,

    상기 제1 및 제2 어드레스 버스선, 및 상기 제1 및 제2 데이터 버스선이 상기 코어의 배열과 평행하게 행방향으로 배선되며,

    상기 어드레스선 스위치 회로와 상기 데이터선 스위치 회로가 상기 코어의 배열과 평행하게 행방향으로 배치되어 있는 반도체 장치.
27. 제6항 또는 제15항에 있어서, 상기 복수의 코어는 각 코어 내에서 복수의 블럭이 열방향으로 1열 또는 2열로 배열되어 행방향으로 배열되고,

    상기 제1 및 제2 전원선이 상기 코어의 배열과 평행하게 행방향으로 배선되며,

    상기 전원선 스위치 회로가 상기 코어의 배열과 평행하게 행방향으로 배치되어 있는 반도체 장치.
28. 제6항 또는 제15항에 있어서, 상기 복수의 코어에 대해 공통으로 배치 설정되어 데이터 판독 시에 이용되는 제1 어드레스 버스선과,

    상기 복수의 코어에 대해 공통으로 배치 설정되어 데이터 기입 또는 소거 시에 이용되는 제2 어드레스 버스선과,

    상기 복수의 코어에 대해 공통으로 배치 설정되어 데이터 판독 시에 이용되는 데이터 버스선을 가지며,

    상기 전원선 스위치 회로는 상기 제2 어드레스 버스선에 의해 선택된 코어에 대해 상기 제2 전원선의 전위를 각 코어 내의 디코드 회로에 공급하는 반도체 장치.
29. 내부 전원 전압을 검지하여 설정한 레벨로 천이 보유시키는 전원 제어 회로를 갖는 불휘발성 반도체 기억 장치에 있어서,

    상기 전원 제어 회로는 내부 전원의 부하 용량에 따라서 선택적으로 접속되는 더미 부하 용량을 갖는 불휘발성 반도체 기억 장치.
30. 제29항에 있어서, 상기 전원 제어 회로는 외부 전원 전압을 검지하고, 그 검지 신호에 기초하여 접속되는 상기 더미 부하 용량을 변화시키는 불휘발성 반도체 기억 장치.
31. 내부 전원 전압을 검지하여 설정한 레벨로 천이 보유시키는 전원 제어 회로를 갖는 불휘발성 반도체 기억 장치에 있어서,

    상기 전원 제어 회로는 내부 전원의 부하 용량에 따라서 내부 전원 구동 능력을 변화시키는 회로를 갖는 불휘발성 반도체 기억 장치.
32. 제31항에 있어서, 상기 전원 제어 회로는 외부 전원 전압을 검지하고, 그 검지 신호에 기초하여 상기 내부 전원 구동 능력을 변화시키는 불휘발성 반도체 기억 장치.
33. 반도체 장치에 있어서,

    각각이 어떤 회로 기능의 집합으로서 배열된 복수개의 기능 블럭과,

    각 기능 블럭의 영역 내에 배치된 각 기능 블럭의 외부와의 신호 교환을 행하기 위한 신호선과,

    상기 복수의 기능 블럭의 영역상에 복수의 기능 블럭에 대해 공통으로, 또한 상기 신호선의 상부 배선으로서 배치 설정되어, 컨택트를 통해 상기 신호선과 접속되는 공통 버스선

    을 갖는 반도체 장치.
34. 제33항에 있어서, 상기 기능 블럭은 전기적 재기입 가능한 불휘발성 메모리 셀의 집합으로 이루어지는 복수의 코어이고,

    각 코어에 부속하여, 어드레스 신호를 디코드해서 코어를 선택하는 프리디코더(predecoder), 이 프리디코더의 출력 디코드 신호를 더욱 디코드하여 각 코어의 행렬 선택을 행하는 행 디코더 및 열 디코더를 포함하는 디코드 회로가 설치되며,

    상기 공통 버스선은 행방향으로 나열되는 코어의 프리디코더의 영역상에 걸쳐서 배치 설정되어 있는 반도체 장치.
35. 제34항에 있어서, 상기 복수의 코어는 행방향 및 열방향으로 인접하는 것이 선대칭으로 되도록 행렬 배치되고, 인접하는 코어의 프리디코더 사이와 행렬 디코더 사이의 적어도 어느 한곳에서 공유되는 하나의 도전형 웰을 갖는 반도체 장치.
36. 제35항에 있어서, 열방향으로 인접하는 코어의 사이에서 상기 공통 버스선이 공통화되는 반도체 장치.
37. 제35항에 있어서, 열방향으로 인접하는 코어의 사이에서 각각의 프리디코더가 행방향으로 나열되어 배치되는 반도체 장치.
38. 제35항에 있어서, 열방향으로 인접하는 코어의 사이에서 각각의 프리디코더가 행방향으로 나열되어 선대칭으로 배치되어 있는 반도체 장치.
39. 제34항에 있어서, 상기 각 코어에 열방향으로 인접하여, 소거 단위가 되는 복수 블럭 중의 불량 블럭을 치환하기 위한 리던던시 블럭이 설치되고,

    각 리던던시 블럭에 부속하여, 어드레스 신호를 디코드해서 코어를 선택하는 프리디코더, 이 프리디코더의 출력 디코드 신호를 더욱 디코드하여 각 코어의 행렬 선택을 행하는 행 디코더 및 열 디코더를 포함하는 디코드 회로가 설치되며,

    코어의 프리디코더와 리던던시 블럭의 프리디코더가 상기 공통 버스선의 아래에 행방향으로 나열되어 선대칭으로 배치되어 있는 반도체 장치.
40. 전기적 재기입 가능한 불휘발성 메모리 셀의 집합으로 이루어지는 복수의 코어가 배열되고, 임의의 코어에서 데이터 재기입·소거를 행하고 있는 동안에 다른 임의의 코어에서 데이터 판독을 가능하게 한 불휘발성 반도체 기억 장치에 있어서,

    어떤 코어의 데이터 기입·소거의 확인 판독 동작에서 선택되는 제1 데이터선과 제1 참조 신호선의 전류를 비교하는 제1 데이터 비교 회로와,

    다른 코어의 통상의 데이터 판독 동작에서 선택되는 제2 데이터선과 제2 참조 신호선의 전류를 비교하는 제2 데이터 비교 회로와,

    상기 제1 및 제2 참조 신호선에 각각 정전류를 흐르게 하는 제1 및 제2 전류원 트랜지스터와,

    상기 제1 및 제2 전류원 트랜지스터를 병렬로 구동하는 하나의 기준 정전류원 회로

    를 갖는 불휘발성 반도체 기억 장치.
41. 제40항에 있어서, 상기 기준 정전류원 회로의 전류원 트랜지스터는 전기적 재기입 가능한 불휘발성 메모리 셀인 불휘발성 반도체 기억 장치.