JP4393529B2 - 半導体装置 - Google Patents

Description

この発明は、電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭフラッシュメモリ）等の半導体装置に係り、特にデータ書込み又は消去動作とデータ読み出し動作を同時に実行可能とするフラッシュメモリシステムに関する。

従来より、複数個のメモリデバイスを組み込んで構成される電子機器システムは種々ある。例えば、ＥＥＰＲＯＭフラッシュメモリとＳＲＡＭとを組み込み、フラッシュメモリのデータをＳＲＡＭに格納して、ＣＰＵとフラッシュメモリとの間のデータのやり取りはＳＲＡＭを介して行うようにし、またＳＲＡＭを介さず直接フラッシュメモリのデータ書き換えを可能とした電子システムがある。

これに対して最近、システムに必要なメモリチップ数を削減するために、あるメモリ領域でデータ読み出しを行いながら、同時に別のメモリ領域でデータの書込み又は消去を行うことを可能とした、ＲＷＷ（Read While Write）型と呼ばれるメモリシステムが知られている。この種のメモリデバイスを構成するためには、簡単には、メモリデバイス内部に完全に独立した２個のメモリ領域を設ければよい。

しかし、単純に１つのメモリデバイス内部に独立にアクセスされる領域を設けるだけでは、ＲＷＷ型のメモリシステムとしては問題が残る。第１に、各メモリ領域に独立にデコーダやセンスアンプを必要とするため、レイアウト面積が大きいものとなる。第２に、各メモリ領域毎に独立にビット線やワード線が連続的に配線されると、各メモリ領域内を更にブロック分割して、ブロック単位でデータ読み出しとデータ書きこみを行うことはできない。即ち、データ読み出しとデータ書込みを平行して実行する範囲は固定され、多くの用途には対応できない。種々の用途に対応させるためには、それぞれメモリ領域の容量の異なる複数品種を用意しなければならない。

従来のデータ書込み又は消去データ動作と読出し動作が同時実行可能なフラッシュメモリにおいては、メモリセルアレイが二つのバンクに物理的に固定される。例えば、３２Ｍビットのフラッシュメモリチップを考えた時、一方のバンクが０．５Ｍビット、他方のバンクが３１．５Ｍビットというように容量が固定される。したがって、ユーザーにしてみれば、違ったバンクサイズを必要とするときは、別のチップを新たに購入しなけらばならなかった。

また、回路構成としては、バンク毎に専用のアドレス線及びデータ線が設けられる。一方のバンクのブロックにおいて書込み又は消去動作を実行する場合には、そのバンクの電源線が電源スイッチにより書込み又は消去用電源線と接続され、他方のバンクの電源線は電源スイッチにより読出し用電源側と接続される。逆の動作命令が入力されると、それぞれの電源スイッチにより各バンクは逆側の電源線と接続される。更に、メモリセルデータを検知するセンスアンプもそれぞれのバンク専用に１組ずつ設けられる。このため、一方のバンク内のブロックで書込み又は消去の実行中に、他方のバンク内メモリセルの読出し実行は可能であったが、同一バンク内で書込み又は消去と読み出しを同時に実行することは不可能であった。また、バンクが物理的に固定されているので同時実行可能なアドレスの制限が厳しく、かつ、各バンクのサイズも固定であり自由度が非常に低かった。

この発明は、データ消去の単位となるブロックの集合である複数のコアを有し、任意のコアでのデータ書込み又は消去動作と、他の任意のコアでのデータ読出し動作との同時実行を可能とした不揮発性半導体記憶装置を提供することを目的とする。この発明はまた、任意に選択されたコアの範囲を一つのバンクとするバンクサイズの設定が可能であり、且つ二つのバンクでのデータ書込み又は消去動作とデータ読み出しの同時実行を可能とした不揮発性半導体記憶装置を提供することを目的とする。この発明は更に、複数の機能ブロックに対する効率的な共通バス線配置によりチップサイズ縮小を可能とした半導体装置を提供することを目的とする。

この発明に係る半導体装置は、電気的書き換え可能な不揮発性メモリセルを有し、データ消去の単位となるメモリセルの範囲を１ブロックとし、１乃至複数のブロックの集合を１コアとして複数のコアが配列されたメモリセルアレイと、前記複数のコアのうちデータ書き込み又は消去を行うために任意個数のコアを選択するコア選択手段と、このコア選択手段により選択されたコア内の選択されたメモリセルにデータ書き込みを行うデータ書込み手段と、前記コア選択手段により選択されたコア内の選択されたブロックのデータ消去を行うデータ消去手段と、前記コア選択手段により選択されていないコア内のメモリセルに対してデータ読出しを行うデータ読み出し手段と、を備えたことを特徴としている。

この発明によると、それぞれ１乃至複数ブロックのかたまりである複数のコアについて、任意のコアを選択してデータ書込み又は消去を実行し、同時に他の任意のコアでデータ読出しを可能としたフリーコア方式のフラッシュメモリが得られる。従来のように、データ書込み又は消去動作とデータ読み出し動作を同時に実行できる範囲（バンク）が固定されず、自由度が高いフラッシュメモリとなる。

この発明に係る半導体装置はまた、電気的書き換え可能な不揮発性メモリセルを有し、データ消去の単位となるメモリセルの範囲を１ブロックとし、１乃至複数のブロックの集合を１コアとして複数のコアが配列されたメモリセルアレイと、前記複数のコアのうち任意個数のコアを選択して第１バンクとし、残りのコアを第２バンクとして設定するバンク設定用記憶回路と、前記各バンク内でデータ書き込み又は消去を行うために任意個数のコアを選択するコア選択手段と、このコア選択手段と前記バンク設定用記憶回路の記憶データに基づいて、第１及び第２バンクの一方がデータ書込み又は消去モードにあることを示すバンクビジー出力を出すバンクビジー出力回路と、前記第１バンク及び第２バンクの一方の選択されたメモリセルにデータ書き込みを行うデータ書込み手段と、前記第１バンク及び第２バンクの一方の選択されたブロックのデータ消去を行うデータ消去手段と、前記第１及び第２バンクのうちデータ書込み又は消去モードにないバンクに対してデータ読出しを行うデータ読み出し手段とを備えたことを特徴としている。

この発明によると、バンク設定用記憶回路により、任意に選択したコアを第１バンクとし、残りのコアを第２バンクとして、バンクサイズを任意に設定することができるフリーバンク方式のフラッシュメモリが得られ、第１のバンク内で任意のブロックにデータ書込み又は消去動作を行っている間、第２のバンクでのデータ読出しが可能となる。

なおこの発明において、コアとは、前述のようにデータ消去の単位となるブロックの集合であるが、より具体的には、アドレス線、電源線及びデータ線を共有する複数ブロックのかたまりであり且つ、その中の一つのブロックにアクセスしているときに他のブロックへのアクセスが禁止される複数ブロックの集合として定義される。この発明において、フリーコア方式を実現するために具体的には、複数のコアに対して共通に配設されてデータ読み出しの際に用いられる第１のデータバス線と、この第１のデータバス線に接続されてデータ読出しの際に用いられる第１のセンスアンプ回路と、複数のコアに対して共通に配設されてデータ書込み又は消去の際に用いられる第２のデータバス線と、この第２のデータバス線に接続されてデータ書込み又は消去時のベリファイ読出しに用いられる第２のセンスアンプ回路とを備える。更に好ましくは、複数のコアに対して共通に配設されてデータ読み出しの際に用いられる第１のアドレスバス線と、複数のコアに対して共通に配設されてデータ書込み又は消去の際に用いられる第２のアドレスバス線とを別々に用意する。

また、フリーコア方式を実現するために各コアには、任意のコアでのデータ書込み又は消去と他のコアでのデータ読出しの同時実行を可能とするデコード回路と、各コアがデータ読み出しモードにあるかデータ書込み又は消去モードにあるかに応じて、第１のアドレスバス線のアドレス信号と第２のアドレスバス線のアドレス信号を切り換えてデコード回路に供給するアドレス線スイッチ回路と、各コアがデータ読み出しモードにあるかデータ書込み又は消去モードにあるかに応じて、第１のデータバス線と第２のデータバス線とを切り換えて各コア内のデータ線に接続するデータ線スイッチ回路とを備える。

更に具体的には、複数のコアに対して共通に配設されてデータ読み出しの際に用いられる第１の電源線と、複数のコアに対して共通に配設されてデータ書込み又は消去の際に用いられる第２の電源線とを別々に用意し、且つ各コア毎にそれがデータ読み出しモードにあるかデータ書込み又は消去モードにあるかに応じて、第１の電源線のデータ読出し用電源電位と第２の電源線のデータ書込み又は消去用電源電位とを切り換えてデコーダ回路に供給する電源線スイッチ回路を備える。

またこの発明において、アドレスバッファは、データ読み出し時は入力されたアドレス信号をスルーして前記第１のアドレスバス線に、データ書込み時は入力されたアドレス信号をラッチして前記第２のアドレスバス線に、データ消去時はカウンタ回路で生成した内部アドレス信号を前記第２のアドレスバス線にそれぞれ供給するように構成される。

更にまたこの発明において好ましくは、あるコアがデータ書込み又は消去モードとしてビジーであることを外部に知らせるために、各コア毎にそのなかのブロックに対するデータ書込み又は消去命令が入力されたときにデータ書込み又は消去動作の間データ書込み又は消去フラグを保持するコアブロックレジスタを備え、且つこのコアブロックレジスタのデータ書込み又は消去フラグを監視して、データ書込み又は消去イネーブル信号となるコアビジー出力を出すコアビジー出力回路を備える。

更に、各アドレス線スイッチ回路内には、そのコアがデータ書込み又は消去モードとして選択されている間にそのコアに対してデータ読み出し要求が入力されたときにそのコアがデータ書込み又は消去モードにあることを外部に知らせるデータポーリング信号を発生するデータポーリング信号発生回路を備えることが好ましい。

この発明においてはまた、通常データ読み出しに用いられる第１のアドレスバス線、第１のデータバス線、及びこの第１のデータバス線に接続された第１のセンスアンプ回路を第１のデータ読み出し経路とし、通常データ書込み又は消去に用いられる第２のアドレスバス線、第２のデータバス線、及びこの第２のデータバス線に接続された第２のセンスアンプ回路を第２のデータ読み出し経路として、これらのデータ読出し経路を半周期ずつオーバラップ動作させて高速データ読出しを行う高速データ読み出しモードを有することを特徴とする。この高速データ読み出しモードでは、アドレスバッファは、入力されるアドレスの遷移を検出してクロックを発生するクロック発生回路と、このクロック発生回路により発生されるクロックに同期して、入力されるアドレスを交互にラッチして前記第１及び第２のアドレスバス線に転送する第１及び第２のラッチとを備えて構成される。

この発明において、好ましくは、（ａ）データ書込み又は消去に用いられる第２の電源線に、選択されるコア数に応じて接続されるダミー負荷容量を付加するか、或いは（ｂ）第２の電源線に接続されるデータ書込み又は消去用電電源は、選択されるコア数に応じて駆動能力が切り換えられるものとする。これにより、選択されるコア数によらず、電源遷移を一定にすることができる。

またこの発明において好ましくは、電源スイッチ回路は、第１の電源線と第２の電源線とが同電位になるように電源遷移させた状態で切り換え制御されるようにする。これにより、電源切り換えに伴う無用な電源変動が防止される。

更にこの発明において、好ましくは、複数のコアは、各コア内で複数のブロックが列方向に１列又は２列に配列されて、行方向に配列されるものとする。これにより、コアの最密レイアウトが可能になる。更にその場合、第１及び第２のアドレスバス線、第１及び第２のデータバス線がコアの配列と平行に行方向に配線されるようにする。第１及び第２の電源線も同様にコアの配列と平行に行方向に配列されるようにする。

この発明に係る不揮発性半導体記憶装置はまた、内部電源電圧を検知して設定したレベルに遷移保持させる電源制御回路を有するものであって、電源制御回路が、内部電源の負荷容量に応じて選択的に接続されるダミー負荷容量を有することを特徴とする。或いは前記電源制御回路が、外部電源電圧を検知し、その検知信号に基づいて接続される前記ダミー負荷容量を変化させるものであることを特徴とする。

この発明に係る不揮発性半導体記憶装置は更に、内部電源電圧を検知して設定したレベルに遷移保持させる電源制御回路を有するものであって、電源制御回路が、内部電源の負荷容量に応じて内部電源駆動能力を変化させる手段を有することを特徴とする。或いは前記電源制御回路が、外部電源電圧を検知し、その検知信号に基づいて前記内部電源駆動能力を変化させるものであることを特徴とする。

この発明に係る半導体装置はまた、それぞれがある回路機能のかたまりとして配列された複数個の機能ブロックと、各機能ブロックの領域内に配置された、各機能ブロックの外部との信号授受を行うための信号線と、前記複数の機能ブロックの領域上に複数の機能ブロックに対して共通に且つ、前記信号線の上部配線として配設されて、コンタクトを介して前記信号線と接続される共通バス線とを有することを特徴とする。

この発明において、複数の機能ブロックは、それぞれ同種のメモリセル回路のかたまりであるコアであってもよいし、各機能ブロックが別々の回路機能を持つものであってもよい。いずれの場合も、各機能ブロックに共通に利用される共通バス線を各機能ブロック内の信号線の上部配線として機能ブロックの領域上に配設することによって、機能ブロックの領域外に共通バス線領域を設ける場合に比べてチップサイズを大きく縮小することが可能になる。

また、機能ブロックが例えば、同種のメモリセルの集合からなる複数のコアである場合、各コアに付属して、アドレス信号をデコードしてコアを選択するプリデコーダ、このプリデコーダの出力デコード信号を更にデコードして各コアの行列選択を行う行デコーダ及び列デコーダを含むデコード回路が設けられ、共通バス線は行方向に並ぶコアのプリデコーダの領域上にまたがって配設される。

この発明によれば、フラッシュメモリの消去単位をブロックとし、１乃至複数ブロックのかたまりを１コアとして、複数のコアによりメモリセルアレイが構成され、且つ任意のコアを選択してデータ書込み又は消去を実行し、同時に他の任意のコアでデータ読出しを可能としたフリーコア方式のフラッシュメモリが得られる。従来のように、データ書込み又は消去動作とデータ読み出し動作を同時に実行できる範囲が固定されず、自由度が高いフラッシュメモリとなる。またこの発明によると、バンク設定用記憶回路により、任意に選択したコアを第１バンクとし、残りのコアを第２バンクとして、バンクサイズを任意に設定することができるフリーバンク方式のフラッシュメモリが得られ、第１のバンク内で任意のブロックにデータ書込み又は消去動作を行っている間、第２のバンクでのデータ読出しが可能となる。

以下、図面を参照して、この発明の実施の形態を説明する。

［実施の形態１］ 図１は、この発明のフリーコア方式を用いたフラッシュメモリのチップ構成を示している。メモリセルアレイ１は、それぞれｎ個のブロックＢ０〜Ｂｎ−１を配列してなるｍ個のコア０〜ｍ−１により構成されている。各ブロックＢ０〜Ｂｎ−１は、データ消去の最小単位であり、それぞれ複数のメモリセルが配列されている。メモリセルは例えば、スタックト・ゲート構造の不揮発性メモリセルである。コアは、１乃至複数のブロックの集合として定義されるが、図の例ではｎ個ずつのブロックＢ０〜Ｂｎ−１により構成されている。

各コアには、メモリセルを選択するための行デコーダと列デコーダを含むデコード回路２が設けられ、またローカルデータ線４が設けられている。この様なメモリセルアレイ１の全コアに対して共通に、データ読み出し動作時にメモリセルを選択するための第１のアドレスバス線（リード用アドレスバス線）６ａと、データ書込み又は消去時のオート動作に必要な第２のアドレスバス線（ライト／イレーズ用アドレスバス線）６ｂが配設されている。

アドレス信号はインタフェース回路１４内のアドレス入力回路により外部から入力され、アドレスバッファ回路１０に供給される。このアドレスバッファ１０から、動作モードに応じて、アドレスバス線６ａ，６ｂにそれぞれ読出し用アドレス，書込み又は消去用アドレスが供給される。各アドレスバス線６ａ，６ｂに供給されたアドレスは、各コア毎に設けられたアドレス線や電源線を切り換えるスイッチ回路３により、選択的に各コアのデコード回路２に転送される。

全コアに対して共通に、データ読み出し動作に用いられる第１のデータバス線（リード用データバス線）７ａと、データ書込み又は消去動作に用いられる第２のデータバス線（ライト／イレーズ用データバス線）７ｂが配設される。そして、これらのデータバス線７ａ，７ｂにそれぞれ対応して、データ読み出し動作に用いられる第１のセンスアンプ回路（リード用センスアンプ回路）１１ａと、データ書込み又は消去時のベリファイ読出しに用いられる第２のセンスアンプ回路（ベリファイ用センスアンプ回路）１１ｂが設けられている。

各コア毎に配線されたローカルデータ線４は、データ線スイッチ回路１６により、データ読み出し時はリード用データバス線７ａに接続され、データ書込み又は消去時はライト／イレーズ用データバス線７ｂに接続される。即ち各コアの選択メモリセルのデータは、ローカルデータ線４に読み出され、動作モードに応じてデータ線スイッチ回路１６によりデータバス線７ａ又は７ｂに転送され、それぞれリード用センスアンプ回路１１ａ、ベリファイ用センスアンプ回路１１ｂにより検知増幅される。ベリファイ用センスアンプ回路１１ｂの読出し結果は、書込み／消去制御回路１５に送られる。書込み／消去制御回路１５では、書込み又は消去が十分であるか否かが判定され、不十分であれば再書き込み又は再消去の制御が行われる。

また、全コアに対して共通に、読出し用電源１２ａから読出し用電源電位が供給される第１の電源線（リード用電源線）８ａが配設され、これとは別に書込み又は消去電源１２ｂからデータ書込み又は消去用電源電位が供給される第２の電源線（ライト／イレーズ用電源線）８ｂが配設されている。リード用電源線８ａにはデータ読み出し時、電源ＶCCより昇圧された電圧が与えられ、これがメモリセルのゲートに供給されて高速読出しが可能となっている。これらの電源線８ａ，８ｂも各コアのデコード回路２に対して、スイッチ回路３により選択的に切り換えられて供給される。

以上のように構成することで、データ読み出しと、データ書きこみ又は消去を同時に実行しても、それぞれの動作を独立のアドレスバス線、データバス線、センスアンプ回路、電源回路により制御できることになる。具体的にこの実施の形態のフラッシュメモリでのデータ書きこみと読み出しを同時に実行した場合の動作を説明する。いま、コア０に対してデータ書込みが行われ、他のコア内のセルデータを読み出すケースについて説明する。チップ外部から、コア０部の選択アドレス信号が入力され、書込みコマンドが入力されると、インタフェース回路１４で書きこみコマンドが判定され、書き込みフラグが立つ。このフラグにより、コア０部のスイッチ回路３により、ライト／イレーズ用アドレスバス線６ｂのアドレス信号がコア０のデコード回路２に入力され、ライト／イレーズ用電源１２ｂの電源が供給される。また、データ線スイッチ回路１６によりコア０部のデータ線４はベリファイ用センスアンプ回路１１ｂにつながるライト／イレーズ用データバス線７ｂに接続される。

このようにアドレスバス線、データバス線、及び電源線をセットすることにより、コア０では選択されたワード線に昇圧された書込み電圧が印加され、ビット線には書込みデータに応じて書込み制御回路１５から高電圧、もしくは低電圧が印加される。これにより、メモリセルがフローティングゲート型のＭＯＳトランジスタ構造のものである場合、選択されたメモリセルのフローティングゲートにホツトエレクトロン注入がなされて、データ書込みが行われる。一回の書き込みが終了すると、データが読み出されてベリファイ用センスアンプ回路１１ｂで検知される。そして、書き込み制御回路１５によりベリファイ判定され、書込み十分であれば動作を終了し、書込み不十分であれば更に追加書込みが行われる。

以上のコア０に対するデータ書込みの間、他の任意のコア、例えばコア１でのデータ読出しを行うことが可能である。即ち外部から入力されたアドレスにより、読み出したいメモリセルを含むコア１のデコード回路２にはリード用アドレスバス線６ａのアドレス信号が供給され、リード用電源１２ａの電源出力が供給される。またデータ線４はスイッチ回路１６を介してリード用データバス線７ａに接続される。データ書込みもデータ読み出しもなされない、それ以外のコアのデコード回路２には、アドレス信号は入力されず、データバス線も接続されない。コア１の選択メモリセルから読み出されたデータは、リード線データバス線７ａを介してリード用センスアンプ回路１１ａで検知増幅される。この読出しデータは、インタフェース回路１４を介してチップ外部に出力される。

この実施の形態の場合、以上の動作において、従来のバンクというエリアを切り分けたイメージが無い。即ち、データ書込みを行っているコア０以外のコアであれば、コア２でもコア３でもコアｍ−１でも、任意に読み出すことが可能である。データ書込みを行っているコア０のアドレスを入力してデータ読み出しを実行することは禁止される。このように、データ書込み中のコアに対して読出し要求があった場合には、後に説明するように、選択されたコアが書き込み動作中であることを示すポーリング信号を出力して、外部に知らせるようになっている。

データ消去とデータ読み出しを同時に実行する場合の動作も基本的に同様である。例えば、コア０の選択ブロックに対してデータ消去を行い、他のコア内のセルデータを読み出すケースについて説明する。チップ外部から、コア０内のブロックの選択アドレス信号が入力され、消去コマンドが入力されると、インタフェース回路１４で消去コマンドが判定されて消去フラグが立つ。このフラグによりコア０のスイッチ回路３により、ライト／イレーズ用アドレスバス線６ｂのアドレス信号がコア０のデコード回路２に入力され、ライト／イレーズ用電源１２ｂの消去用電源電位が供給される。また、データ線スイッチ回路１６によりコア０部のデータ線４はベリファイ用センスアンプ回路１１ｂにつながるライト／イレーズ用データバス線７ｂに接続される。

このようにアドレスバス線、データバス線及び電源線をセットすることで、選択されたコア０の選択ブロックのワード線には全て負電圧が印加され、ビット線はオープン、ソース線には消去用の正の高電圧が印加され、ブロック単位で消去される。一回のデータ消去が終了すると、データが読み出されてベリファイ用センスアンプ回路１１ｂで検知される。制御回路１５では、消去が十分か否かの判定がなされ、十分であれば動作を終了し、ＮＧであればさらに追加消去される。以上のコア０に対するデータ消去の間、他の任意のコアに対してデータ読み出し要求が入ると、そのコアでのデータ読出しが行われる。

なお以上の動作説明では、ソースに高電圧を印加して消去するＮＯＲ型のメモリセルを例にとったが、メモリセルの基板側に高電圧を印加して消去する形式のメモリセルの場合でも同様であり、またＮＡＮＤ型のメモリセルでも、同様の動作制御が可能である。

次に、図１の各部の具体構成を説明する。図２Ａは、各コアにおけるスイッチ回路３におけるアドレス線スイッチ回路部のの構成である。このスイッチ回路３は、二つの選択スイッチ群３１ａ，３１ｂとこれらを選択駆動するコア選択回路３２ａ，３２ｂを有する。コア選択回路３２ａ，３２ｂはそれぞれ、イネーブル信号ＥＮＢａ，ＥＮＢｂにより活性化される。イネーブル信号ＥＮＢｂは、後述するように書込み又は消去コマンドが入力されたときに“Ｈ”となる書込み又は消去イネーブル信号であり、これをインバータＩ１で反転したイネーブル信号ＥＮＢａは、データ読み出し時に“Ｈ”となる読出しイネーブル信号である。

一方のコア選択回路３２ｂは、データ書込み時又は消去時にイネーブル信号ＥＮＢｂ＝“Ｈ”により活性化されるＡＮＤゲートＧ３により構成されている。このＡＮＤゲートＧ３には、ライト／イレーズ用アドレスバス線６ｂのコア選択用アドレス信号が入り、選択されたコアについてコア選択信号ＳＥＬｂ＝“Ｈ”を出力する。このコア選択信号ＳＥＬｂにより、データ書込み又は消去時に選択スイッチ群３１ｂがオンになる。これにより、ライト／イレーズ用アドレスバス線６ｂの書込み又は消去用のアドレス信号ＡＤｂが選択されたコアのデコード回路２に供給される。

他方のコア選択回路３２ａは、読出しイネーブル信号ＥＮＢａにより活性化されるＡＮＤゲートＧ１により構成され、このＡＮＤゲートＧ１には、リード用アドレスバス線６ａのコア選択アドレスが入る。イネーブル信号ＥＮＢｂが“Ｈ”のとき、イネーブル信号ＥＮＢａは“Ｌ”であるから、ＡＮＤゲートＧ１の出力であるコア選択信号ＳＥＬａは、そのコアがデータ書込み又は消去として選択されているときには、“Ｌ”となる。このとき選択スイッチ群３１ａはオフを保つ。コアがデータ読み出しとして選択されたときに、選択信号ＳＥＬａ＝“Ｈ”となり、これにより選択スイッチ群３１ａがオンして、リード用アドレスバス線６ａの読み出し用アドレス信号ＡＤａがデコード回路２に送られる。

即ち、この実施の形態においては、一つのコアについて、書込み又は消去用のコア選択信号ＳＥＬｂと読出し用のコア選択信号ＳＥＬａとは同時に“Ｈ”になること（グリッチ）が禁止されている。これにより、あるコアについて、データ書込み又は消去が行われるときには、同じコアではデータ読出しができないようになっている。

コア選択回路３２ａ内には、ＡＮＤゲートＧ１と同じ読出し用のコア選択アドレス信号が入るもう一つのＡＮＤゲートＧ２が設けられている。このＡＮＤゲートＧ２は、データ書込み又は消去中のコアに対して読み出し要求が入ったときに、そのコアがデータ書込み又は消去中であることを知らせるデータポーリング信号発生回路である。このＡＮＤゲートＧ２には、書込み又は消去イネーブル信号ＥＮＢｂが活性化信号として入る。従って、このＡＮＤゲートＧ２は、書込み又は消去を行っているコアに対して読み出し要求が入った場合に、コア選択信号ＳＥＬａ＝“Ｌ”を保持しながら、データポーリング信号ＰＯＬ＝“Ｈ”を出力する。

二つのコア選択信号ＳＥＬａ，ＳＥＬｂが共に“Ｌ”のときは、そのコアが非選択であることを示す。これは、ＮＯＲゲートＧ４により検知され、非選択コアのアドレス線を非活性にする信号ＤＩＳＡＢＬＥを出す。図３は、上記信号ＤＩＳＡＢＬＥにより非選択コア内のアドレス信号線等を強制接地するための回路部を示している。図示のように、各コア内にアドレス線及びデータ線４を接地する短絡用トランジスタ３８３を設ける。この短絡用トランジスタ３８３は、ＮＯＲゲートＧ４により制御される。コアが非選択のとき、ＤＩＳＡＢＬＥ＝“Ｈ”となり、短絡用トランジスタ３８３はオンになり、そのコア内の全アドレス線及びデータ線の電荷が放電される。以上により、非選択コアでアドレス線及びデータ線がフローティングになることが防止される。この結果、静電ノイズ等による誤動作や各部ゲート絶縁膜の破壊、データ破壊等が防止される。

図２Ａで示したアドレス線スイッチ回路では、二つのコア選択信号ＳＥＬａ，ＳＥＬｂが共に“Ｌ”のときは、アドレス線スイッチ群３１ａ，３１ｂ共にオフし、リード用アドレスバス線６ａとライト／イレーズ用アドレスバス線６ｂに非選択コアの無用な配線容量が接続されない方式を用いた。これに対して、図２Ｂに示すように、アドレス線スイッチ群３１ａ，３１ｂをそれぞれイネーブル信号ＥＮＢａ，ＥＮＢｂで制御する方式とすることもできる。

図２Ｂの方式では、そのコア内で書込み又は消去が実行されるときには、アドレス線スイッチ群３１ｂがオンし、ライト／イレーズ用アドレスバス線６ｂの書込み又は消去用アドレス信号ＡＤｂがデコード回路２に供給される。そのコア内で書き込み又は消去が実行されないときは、常にアドレス線スイッチ群３１ａがオンし、リード用アドレスバス線６ａの読出し用アドレス信号ＡＤａがデコード回路２に供給される。非選択コアでは、ディセーブル信号ＤＩＳＡＢＬＥが“Ｈ”になり、デコーダ回路が全非選択となり、データ線も放電される。この方式では、データ読み出し時にアドレス線スイッチ群３１ａをオンする必要がなく、スイッチング時間を省略することができ、データ読出しの高速化が図られる。

図４は、隣接するコアｉ，ｉ＋１に着目して、それらのローカルデータ線４と、リード用データバス線７ａ及びライト／イレーズ用データバス線７ｂとの間の接続切り換えを行うデータ線スイッチ回路１６の構成を示している。ＮＭＯＳトランジスタＱ３のグループが前述のコア選択回路３２ａの出力であるコア選択信号ＳＥＬａにより制御されて、ローカルデータ線４とリード用データバス線７ａの接続，非接続を切り換える。ＮＭＯＳトランジスタＱ４のグループが前述のコア選択回路３２ｂの出力であるコア選択信号ＳＥＬｂにより制御されて、ローカルデータ線４とライト／イレーズ用データバス線７ｂとの接続，非接続を切り換える。

即ち、あるコアがデータ書込み又は消去のモードのとき、そのコアではコア選択信号ＳＥＬｂ(i)が“Ｈ”であり、これによりトランジスタＱ４がオンして、ローカルデータ線４はライト／イレーズ用データバス線７ｂに接続される。逆に、あるコアがデータ読出しモードのとき、そのコアではコア選択信号ＳＥＬａ(i)が“Ｈ”であり、これによりトランジスタＱ３がオンして、ローカルデータ線４はリード用データバス線７ｂに接続される。

図５は、図１の各コアにおけるスイッチ回路３に含まれる電源線スイッチ回路４１の構成を示している。この電源線スイッチ回路４１は、図２Ａに示したアドレス線スイッチ回路３内のコア選択回路３２ｂにより選択的に活性化されるレベルシフタ４０２ａ，４０２ｂと、これらのレベルシフタ４０２ａ，４０２ｂの出力によりそれぞれ制御されるトランスファゲート４０３ａ，４０３ｂを有する。トランスファゲート４０３ａ，４０３ｂはそれぞれ、リード用電源線８ａ，ライト／イレーズ用電源線８ｂをデコード回路２に選択的に接続するものである。

例えば、コア選択回路３２ｂの出力であるコア選択信号ＳＥＬｂが“Ｈ”のとき、即ちそのコアがデータ書込み又は消去モードのとき、レベルシフタ４０２ｂが活性化される。これにより、レベルシフタ４０２ｂから得られる電圧レベルがシフトされた制御信号によりトランスファゲート４０３ｂがオンし、ライト／イレーズ用電源線８ｂの書込み又は消去用電源電位（例えば昇圧された電位ＶＳＷ）がデコード回路２に供給される。コアが読み出しモードのときは、コア選択信号ＳＥＬｂは“Ｌ”であり、このときレベルシフタ４０２ａが活性化され、トランスファゲート４０３ａがオンする。これにより、リード用電源線８ａのリード用電源電位Ｖｄｄｒがトランスフアゲート４０３ａを介してデコード回路２に供給される。

図５には、図２Ａでは省略したイネーブル信号ＥＮＢａ，ＥＮＢｂの発生経路を示している。インタフェース回路１４においてコマンドをデコードして得られるデータ書込み信号ＷＲＩＴＥ又は消去信号ＥＲＡＳＥは、各コア毎に用意されたコアブロックレジスタ４２に、コア内のどのブロックが書込み又は消去として選択されたかを示す情報として保持される。このコアブロックレジスタ４２の情報に基づいて、コアビジー出力回路４３が、そのコアが書込み又は消去モードにあることを示すビジー出力として、イネーブル信号ＥＮＢｂ＝“Ｈ”を出すことになる。これらのコアブロックレジスタ４２及びコアビジー出力回路４３の詳細は後述する。

図６は、図１のアドレスバッファ１０の構成を示している。アドレスバッファ１０は、第１のバッファ段５０１、第２のバッファ段５０２及び第３のバッファ段５０３，５０４の３段構成となっている。第１のバッファ段５０１は、チップ外部から供給されるアドレス信号のノイズ低減や内部保護の機能を持つ。第２のバッフア段５０２では、供給されるアドレス信号をそのままスルーして第３のバッファ段５０３に供給すると共に、ラッチ回路５０５に供給する。

データ読み出しモードのときは、第２のバッファ段５０２をスルーしたアドレス信号が第３のバッフア段５０３において相補信号に変換されて、リード用アドレスバス線６ａに供給される。データ書込みのときは、アドレス信号は動作終了までラッチ回路５０５に保持され、そのアドレス信号が第３のバッファ段５０４に供給されて相補信号に変換されてライト／イレーズ用アドレスバス線６ｂに供給される。第２のバッファ段５０２におけるカウンタ５０６は、データ消去モードにおいて、ベリファイ動作の際にアドレスをインクリメントするためのものである。即ち、消去ベリファイにおいては、カウンタ５０６により順次更新されるアドレス信号がバッファ段５０４を介してライト／イレーズ用アドレスバス線６ｂに供給されることになる。

図７は、図５に示したコアブロックレジスタ４２とコアビジー出力回路４３の構成例を示している。コアフロックレジスタ４２は、各コア毎に、コア内のブロック数ｎに等しい数のレジスタＲ０〜Ｒｎ−１を有する。データ書込み信号ＷＲＩＴＥ又は消去信号ＥＲＡＳＥが入ると、選択されたコアの選択されたブロックに対応するレジスタにフラグ“Ｈ”が動作終了まで保持される。コアビジー出力回路４３は、コアレジスタブロック４２の各レジスタの出力の論理和をとるＯＲゲート４３１を有する。あるコアについて、書込み又は消去のブロックが一つでも選択されると、コアビジー出力回路４３ではＯＲゲート４３１がコアビジー出力（即ち、書込み又は消去イネーブル信号）ＥＮＢｂ＝“Ｈ”を出す。書込み又は消去の選択がなされていないコアにおいては、ＥＮＢｂ＝“Ｌ”であり、これは読出しイネーブルであることを示す。

図８は、コア内の具体構成を示し、図９は更にブロック内の構成を示す。各ブロックＢ０〜Ｂｎ−１は、図９に示すように、複数本ずつのビット線ＢＬとワード線ＷＬが交差して配設され、それらの交差部にメモリセルＭＣが配置される。各ブロックＢ０〜Ｂｎ−１は、ビット線ＢＬとワード線ＷＬが連続して配設されて、一括消去の単位となる。これらのブロックＢ０〜Ｂｎ−１の配列の端部にワード線を選択するメイン行デコーダ７０１が配置され、各ブロックの間にブロック選択を行う行サブデコーダ７０２が配置される。列デコーダは、各ブロックＢ０〜Ｂｎ−１のビット線端部に配置されてビット線選択を行うカラムゲート７０４と列プリデコーダ７０３とから構成されている。

図１０は、図１におけるリード用センスアンプ回路１１ａ及びベリファイ用センスアンプ回路１１ｂと外部入出力パッドの間に配置される入出力回路部の構成である。ＯＲゲート９０１，９０２は、図２Ａで説明した、各コアのコア選択回路３２ａが出力するデータポーリング信号ＰＯＬｉ（ｉ＝０〜ｍ−１）を順次足し算して出力するためのデータポーリング出力回路を構成している。出力切り換え回路９０４は、リード用センスアンプ回路１１ａの読出し出力と、データポーリング信号とを切り換えて出力バッファ９０６に転送する。

データ比較回路９０５は、データ書込み又は消去時にベリファイ用センスアンプ回路１１ｂによりベリファイ読出しされた出力データを判定する。書込みの場合であれば、入力バッファ９０７から供給される書き込みデータとベリファイ読出しデータを比較することになる。判定結果がＮＧであれば、その判定結果はライト／イレーズ制御回路１５に送られ、再書込みの制御がなされる。消去のときも同様に、ベリファイ結果がＮＧであればライト／イレーズ制御回路１５に送られ、再消去がなされる。

以上のように構成されたフラッシュメモリにおいて、データ書込み動作とデータ読み出し動作の同時実行の詳細、具体的にはあるコアについてデータ書込み中に他のコアでのデータ読み出しを行う場合の動作しを以下に説明する。チップに対して書込みコマンドが入力されると、インタフェース回路１４から書込みフラグＷＲＩＴＥが出力される。この内部信号を受けて、アドレスバッファ１０では、書き込みを行うメモリセルのアドレス信号が書込み終了までラッチされ、同時にライト／イレーズ用アドレスバス線６ｂにラッチしたアドレスデータが出力される。同時に書込み対象となったセルを含むブロックの情報がコアブロックレジスタ４２の対応するレジスタに、ビジー情報“Ｈ”として書き込まれる。こうして選択されたコアを例えば、コアＡとする。コアＡでは、コアビジー出力回路４３がコアビジー出力“Ｈ”（即ち、イネーブル信号ＥＮＢｂ＝“Ｈ”）を出力する。これにより、コアＡのコア選択信号ＳＥＬｂが“Ｈ”となり、コアＡへの読出し要求は禁止される。

また、イネーブル信号ＥＮＢｂとコア選択信号ＳＥＬｂとにより、ライト／イレーズ用アドレスバス線６ｂ上の書込み用アドレス信号が選択されたコアＡのデコード回路２に入力され、同時に各デコード回路２の電源にはライト／イレーズ用電源線８ｂの電源電位が供給され、コアＡのデータ線４にライト／イレーズ用データバス線７ｂが接続される。これにより、選択されたコアＡの選択されたメモリセルでのデータ書込みが実行される。

書込みモードでは、Ｉ／Ｏパッドから入力され、データ入力バッファ９０７を介してデータ比較回路９０５にラッチされた書き込みデータに対応して、書き込み負荷回路が制御される。その間に、コアＡ以外の例えばコアＢのメモリセルに対してデータ読み出し要求が入ると、コアＢでは、コアビジー出力即ちイネーブル信号ＥＮＢｂが“Ｌ”、コア選択信号ＳＥＬｂが“Ｌ”であるので、データ読出しが実行される。即ち、リード用アドレスバス線６ａのアドレス信号がコアＢのデコード回路に供給され、同時にそのデコード回路にはリード用電源電位が供給される。選択されたメモリセルのデータは、データ線４に読み出され、これがリード用データバス線７ａを介してリード用センスアンプ回路１１ａに転送されて検知増幅される。

読み出しアドレスとして、書込み実行中のコアＡ内のアドレスが入力されると、コアＡではイネーブル信号ＥＮＢｂが“Ｈ”であるため、コアＡでのデータポーリング信号ＰＯＬが“Ｈ”となる。このデータポーリング信号は、出力切り換え回路９０４により外部に出力される。データ読み出し動作は、書込み実行中のコアＡ以外のメモリセルのデータに関してはどこでも実行可能となり、バンクエリアの制限は無くなる。

次に、データ消去動作の実行中にデータ読み出し動作を行う場合の回路動作について説明する。データ消去コマンド命令が入力されると、インタフェース回路１４から消去フラグＥＲＡＳＥが出力される。これにより、消去対象のブロックレジスタにビジー情報“Ｈ”が書き込まれる。これと同時に、アドレスバッファ１０ではカウンタ回路５０６が動作し、全ブロックレジスタを順番にサーチする。そして、ビジー情報“Ｈ”が書き込まれているブロックを含むコアＡのアドレスと一致すると、コア選択信号ＳＥＬｂが“Ｈ”となり、書込みの場合と同様にコアＡのデコーダ回路に、ライト／イレーズ電源線８ｂの消去用電源が供給され、ライト／イレーズ用アドレスバス線６ｂのアドレスが供給され、ローカルデータ線がライト／イレーズ用データバス線７ｂに接続される。これにより、対象ブロックに消去電圧が印加される。この後、対象ブロックのメモリセルは、カウンタ回路５０６によりインクリメントされて順次ベリファイが実行される。以上の消去実行中の読出し動作は、上述の書込み実行中の場合と同様である。

次に、データポーリング回路動作を説明する。コアＡでの書込み又は消去実行中にコアＡに読出し命令が入力された時、コアＡのイネーブル信号ＥＮＢａは“Ｌ”、コアＡの選択信号ＳＥＬａも“Ｌ”である。これにより、コアＡでの読出し動作が禁止される。そしてこのときは、コアＡではデータポーリング信号ＰＯＬが“Ｈ”となり、これがポーリングバス線に出力され、データポーリング信号として出力切り換え回路９０４に入力される。出力切り換え回路９０４はその信号を受けて、出力バッファ回路９０６にセンスアンプ回路１１ａの出力ではなく、ポーリングデータを出力する。

図１１は、複数のコアＡ，Ｂ，Ｃに対して同時にデータ消去の命令があった場合の動作を示している。この場合、コアＡ，Ｂ，Ｃのコアブロックレジスタ４２にビジー情報が記憶される。これにより、消去対象ブロックを含むコアＡ，Ｂ，Ｃのコアビジー出力回路４３は、ビジー情報“Ｈ”即ち、イネーブル信号ＥＮＢｂ＝“Ｈ”を出力し、これらのコアに対しては読出し実行は禁止され、データポーリングされる。

［実施の形態２］次に、上記実施の形態で説明したフラッシュメモリについて、任意のコアの組み合わせにより、任意サイズのバンクを構成するフリーバンク方式の実施の形態を説明する。フリーバンク方式を実現するためには、図１２に示すようなバンク構成ＲＯＭ回路１１０を各コア毎に用意する。バンク構成ＲＯＭ回路１１０は、データ書き換えが可能な任意個数の不揮発性メモリセルＭＣ１，ＭＣ２，…，ＭＣｎを直列接続した記憶回路を構成している。原理的には一つのメモリセルでも可能であるが、ここでは安全を見込んで複数個用いている。

バンク構成ＲＯＭ回路１１０には、チップ外部からインタフェース回路１４を介して、選択的にデータ書込みを実行する。即ち、書込みを行わない場合、バンク構成ＲＯＭ回路１１０のメモリセルＭＣ１〜ＭＣｎのしきい値Ｖｔｈは低い。従ってこれを読み出すことにより、ノードＡは“Ｌ”となる。全メモリセルＭＣ１〜ＭＣｎにデータ書込みを実行してＶｔｈを高くすると、メモリセルＭＣ１〜ＭＣｎはオフして、ノードＡは“Ｈ”になる。即ち、複数のコアは、このバンク構成ＲＯＭ回路１１０の書込みにより、ノードＡが“Ｌ”であるグループ（以下、“Ｌ”グループ）と、ノードＡが“Ｈ”であるグループ（以下、“Ｈ”グループ）の二つに分けられる。

“Ｌ”グループのバンクビジー出力回路１２０Ａと“Ｈ”グループのバンクビジー出力回路１２０Ｂはそれぞれ、図１３及び図１４のように構成される。図１３に示すように、“Ｌ”グループのバンクビジー出力回路１２０Ａは、各コア毎に設けられたＡＮＤゲート１２１Ａによりそれぞれバンク構成ＲＯＭ回路１１０の出力をインバータ１２２により反転した“Ｈ”出力と、コアビジー出力回路４３のコアビジー出力の積をとる。そして、他の全コアでの対応するＡＮＤゲート１２１Ａの出力の和をＯＲゲート１２３Ａでとる。これにより、ＯＲゲート１２３Ａには、“Ｌ”グループのバンク内のいずれかのコアで書込み又は消去モードのとき（即ち、コアビジー出力“Ｈ”のとき）、“Ｈ”出力が得られる。これがトランジスタＱ１１を介して、バンクビジー出力“Ｈ”となる。

但し、バンクビジー出力が出されるのは、書込み命令ＷＲＩＴＥ又は消去命令ＥＲＡＳＥが入力されており、且つフリーバンク命令が入力されているときである。このときＡＮＤゲート１２４Ａの出力が“Ｈ”となり、トランジスタＱ１１がオンされる。それ以外のときは、トランジスタＱ１１はオフ、代わりにインバータ１２５Ａを介してリセット用トランジスタＱ１２がオンして、バンクビジー出力端子は“Ｌ”にリセットされる。

“Ｈ”グループのバンクビジー出力回路１２０Ｂは、図１４に示すように、ＡＮ Ｄゲート１２１Ｂによりバンク構成ＲＯＭ回路１１０の出力“Ｈ”と、コアビジー出力回路４３のコアビジー出力の積をとる。そして、他の全コアでの対応するＡＮＤゲート１２１Ｂの出力の和をＯＲゲート１２３Ｂでとる。これにより、ＯＲゲート１２３Ｂには、“Ｈ”グループのバンク内のいずれかのコアで書込み又は消去モードのとき（即ち、コアビジー出力“Ｈ”のとき）、“Ｈ”出力が得られる。

図１５は、この実施の形態のフリーバンク方式において、バンク内の任意のブロックでデータ書込み又は消去動作が行われるときにそのバンク内の全てのコアをビジーとするための各コア毎に設けられるコアビジー出力回路の構成である。図１３及び図１４に示したバンクビジー出力回路１２０Ａ，１２０Ｂの出力が、転送ゲートトランジスタＱ２１，Ｑ２２を介してＯＲ接続される。一方のトランジスタＱ２１はバンク構成ＲＯＭ回路１１０の出力をインバータ１４１により反転した信号により、他方のトランジスタＱ２２はバンク構成ＲＯＭ回路１１０の出力により直接制御される。

従って、“Ｌ”グループの場合は、バンク“Ｌ”ビジー回路１２０Ａの出力がトランジスタＱ２１を通ってオアゲート１４２に入る。一方、“Ｈ”グループの場合は、バンク“Ｈ”ビジー回路１２０Ｂの出力がトランジスタＱ２２を通ってオフゲート１４２に入る。ＯＲゲート１４２には、各コアのブロックレジスタの各レジスタ情報も入る。これにより、いずれかのバンクがビジーであると、そのバンクに所属する全コアについてのコアビジー出力“Ｈ”が得られる。これにより、そのバンクのデータ読出しは禁止され、チップ外部にはデータポーリング信号が出力される。

データ書込み又は消去動作が終了すると、図１３或いは図１４に示すＡＮＤゲート１２４Ａ，１２４Ｂの出力が“Ｌ”となり、バンクビジー出力はリセットされる。またこのとき、ブロックレジスタの全レジスタ出力も“Ｌ”となるので、図１５のコアビジー出力も“Ｌ”にリセットされる。また、フリーバンク方式から、フリーコア方式への変更は、バンクビジー出力回路１２０Ａ，１２０Ｂに入るフリーバンク命令を“Ｌ”とし、バンクビジー出力回路１２０Ａ，１２０Ｂをオフにすることで実現できる。フリーバンク命令は例えば、書き換え可能なＲＯＭ回路を用いて記憶することができる。このＲＯＭ回路を書き換えることにより、フリーバンク方式とフリーコア方式を自由に設定することが可能となる。

図１５は、バンク構成回路全体の接続例を示す。図１３〜図１５の説明から明らかなように、各バンクのバンクビジー出力を各コアのコアビジー出力回路４３に帰還することにより、“Ｈ”グループのコアを互いにリンクさせて一つのバンクとし、“Ｌ”グループのコアを互いにリンクさせてもう一つのバンクとすることができる。各バンクでのデータ書込み又は消去と、データ読出しの同時実行の動作は、基本的にフリーコア方式の場合と同様である。そしてこの実施の形態の場合、バンク構成ＲＯＭ回路１１０のデータ書き換えにより、“Ｌ”グループと“Ｈ”グループのバンク構成を任意に変更することが可能である。

［実施の形態３］図１７は、図１６のバンク構成回路を変形した実施の形態である。図１６の構成では、バンクビジー出力回路１２０Ａ，１２０ＢのＯＲゲート１２３Ａ，１２３Ｂに入る多数のビジー信号線が配線される。これに対して、図１７では、各バンク毎に１本ずつのビジー信号線１６３，１６４としている。これらのビジー信号線１６３，１６４は、プルアップ用ＰＭＯＳトランジスタＱ４３，Ｑ４４が設けられて、バンクビジーが出力されないときは、“Ｈ”レベルに設定される。各コアには、ＡＮＤゲート１２１Ａ，１２１Ｂの出力により制御されるトランジスタＱ４１，Ｑ４２がそれぞれビジー信号線１６３，１６４と接地の間に設けられている。従って、バンクビジーになると、トランジスタＱ４１或いはＱ４２がオンして、信号線１６３或いは１６４が“Ｌ”となり、これがインバータ１６１，１６２により反転されて、いずれかのバンクビジー出力回路１２０Ａ，１２０Ｂがバンクビジー出力“Ｈ”を出す。この実施の形態によると、信号線の数が大きく削減される。

［実施の形態４］図１８は、同様に図１６のバンク構成回路を変形した実施の形態である。この実施の形態は、図１６におけるＯＲゲート１２３Ａ，１２３Ｂを各コア部に分散してＯＲゲート１７１，１７２を配置したものである。これによっても、信号線の削減が図られる。また図１７の実施の形態では、トランジスタＱ４１，Ｑ４２により電流消費が発生するが、この実施の形態の場合にはその様な消費電流がなくなり、好ましい。

［実施の形態５］図１９は、図１６、図１７或いは図１８のバンク構成回路を変形して、バンクリード出力回路３９１を設けた実施の形態である。図１６、図１７或いは図１８の実施の形態では、各バンクビジー出力を、そのバンクを構成するコアのコアビジー出力回路にフィードバックさせることにより、フリーバンク方式を実現している。これに対してこの実施の形態では、バンクビジー情報をフィードバックせず、各バンクビジー情報と、バンクリード出力回路３９１により得られる各バンクリード情報を出力側で比較することにより、データ書込み／消去モードにあるバンク内への読出しアドレス入力（リード情報）を検出して、データポーリングすることにより、見かけ上フリーバンク方式を実現している。

即ち、コアビジー出力回路４３により、このコアがデータ書込み／消去モードとして選択されてコアビジー出力ＥＮＢｂ＝“Ｈ”が出されると、バンク構成ＲＯＭ回路１１０により決まる“Ｈ”グループ、“Ｌ”グループの情報に応じて、ＡＮＤゲートＧ１７，Ｇ１６のいずれかにバンクビジー出力が得られる。これらの出力は、ＯＲゲートＧ１９，Ｇ１８により他のコアのバンクビジー出力との和がとられる。

また、ＡＮＤゲートＧ２０では、コアビジー出力回路４３の出力と、リード用アドレス線からのコア選択信号の一致を検出し、このコアがデータ書込み／消去モードにあり、その後読出し要求が入ったときにデータポーリング出力“Ｈ”を出す。一方、バンクリード出力回路３９１では、リード用アドレスバス線からのコア選択信号がＡＮＤゲートＧ１１により検知される。このＡＮＤゲートＧ１１の出力が“Ｈ”即ち、リード情報がでると、バンク構成ＲＯＭ回路１１０からの“Ｈ”グループ、“Ｌ”グループ情報に応じてＡＮＤゲートＧ１２，Ｇ１３のいずれかにバンクリード情報“Ｈ”が出力される。これらも、ＯＲゲートＧ１４，Ｇ１５により他のコアでのリード情報との和がとられて、出力段に転送される。

出力段では、ＡＮＤゲートＧ２３，Ｇ２４によりそれぞれ、“Ｈ”グループのバンクビジー情報とリード情報との一致検出、“Ｌ”グループのバンクビジー情報とリード情報との一致検出が行われる。ＡＮＤゲートＧ２０，Ｇ２３，Ｇ２４の出力はＯＲゲートＧ２２により和がとられる。これにより、一方のバンクがデータ書込み又は消去モードにあり、これに読出し要求が入ったときにはデータポーリングすることにより、実質的にフリーバンク方式が得られる。

［実施の形態６］図２０は、バンク構成ＲＯＭ回路１１０を変形した実施の形態である。この実施の形態では、フューズＦＳを用いてバンク構成ＲＯＭ回路１１０を構成している。この場合にも、メモリチップができた後、フューズＦＳを選択的に切断することにより、任意サイズの“Ｌ”グループと“Ｈ”グループのバンク構成が実現できる。但しこの方式では、一旦バンク構成を設定した後は、バンクサイズの変更はできず、またフリーコア方式に戻すこともできない。

［実施の形態７］次に、上記各実施の形態で説明したフラッシュメモリにおいて、データ読出しを高速に行なう実施の形態について説明する。高速データ読み出しモードでは、リード用アドレスバス線６ａ、リード用データバス線７ａ、及びこのデータバス線７ａに接続されたリード用センスアンプ回路１１ａを第１のデータ読み出し経路とし、ライト／イレーズ用アドレスバス線６ｂ、ライト／イレーズ用データバス線７ｂ、及びこのデータバス線７ｂに接続されたベリファイ用センスアンプ回路１１ｂを第２のデータ読み出し経路として、これらのデータ読出し経路を半周期ずつオーバラップ動作させて高速データ読出しを行う。この様な高速データ読み出し動作を実現するためには、図２Ａに示す各コアのコア選択回路３２ａ，３２ｂ、図５に示す電源線スイッチ回路４１、図６に示すアドレスバッファ１０、図１０に示す出力切り換え回路９０４等の変更を要する。

まず、高速リード命令が入力されると、図２１に示すように、各コアのコア選択回路３２ａ，３２ｂに入るイネーブル信号ＥＮＢａ，ＥＮＢｂの端子は、ＮＭＯＳトランジスタＱＮ２１１，ＱＮ２１２によりコアビジー出力回路４３とは電気回路的に切り離され、プルアップ用ＰＭＯＳトランジスタＱＰ２１，ＱＰ２２がオンして、共に“Ｈ”の状態に固定されるようにする。同時に、図２２に示すように、高速リード命令により、コア選択回路３２ｂの電源線スイッチ回路４１への経路のＮＭＯＳトランジスタＱＮ２２１がオフ、短絡用ＮＭＯＳトランジスタＱＮ２２２がオンして、“Ｌ”に固定されるようにする。これにより、全コアのコア選択信号ＳＥＬａ，ＳＥＬｂは、アドレスバス線６ａ，６ｂのコアアドレス信号のみで決定され、かつ、デコーダ電源は必ずリード用電源線８ａと接続される。

アドレスバッファ１０は、図６に示す第２のバッファ段５０２の部分が、図２３に示すように２セットのラッチ回路１９１，１９２を持つように変更される。これらのラッチ回路１９１，１９２は、読出し対象メモリセルのアドレスをタイミング信号ＰＵＬＳＥｂ，ＰＵＬＳＥａにより交互にラッチして、アドレスバス線６ａ，６ｂに供給するためのものである。

タイミング信号ＰＵＬＳＥａ，ＰＵＬＳＥｂを発生するためには、図２３に示すように、アドレス遷移を検知してクロックＣＬＫを発生するクロック発生回路１９３と、このクロック発生回路１９３の出力をカウントして周期が２倍のカウント出力ＣＯＵＮＴを出すカウンタ回路１９４を備える。そして、クロックＣＬＫにより活性化されるＡＮＤゲート１９６，１９７を設け、ＡＮＤゲート１９６にはカウント出力ＣＯＵＮＴをそのまま、ＡＮＤゲート１９７にはインバータ１９５で反転して入れることにより、半周期ずれたタイミング信号ＰＵＬＳＥａ，ＰＵＬＳＥｂを発生させる。

図２４は、図２３の回路動作タイミング図である。図示のように、入力アドレスに同期してクロックＣＬＫが発生され、これに基づいてタイミング信号ＰＵＬＳＥａ，ＰＵＬＳＥｂが発生される。このタイミング信号ＰＵＬＳＥａ，ＰＵＬＳＥｂによりラッチ回路１９２，１９１を制御することにより、アドレスバス線６ａ，６ｂに交互にアドレスが転送されることになる。

ラッチ回路１９１，１９２の出力には、図６に示したように第３のバッファ段が設けられるが、この場合ラッチ回路１９１，１９２と第３のバッファ段の間には、図では省略したが出力比較回路が設けられる。これは、入力アドレスが同一コアの場合は、後から入力されたアドレスを第３のバッフア段に出力せず、データポーリング信号を出力するためである。この様なデータポーリングにより、同一コアの同時選択による回路破壊や誤動作が防止される。

また、図２５に示すように、ベリファイ用センスアンプ回路１１ｂの出力と、リード用センスアンプ回路１１ａの出力を切り換える出力切り換え回路２１０が必要になる。この出力切り換え回路２１０は、クロックＣＬＫにより制御されてベリファイ用センスアンプ回路１１ｂと出力とリード用センスアンプ回路１１ａの出力を交互に切り換えて、出力バッファ回路へデータを出力する。

図２６は、この実施の形態での高速データ読み出しの動作タイミング図を示す。図２４に示すアドレス（１）、（２）、・・・対応して各センスアンプ回路１１ａ，１１ｂに半周期ずつずれて得られる読出しデータが、クロックＣＬＫにより制御されて高速読出し出力Ｄｏｕｔとして出力される。この実施の形態の方式では、ランダムなアドレスへの読出しが通常の半周期で可能な高速データ読み出しとなる。ただし、同一コアへの読出しは禁止され、データポーリングされる。また、チップ外部からのアドレスサイクルをチップ内部で倍のサイクルに倍増しているので、出力データが１サイクル分ずれる。但し、そのようなシステムを知ってシステムを作れば、高速のチップアクセスを実現できる。

なお、高速リード命令は、例えばチップ外部からコマンドにより制御される。あるいはＯＴＰとして使用するならば、チップ内にＲＯＭセルで構成されるデータ記憶回路を持ち、そこにデータを書くか否かで高速リード命令をコントロールしても良い。

次に、この発明によるフラッシュメモリでの電源システムの具体的な実施の形態を説明する。その説明に先立って、メモリセルの動作電圧関係を示すと、図２７のようになる。データ読み出し時は、メモリセルのゲート（ワード線）に昇圧電位５Ｖ、ドレインに１Ｖ、ソースに０Ｖを印加し、セルに流れる電流をセンスアンプで検出する。書込み時は、ワード線に昇圧電位、ドレインに５Ｖ、ソースに０Ｖを印加し、ドレイン，ソース間に発生するホットエレクトロンをフローテイングゲートに注入する。データ消去時は、ドレインをオープンとし、ワード線に−７Ｖ、ソースに５Ｖを印加し、フローティングゲート・ソース間の高電圧によりＦＮトンネリングによって電子を放出させる。

図２８は、メモリセルに対する読み出し、書込み及び消去時の電圧印加システムの概略を示す。メモリセルのワード線は、行デコーダにより駆動される。このデコーダの高電位レベルは、スイッチＳＷ１により、読み出し時はＶｄｄｒ＝５Ｖ、書込み時はＶＳＷ＝８Ｖに接続される。行デコーダの低電位レベルは、スイッチＳＷ３により、消去時はＶＢＢ＝−７Ｖに接続される。これにより、ワード線即ち、メモリセルのゲートＧには、読み出し時は５Ｖ、書込み時は８Ｖ、消去時は−７Ｖが印加される。

メモリセルのドレインＤは、読出し時はセンスアンプに接続されてセンスアンプを介して１Ｖが印加され、書込み時はロードＬＯＡＤに接続されてこれを介して、５Ｖが印加される。消去時はドレインはオープンとされる。メモリセルのソースＳは、消去時はＬＯＡＤを介して５Ｖが印加され、他のモードでは接地される。ＬＯＡＤは、スイッチＳＷ２を介して、Ｖｄｄとチャージポンプ出力Ｖｄｄｐに接続される。

［実施の形態８］図２９は、リード用電源１２ａ及びライト／イレーズ用電源１２ｂの構成例である。リード用電源１２ａ及びライト／イレーズ用電源１２ｂは、例えばバンドギャップリファレンス（ＢＧＲ）回路を用いた基準電位発生回路３２０の出力を元に所望のレベルが発生される。このとき、所望のレベルの発生法には、次の３つのケースがある。
ケース（１）：チャージポンプ回路をオン／オフ制御する。
ケース（２）：ケース（１）で得られる出力を更にレギュレータで制御する。
ケース（３）：ケース（１）で得られる出力と定電位（例えばＶSS）とをスイッチする。

図２９において、リード用電源１２ａ、及びライト／イレーズ用電源１２ｂの３つの電源線８ｂ（１）〜（３）のうち電源線（２）がケース（１）に当たる。即ち、リード用電源１２ａ及びライト／イレーズ用電源線６ｂ（２）では、チャージポンプ回路をオンオフ制御する制御回路３２２，３２４ｂと、これらにより制御されるチャージポンプ回路３２３，３２５ｂにより構成される。これらの電源回路では、電源レベルが所望のレベル以下であれば、チャージポンプ回路が駆動され、所望のレベルに達したらチャージポンプ回路は動作停止するという制御がなされる。

ライト／イレーズ用電源線８ｂ（１）は、ケース（２）に当たり、オンオフ用制御回路３２４ａとこれにより制御されるチャージポンプ回路３２５ａ及びチャージポンプ回路３２５ａの出力レベルを制御するレギュレータ制御回路３２６を有する。これは具体的には、８Ｖの書込み電圧と、６．５Ｖのベリファイ読出し用電圧を用いて書込みとベリファイを繰り返す自動データ書込み動作等に用いられるもので、その様な電圧制御にレギュレータ制御回路３２６が用いられる。

ライト／イレーズ用電源線８ｂ（３）は、ケース（３）に当たり、オンオフ制御用の制御回路３２４ｃとこれにより制御される、負電位用のチャージポンプ回路３２５ｃ及びこのチャージポンプ回路３２５ｃの出力をスイッチするスイッチ回路３２７を有する。スイッチ回路３２７は、チャージポンプ回路３２５ｃが動作していないときに、ＶSSを出力するために設けられている。以上の３系統のライト／イレーズ電源は、ライトステートマシーン３２１により出力されるオートコントロール信号により、書込み／消去の動作モードに応じて活性化される。

図３０は、図２９に示す電源回路の電源線を動作モードに応じて切り換えて各コアに供給するアドレス線スイッチ回路３の一部である電源線スイッチ回路１６の構成である。電源線スイッチ回路１６は図示のように、３つのスイッチ回路ＳＷ１〜ＳＷ３により構成される。これらのスイッチＳＷ１〜ＳＷ３は、この例ではコアスイッチ制御回路２５０（具体的には、図５及び図７で説明したコアビジー出力回路４２に対応する）の出力である書込み／消去イネーブル信号ＥＮＢｂにより制御される。

図３１は、図２９におけるチャージポンプのオンオフ制御を行う制御回路３２４（３２２も同様）の構成例である。チャージポンプ回路３２３，３２５等から得られる出力ＶＣＰを抵抗ＲloadとＲrefの分圧回路により検知して、これと基準電圧Ｖrefとを比較する演算増幅器３３１を用いている。演算増幅器３３１の出力はバッファ３３２を介して、チャージポンプイネーブル信号ＣＰＥＮＢとしして取り出される。

図３２は、リード用電源線８ａに得られるリード用電源と、ライト／イレーズ用電源線８ｂ（１）、（２）に得られる正のライト／イレーズ用電源とを切り換えるスイッチ回路ＳＷ１，ＳＷ２の構成例である。イネーブル信号ＳＷＥＮＢ（図２９のイネーブル信号ＥＮＢｂに相当する）により制御されるレベルシフタ２３０により、電圧レベルがＶCC系からチャージポンプ回路からの正の高電位電源ＶＣＰとＶSSの間の電圧にシフトされた制御信号が発生される。この制御信号がインバータ２３３，２３４を介して、出力段トランジスタＱＰ３，ＱＮ３，ＱＰ４をオンオフ制御する。即ち、インバータ２３３の出力が“Ｈ”であれば、ＮＭＯＳトランジスタＱＮ３，ＰＭＯＳトランジスタＱＰ４がオンして、読出し電源Ｖｄｄｒが出力される。インバータ２３３の出力が“Ｌ”であれば、ＰＭＯＳトランジスタＱＰ３がオンして、昇圧された電源ＶＳＷが出力される。

図３３は、ライト／イレーズ用電源線８ｂ（３）に得られる負の電源電位ＶＢＢと接地電位ＶSSとを切り換えるスイッチ回路ＳＷ３の構成例である。イネーブル信号ＳＷＥＮＢにより制御されるレベルシフタ２４０により、電圧レベルがＶCC系から、中間電位電源ＶＳＷと負電源電位ＶＢＢの間にシフトされた制御信号が発生される。この制御信号をインバータ２４３，２４４を介して、出力段トランジスタＱＮ１７，ＱＮ１８，ＱＰ１５を制御する。即ち、インバータ２４３の出力が“Ｈ”であれば、ＮＭＯＳトランジスタＱＮ１７がオンして、負電源ＶＢＢが出力される。インバータ２４３の出力が“Ｌ”であれば、ＰＭＯＳトランジスタＱＰ１５及びＮＭＯＳトランジスタＱＮ１８がオンして、ＶSSが出力される。

図３０で説明した電源スイッチ制御方式では、各コアの電源はデータ書込み又は消去動作の間、リード用電源又はライト／イレーズ用電源に固定されるので、複数のコアにまたがって書込み／消去を行うフリーバンク方式の場合にコア選択のアドレス切り換えと無関係に電源遷移を行うことができる。但し、フリーバンク方式ではブロックレジスタの選択されたコアの個数により電源が駆動する容量が異なる。このため、電源遷移時間が選択コアの数に応じてばらつき、或いは選択コアの数が少ない場合には電源遷移が発振するおそれがある。

この様な問題を解決する方法としては、次の二つが考えられる。第１は、コア選択数によらず、電源制御回路（レギュレータ）の負荷の大きさを略一定に保つことである。具体的には、電源制御回路に選択的に接続されるダミー負荷容量を設け、内部電源電圧或いは外部電源電圧を検知してその検知結果に応じて負荷容量を制御する。第２は、コア選択数に応じて駆動能力を切り換えるようにすることである。この場合も具体的には、内部電源電圧或いは外部電源電圧を検知して、その検知信号に応じて駆動能力を切り換えるようにする。具体的にその様な実施の形態の電圧制御回路を以下に説明する。

［実施の形態９］図３４は、第１の方法による一つの実施の形態の電圧加算型の電源制御回路である。レギュレータ本体２６０は、チャージポンプ回路の出力ＶＣＰをレベル制御して取り出す差動回路構成のＰＭＯＳトランジスタＱＰ２１，ＱＰ２２、ＮＭＯＳトランジスタＱＮ２１，ＱＮ２２と、これを出力レベルに応じて制御するための二つの演算増幅器ＯＰ１，ＯＰ２を有する。出力レベルは抵抗ＲloadとＲrefの分圧出力として監視し、これを演算増幅器ＯＰ１，ＯＰ２に帰還して所定の電圧レベルを得るようにしている。抵抗Ｒloadは、モード信号ＭＯＤＥ１〜ＭＯＤＥ４により制御されるスイッチ２６１により切り換え可能とされ、これにより必要な電源レベルが制御される。

この様な電圧制御型のレギュレータ本体２６０の出力端子に、この実施の形態では、複数のダミーコア容量Ｃが任意に選択されて接続されるようにしている。ダミーコア容量Ｃは、コア選択信号により制御されるＰＭＯＳトランジスタＱＰ２３により出力端子に選択的に接続される。具体的には、レギュレータの負荷が、常に全コア選択時の容量と一致するように、ダミーコア容量Ｃが接続されるようにする。以上のような、ダミーコア容量の付加制御により、コア選択数によらず、一定の電源遷移を実現することができる。

具体的には、１コアの容量をＣ(core)、選択コア数をｍ(selct)、全コア数をｍ（total）としたとき、付加するダミーコア容量Ｃ(dummy)が、下記数１を満たすように制御すればよい。

［数１］
Ｃ（dummy）＝｛ｍ（tatal）−ｍ（select）｝・Ｃ（core）
［実施の形態１０］ 図３５は、第１の方法によるもう一つの実施の形態であり、電流加算型の電源制御回路に対して同様の工夫を加えたものである。レギュレータ本体２８０は、これも知られているもので、出力電圧の監視にＲ／２Ｒラダー回路と電流経路を切り換えるスイッチ２７１を用いた電流加算方式を利用している。この場合も、レギュレータ２０８の出力端子に、ダミーコア容量Ｃを選択的に接続することにより、上の実施の形態と同様に、常に全コア選択時と同じ負荷容量となるようにする。これにより、コア選択数によらず、一定の電源遷移を実現することができる。

［実施の形態１１］ 図３６は、第２の方法による実施の形態である。レギュレータ２６０ａは、図３４に示す電圧加算型のレギュレータ本体２６０を基本として、ドライブ用のＰＭＯＳトランジスタＱＰ２２とＮＭＯＳトランジスタＱＮ２２とを複数系統並列に設けている。これらの各系統には、スイッチ用ＰＭＯＳトランジスタＱＰ２４及びＮＭＯＳトランジスタＱＮ２４を挿入して、これらをコア選択の状態に応じて選択的にオンオフ制御する。

具体的には、選択コア数をｍ(selct)、単位ドライバ／負荷のトランジスタサイズをＷ（unit）、選択コア数に応じて制御されるドライバ／負荷のトランジスタサイズをＷ（control）として、Ｗ(control)＝ｍ（select）・Ｗ（unit）を満たすように、制御すればよい。これにより、コア選択数に応じて電源制御回路の駆動能力の切り換え（具体的には実質的なトランジスタサイズの切り換え）を行い、コア数によらず一定の電源遷移を実現することができる。

［実施の形態１２］図３７は、第２の方法による別の実施の形態であり、レギュレータ２８０ａは、図３５に示す電流加算型のレギュレータ本体２８０を基本として、負荷ＰＭＯＳトランジスタＱＰ２２とドライバＮＭＯＳトランジスタＱＮ２２とを複数系統並列に設けている。これらの各系統には、スイッチ用ＰＭＯＳトランジスタＱＰ２４及びＮＭＯＳトランジスタＱＮ２４を挿入して、これらをコア選択の状態に応じて選択的にオンオフ制御する。これにより、図３６と同様に、コア選択数に応じて電源制御回路の駆動能力の切り換えを行い、コア数によらず一定の電源遷移を実現することができる。

［実施の形態１３］図３８は、図３０の実施の形態の電源線スイッチ制御方式を変形した実施の形態である。この実施の形態では、ビジー出力回路３０１の出力と、コアアドレス信号の一致をＡＮＤゲート３０２により検知して、電源線スイッチ１６を制御する。この場合、ビジー出力回路３０１は、図３９に示すように、各コアプロックレジスタ４２の全レジスタのオアをとり、ビジー出力を出すものとする。

この実施の形態の方式では、ライト／イレーズ用電源線８ｂに接続されるコアは常に１個に限られる。従って、ライト／イレーズ用電源に付加される容量は常に一定であり、ライト／イレーズ用電源の制御性（短時間でのレベル変動）及び、安定性（耐発振性）に優れたものとなる。一方、リード用電源線に接続されるコアは、全コア又は書込み／消去モードの１コアを除くコア数となる。これにより、リード用電源に付加される容量もほぼ一定となり、制御性および安定性に優れたものとなる。

［実施の形態１４］次に、リード用電源とライト／イレーズ用電源をスイッチングする際の好ましい制御方法について述べる。フリーコア方式、フリーバンク方式ともに、チップ内のリード用電源及び電源線、ライト／イレーズ用電及び電源線はそれぞれ１セットしか用意されていない。このため、データ書込み又は消去動作終了時に、ライト／イレーズ用電源からリード用電源への切り換えを行うと、切り換えに伴う電源電位変動が生じる。この様子を図４０に示す。コアＡについてのデータ書込み／消去と、コアＢについてのデータ読出しが同時に行われている場合に、コアＡの動作が終了して電源切り換えを行うと、図４０に示すようにリード用電源電位にバンプが発生し、読出し動作を行っているコアＢでは、この電源変動によりアクセスの遅れや、誤データの出力が生じるおそれがある。

これを防止するためには、図４１に示すように、ライト／イレーズ用電源は、選択コアをリード用電源に切り換える時点で、既にリード用電源と同じ電位になっているように、切り換えに先立って電源遷移を与える。この様な切り換え制御を行うことにより、リード用電源電位変動が防止され、同時に読み出し動作中のコアでの誤動作が防止される。

［実施の形態１５］ 次に、コア内のセルアレイブロックの配置と、アドレスバス線、データバス線、電源線等の効率的な好ましい配置関係の実施の形態を説明する。図４２及び図４３は、その様な好ましいレイアウト例である。１コアがｎ個のアレイブロックで構成される場合、図４２に示すように、１コアを１行×ｎ列で構成するか、或いは図４３に示すように２行×（ｎ／２）列で構成する。

図４３のように、２行で１コアを構成する場合は、コア内のローカルバス線（アドレス線、データ線、電源線を含む）を向かい合うブロック間で共通にできるのでメリットがあるが、共通バス線（アドレス線、データ線、電源線を含む）のレイアウト領域が増加する。１行もしくは２行構成のどちらを選択するかは、全体のレイアウト領域を勘案する。３行以上で１コアを構成すると、共通バス線の長さが増大するためレイアウトが最小とはならない。２行で１コアを構成する場合、ｎが奇数であると、２行×［（ｎ＋１）／２］列の構成となる。

各コアに共通の共通バスを行方向に配線し、且つ各コアにスイッチ回路（アドレス線スイッチ、データ線スイッチ、及び電源線スイッチ）を配置することにより、共通バスと各コアの間で最短距離でアドレス、データ、電源の各線が配線されるから、効率的なレイアウトとなる。更に各コアのスイッチ回路として、アドレス線スイッチ、データ線スイッチ、電源線スイッチを行方向に配列することでレイアウトはさらに最密なパターンとなる。各コアのローカルアドレス線スイッチは共通バス線と平行に配置するか、多層配線を用いる場合には共通バス線の下に配置する。

図４２の１行構成のコアと、図４３の２行構成のコアを比較した場合、１行構成コアでは共通バス線及びスイッチ回路のレイアウトが小さくなるが、ローカルバス線が長くなる。１行構成と２行構成のどちらを選択するかは、チップ全体の共通バス線長＋ローカルバス線長により判断することとなる。この点を以下に具体的に説明する。

いま、図１に示すように、全コア数 をｍ(total)、１コア内のブロック数をｎとし、且つ１ブロックの行方向の長さをｘ(Block)、１ブロックの列方向の長さをｙ(Block)とする。このとき、１行構成コアでの共通バス線長＋ローカルバス線長ｌ（１行）は、下記数２となる。

［数２］
ｌ(１行) ＝ｙ(Block) * ｎ * ｍ(total) ＋ｘ(Block) * ｍ(total)
一方、２行構成コアでの共通バス線長＋ローカルバス線長ｌ（２行）は、下記数３となる。

［数３］
ｌ(２行)
＝（１/２）* ｙ(Block) * ｎ * ｍ(total)＋２ * ｘ(Block) * ｍ(total)
これらの大小関係は、（１/２）* ｎ * ｙ(Block) ＜ ｘ(Block)の場合には、ｌ（１行）＜ｌ（２行）であり、１行構成が有利である。逆の場合は２行構成が有利となる。但し、上の式はブロック数ｎが偶数の場合であり、ｎが奇数の場合には（ｎ＋１）をｎの代わりに代入すれば良い。以上の構成により、フリーバンク方式及びフリーコア方式における最密なレイアウトを実現することができる。

［実施の形態１６］図４４は、図３６に示したレギュレータ電源２６０ａを変形した実施の形態である。演算増幅器ＯＰ１，ＯＰ２は、電源出力端子に接続された抵抗Ｒ１，Ｒ２による検出電圧ＶＩＮＴＥＲが帰還されて、内部電源電位ＶＩＮＴが所定の制御レベルになったときに、ＶＩＮＴＥＲ＝Ｖｒｅｆとなるように全体を制御する。演算増幅器ＯＰ１，ＯＰ２に設けられたダイオード接続のトランジスタＱＮ４２，ＱＮ４３はリーク用である。演算増幅器ＯＰ１により制御される電流源ＰＭＯＳトランジスタＱＰ４１の電流を基準として、チャージポンプ回路出力ＶＣＰにより負荷容量に電流を供給する駆動能力の異なる二つのドライブ回路４０１，４０２が設けられている。

ドライブ回路４０１，４０２のＰＭＯＳトランジスタＱＰ４８，ＱＰ４９は、スイッチ回路４０３，４０４により選択的に演算増幅器ＯＰ１により制御される電流源のノードＮ３又は昇圧電圧ＶＣＰの端子に接続される。ドライブ回路４０１，４０２のＮＭＯＳトランジスタＱＮ４６，ＱＮ４７のゲートは、スイッチ回路４０５，４０６により選択的に演算増幅器ＯＰ２の出力ノードＮ２又は接地電位に接続される。

スイッチ回路４０３と４０５は、制御信号ＳＥＬ１とこれと補の信号ＳＥＬ１Ｂにより制御される。スイッチ回路４０４と４０６は、制御信号ＳＥＬ２とこれと補の信号ＳＥＬ２Ｂにより制御される。制御信号ＳＥＬ１＝“Ｈ”のとき、ドライブ回路４０１のＰＭＯＳトランジスタＱＰ４８，ＮＭＯＳトランジスタＱＮ４６がそれぞれノードＮ３，Ｎ２により制御されて、電圧ＶＣＰから出力端子に電流を供給する。制御信号ＳＥＬ２＝“Ｈ”のとき、ドライブ回路４０２のＰＭＯＳトランジスタＱＰ４９，ＮＭＯＳトランジスタＱＮ４７がそれぞれノードＮ３，Ｎ２により制御されて、電圧ＶＣＰから出力端子に電流を供給する。また、制御信号ＳＥＬ１，ＳＥＬ２を共に“Ｈ”にすることにより、ドライブ回路４０１，４０２を共に活性化することも可能である。

例えば、一方のドライブ回路４０１の駆動能力は、他方のドライブ回路４０２のそれの２倍に設計されているものとする。これらのドライブ回路４０１，４０２は、負荷容量に応じて、制御信号ＳＥＬ１，ＳＥＬ２により切り換えられる。即ち、負荷容量の小さい動作モードでは、ドライブ回路４０２が活性化され、負荷容量の大きい動作モードではドライブ回路４０１が活性化されるようにすることで、電源電位の遷移の遅れや発振等を防止することができる。

この様な電源の駆動能力の切り換え制御を行うことの有効性を、以下に具体的に説明する。図４５は、電源の負荷容量（Ｃ）と駆動能力（Ｗ）の比と、電源遷移時間の関係を示している。最も早い遷移が可能なＣ／ＷをＸとして、Ｃ／Ｗ＜Ｘのときは発振等による遷移の遅れが生じる。Ｃ／Ｗ＞Ｘでは安定動作をするが、Ｃ／Ｗが大きくなるほど遷移時間が比例的に大きくなるという、理論直線にのる。Ｃ／ＷがＸに近づくにつれて徐々に理論直線からずれてくるのは、内部電源のオーバーシュートやアンダーシュートにより安定までに時間がかかるためである。内部電源をある遷移時間Ｔ１以下で安定に遷移させるためには、Ｘ＜Ｃ／Ｗ＜Ｘ１となるように設定しなければならない。従って、負荷容量Ｃが複数の異なる値を持つ場合には、駆動能力Ｗを切り換え制御することが有効になる。

具体的に、図４４の電源レギュレータ回路において、制御信号ＳＥＬ１が“Ｈ”のときは、ＳＥＬ２が“Ｈ”のときに比べて、負荷容量が２倍になるものとする。また図４４においてドライブ回路が一つだけであるとして、その駆動能力が、制御信号ＳＥＬ２＝“Ｈ”の負荷条件を基本として時間Ｔ１で電源遷移させるため、Ｃ／Ｗ＝Ｘ１になるように設定されたとする。そうすると、制御信号ＳＥＬ１＝“Ｈ”の負荷条件の下では、Ｃ／Ｗが２・Ｘ１となり、規定の遷移時間を大きく超えてしまう。従って上述のように、制御信号ＳＥＬ２で制御されるドライブ回路４０２と別の、制御信号ＳＥＬ１で選択されるドライブ回路４０１を用意して、その駆動能力をドライブ回路４０２の２倍に設定することにより、負荷容量によらず、規定の遷移時間を得ることができる。

この実施の形態は、外部電源レベルの変動に対しても有効である。図４６は、内部電源のＣ／Ｗと電源遷移時間の関係を、異なる外部電源レベルについて示している。即ち、外部電源が低いときには、発振を起こさず最も速い遷移が可能なＣ／ＷがＸであるのに対し、外部電源が高くなると、これがＸ′となる。これは、内部電源の負荷容量と駆動能力が同じであっても、外部電源が高いときは駆動トランジスタの能力が高くなり、充放電が速くなるため、内部電源が発振しやすくなることを示している。内部電源を時間Ｔ１で遷移させたい場合、外部電源が低いときは、Ｘ＜Ｃ／Ｗ＜Ｘ１であるのに対し、外部電源が高いときは、Ｘ′＜Ｃ／Ｗ＜Ｘ１′となり、Ｃ／Ｗが高い方にスライドする。

従って、駆動能力を可変としない場合には、発振しない時間Ｔ１での遷移の条件を満たすため、駆動能力と負荷をＸ′＜Ｃ／Ｗ＜Ｘ１の範囲に設定しなければならず、設計の許容範囲が狭いものとなる。これに対して、図４４のように駆動能力を切り換え制御することにより、設定の幅を広げることができる。この場合、制御信号ＳＥＬ１，ＳＥＬ２としては、外部電源検知回路の出力等を用いることになる。

［実施の形態１７］ここまでの実施の形態では専らフラッシュメモリについて説明した。図１に示したように、大規模のフラッシュメモリで多数のコアを配列する場合、各コアに共通に用いられるデータバス線、アドレスバス線等は通常コアの領域外部に配置される。同様のレイアウトは、フラッシュメモリに限らず、複数の機能ブロックを配列する各種半導体集積回路で利用されている。しかし、コアや機能ブロック数が増加すると、バス線領域のチップに占める面積が増大し、エリアペナルティが大きくなる。

そこで、この様なエリアペナルティの低減、従ってチップサイズ縮小を可能とした実施の形態を図４７に示す。図４７では、複数の機能ブロックＢＬＫｉ（図の場合、ｉ＝０〜３）が行（Ｘ）方向に配列させている。各機能ブロックＢＬＫｉは、先の実施の形態で説明したような同種のメモリコア回路であってもよいし、メモリ回路以外の例えば論理回路ブロックであってもよい。即ち、機能ブロックＢＬＫｉは、それぞれがある回路機能の固まりとしてまとめられている。各機能ブロックＢＬＫｉには、それぞれ外部との信号授受を行うための信号線１１０が形成されている。

この実施の形態においては、各機能ブロックＢＬＫｉに共通に用いられる共通バス線１０１は、各機能ブロックＢＬＫｉの領域上に、Ｘ方向に各機能ブロックＢＬＫｉにまたがって配設されている。各機能ブロックＢＬＫｉの領域の信号線１１０は下層配線であり、共通バス線１０１は信号線１１０上に層間絶縁膜を介して形成された上層配線であって、共通バス線１０１は適当な箇所でコンタクト１１１により各機能ブロックＢＬＫｉの信号線１１０に接続されている。

この様なレイアウトを採用することにより、機能ブロックＢＬＫｉの領域と別に共通バス線領域を設ける場合に比べて、チップサイズの縮小が可能になる。また共通バス線を各機能ブロックＢＬＫｉに引き込むための引き込み配線も不要となる。

［実施の形態１８］図４８は、上の実施の形態１７と同様の手法を、図１で説明したフラッシュメモリに適用した実施の形態である。即ち、図４７の機能ブロックＢＬＫｉに相当するものとして、フラッシュメモリのセルアレイを構成するコアがＸ方向に配列されている。各コアに付属して、アドレス信号をデコードするデコード回路（図１における行列デコーダ２に相当）として、コア選択を行うプリデコーダ１０５と、このプリデコーダ１０５の出力デコード信号を更にデコードしてコア内の行列選択をする行（Ｘ）デコーダ１０３及び列（Ｙ）デコーダ１０４を有する。

そしてこの実施の形態では、各コアに付属するプリデコーダ１０５の領域上に、Ｘ方向に連続して、全コアで共通に用いられる共通バス線１０２が配設される。これにより、コア領域の外に共通バス線領域を設ける場合に比べて、チップサイズの縮小が可能になる。また共通バス線を各コア領域に引き込むための引き込み配線も不要となる。

［実施の形態１９］図４９は、図４８の実施の形態を変形した実施の形態である。コアは行列状に配置されており、Ｘ方向に隣接するコアは互いに線対称をなし、Ｙ方向に隣接するコアも同様にＸデコーダ１０３とプリデコーダ１０５を間に挟んで線対称をなすようにレイアウトされている。図における“Ｆ”字パターンはそのコアレイアウトの対称性を示している。図４９では、Ｙ方向の上部にある複数コア（００，０１，０２，０３）で共通に利用される共通バス線１０２ａと、下部にある複数コア（１０，１１，１２，１３）で共通に利用される共通バス線１０２ｂとが設けられている。

この様なレイアウトを採用した上で、隣接するコアのデコード回路の一部導電型ウェル領域を共有化している。即ち、Ｘ方向に隣接するコアのＹデコーダ１０４は、ＰＭＯＳトランジスタを形成するＮウェルとＮＭＯＳトランジスタを形成するＰウェルを有するが、それらの一方、図４９の例ではＰウェルを素子分離領域を介在させることなく、一体に形成して共有Ｐウェルとしている。同様に、Ｙ方向に隣接するコアのプリデコーダ１０５についても、ＮウェルとＰウェルのうち、Ｐウェルを共有化している。この様に、コアを線対称に行列配置して、デコーダのウェルを共有化することにより、エリアペナルティは一層低減される。

［実施の形態２０］図４９では、上下のコアに対して別々の共通バス線１０２ａ，１０２ｂを配設したが、これらの共通バス線１０２ａ，１０２ｂを共有化することもできる。そのような実施の形態のレイアウトを図５０に示す。図５０では、図４９におけるＹ方向の上下コアのプリデコーダ１０５の部分を拡大して示している。各プリデコーダ１０５は、Ｎウェル１０７とＰウェル１０６にそれぞれＰＭＯＳトランジスタＱＰとＮＭＯＳトランジスタＱＮを形成して構成される。前述のように、上下のプリデコーダ１０５のＰウェル１０６は、共有化される。

そして、上下コアで共有化された共通バス線１０２が、上下コアのプリデコーダ１０５の境界領域上に配設されている。共通バス線１０２は、各プリデコーダ１０５に配設される信号線１０８の上層配線として形成されて、適当な箇所でコンタクトを介して信号線１０８に接続される。図の例は、信号線１０８がプリデコーダ１０５の各トランジスタにゲートにつながるアドレス信号線であり、従って共通バス線１０２もアドレスバス線である。この様に共通バス線をコアで共有化することにより、図４９の実施の形態に比べて消費電流を低減することができる。

［実施の形態２１］図５１Ａ及び図５１Ｂは、図４９の実施の形態を変形した実施の形態であり、図４９におけるＹ方向に隣接するコア０１，１１の部分を抜き出して示している。図４９においては、Ｙ方向の上下コアのプリデコーダ１０５はＹ方向に対向して隣接している。これに対して、この実施の形態では、上下コアのプリデコーダ１０５を、Ｘ方向に並べて配置している。図４９における上下コアの二つのプリデコーダ１０５の面積をほぼ変えないとすれば、図５１Ａの場合、一つのプリデコーダ１０５の領域は、図４９のそれに対して、Ｘ方向の寸法が約１／２、Ｙ方向の寸法が約２倍になる。

また、図５１Ｂに示すように、この実施の形態では共通バス線１０２の下にプリデコーダ１０５のトランジスタＱＰ，ＱＮが配置されるようにしている。この場合、共通バス線１０２はコンタクトを介して直接トランジスタのゲート電極１０９に接続することができる。これにより、エリアペナルティをより一層低減することが可能になる。但し、この実施の形態では図５１Ａａに示す二つのプリデコーダ１０５は、Ｘ方向に線対称ではないから、各プリデコーダ１０５からのデコード出力線２０１は、同じＸ方向に引き出されて上下コアのＹデコーダ１０４に入る。従って、Ｙデコーダ１０４への入力部でデコード出力線２０１が集中する。

［実施の形態２２］図５２Ａ及び図５２Ｂは、図５１Ａ及び図５１Ｂの実施の形態でのデコード出力線２０１の集中を回避するようにした実施の形態である。これは、図５１Ａ及び図５１Ｂの実施の形態における上下コアのプリデコーダ１０５をＸ方向に線対称となるようにレイアウトし、且つ上下コアの本体部とＹデコーダ１０４が回転対称となるようにレイアウトしたものである。

このとき、各Ｙデコーダ１０５のデコード出力線２０１は、図５２Ａに示すように、Ｘ方向の両側に引き出されて、Ｙデコーダ１０４に入る。従って、図５１Ａ及び図５１Ｂの実施の形態に比べてＹデコーダ１０４への配線の集中が緩和され、それだけエリアペナルティを低減することができる。

［実施の形態２３］次に、図５２Ａ及び図５２Ｂの実施の形態で説明した共通バス線の配設手法を、冗長回路方式のフラッシュメモリに適用した実施の形態を説明する。トンネル電流を利用して電気的書き込み・消去を行うスタックト・ゲート構造の不揮発性メモリセルを用いたフラッシュメモリでは、一括消去の単位であるブロックの中に一つでもワード線がチャネルとショートしたロウ不良があると、そのブロックは不良となる。データ消去の際の消去電圧が一本のワード線のショートのために全ブロックについてかからなくなるためである。そこで、この様な不良に対して冗長ブロックを設けて、不良救済を行うブロック・リダンダンシーが用いられる。

実施の形態１で説明したように複数ブロックの集合によるコアを構成した場合に、ブロック・リダンダンシーを実現するには、冗長ブロックをコアに付属させず、独自のデコーダ回路を備えて、コア内の任意のブロックと置換できるようにすることが好ましい。その様な冗長ブロックを備えた実施の形態のレイアウトを図５３に示す。

図５３では、それぞれ複数のブロックから構成される二つのコアを示している。冗長ブロック３０１には、前述のようにコアとは独立にＸデコーダ３０２とＹデコーダ３０３及びこれらの前段になるプリデコーダ３０４が設けられている。そして、コア本体用のプリデコーダ１０５と、冗長ブロック３０１のプリデコーダ３０３とが、先の図５２Ａ及び図５２Ｂの実施の形態の上下コアの二つのプリデコーダと同様の関係でレイアウトされている。

即ち、コア側のプリデコーダ１０５と、冗長ブロック３０１側のプリデコーダ３０４とは、本体コアと冗長ブロック３０１の間の領域に、Ｘ方向に並べて線対称に配置されている。そして、これらのプリデコーダ１０５，３０４の領域上に共通バス線３０５がＸ方向に連続するように配設されている。共通バス線３０５は、先の実施の形態２２と同様に、コンタクトを介して各プリデコーダ１０５，３０４の入力信号線に接続されている。各プリデコーダ１０５，３０４のデコード出力線２０１，３０６は図５２Ａの場合と同様に、それぞれコア及び冗長ブロック３０１のＹデコーダ１０４，３０３に振り分けて接続される。この様に冗長回路方式のフラッシュメモリにおいても、共通バス線の配置を考慮することにより、エリアペナルティを効果的に低減することが可能になる。
［実施の形態２４］次に、実施の形態１で説明したような、データ書き込み・消去とデータ読み出しを同時に行うことを可能としたフラッシュメモリに適用される好ましいセンスアンプ回路の実施の形態を説明する。通常、この種のフラッシュメモリに用いられるデータ読み出し系統は、図５４に示すように構成される。セルアレイ４０１からカラムゲート４０２により選択されたデータ線ＤＬがデータ比較回路４０３の一方の入力端子に入る。データ比較回路４０３の他方の入力端子につながる参照データ線ＲＥＦは、ダミーカラムゲート４０４を介して定電流源４０５に接続されている。これにより、データ線ＤＬの電流と参照データ線ＲＥＦの電流の比較により、データ“０”，“１”の判別が行われる。

例えば、フラッシュメモリがＮＯＲ型であるとする。このとき、図５６に示すように、メモリセルはドレイン側からのホットエレクトロン注入により浮遊ゲートＦＧに電子が蓄積されて、しきい値電圧の高い状態（例えば“０”状態）になる。また、浮遊ゲートＦＧの電子をチャネル側に放出させることにより、しきい値電圧の低い状態（例えば、“１”状態）となる。このしきい値電圧の差による電流引き込みの有無をデータ比較回路４０３で比較検出することにより、データが判別される。データ比較回路４０３は例えば、図５５に示すように、ＣＭＯＳ差動アンプＤＡを主体として構成される。

データ書き込み・消去動作では、書き込み又は消去状態を確認する確認読み出し動作が行われるが、一般にこの確認読み出しに用いられる定電流源として、通常のデータ読み出しに用いられるものと共有とすることが可能である。しかし、データ書き込み・消去とデータ読み出しを同時に行うことを可能としたフラッシュメモリでは、通常のデータ読み出しと確認読み出しとが非同期で行われる。この場合、データ線イコライズの必要から、定電流源を共有とすることは難しくなる。データ線イコライズとは、データ読み出しの高速化のために、図５４に示すデータ線ＤＬと参照データ線ＲＥＦを短絡してこれらを同電位状態に初期化することをいう。

そこで通常は、通常のデータ読み出し系と確認読み出し系の定電流源を別々に用意することになるが、これは別の問題を派生する。即ちそれぞれの定電流源にばらつきがあると、確認読み出し動作で検出されるメモリセルのしきい値電圧と、通常読み出し動作で検出されるしきい値電圧とが異なることになり、誤読み出しの原因となるからである。

そこでこの実施の形態では、通常読み出し動作での定電流源と確認読み出し動作での定電流源とが同じ電流値となるような読み出しシステム構成とする。その読み出しシステム構成を図５７に示す。ここでは、データ書き込み・消去モードにあるコア０と、データ読み出しモードにあるコア１との二つのコアの読み出し系を示している。各コアの４０１ａ，４０１ｂのビット線は、カラムゲート４０２ａ，４０２ｂにより選択される。各系統の出力は、データ線スイッチ４０７により任意に切り換えられる。データ線スイッチ４０７により選択されて有効となるデータ線ＤＬａ，ＤＬｂはそれぞれデータ比較回路４０３ａ，４０３ｂに入る。各データ比較回路４０３ａ，４０３ｂの参照信号線ＲＥＦａ，ＲＥＦｂはそれぞれダミーカラムゲート４０４ａ，４０４ｂを介して、共通の定電流源４０６に接続される。

定電流源４０６は、図５８のように構成されている。基準定電流源５０１は、ＰＭＯＳトランジスタＱＰ１，ＱＰ２の対を用いたＰＭＯＳカレントミラーと、ＰＭＯＳトランジスタＱＰ１にスイッチングＮＭＯＳトランジスタＱＮ１を介して接続される基準電流源トランジスタＴ０、ＰＭＯＳトランジスタＱＰ２にスイッチングＮＭＯＳトランジスタＱＮ２を介して接続されるＮＭＯＳトランジスタＱＮ３を有する。ＮＭＯＳトランジスタＱＮ１，ＱＮ２は制御信号ＳＷにより駆動されて、基準定電流源５０１の活性、非活性が制御される。ＮＭＯＳトランジスタＱＮ３は、ＮＭＯＳトランジスタＱＮ２を介してダイオード接続されることになる。

基準電流源トランジスタＴ０に流れる電流Ｉ０が基準電流である。ＰＭＯＳトランジスタＱＰ１，ＱＰ２が同じ素子パラメータであれば、このＰＭＯＳカレントミラーの作用により、ＮＭＯＳトランジスタＱＮ３には、基準電流Ｉ０が流れる。そして、この基準電流Ｉ０により決まる基準定電流源５０１の出力ノードＮの電位により並列に駆動される二つの電流源ＮＭＯＳトランジスタＴ１，Ｔ２が設けられている。これら二つのＮＭＯＳトランジスタＴ１，Ｔ２は、同じ素子パラメータを有するものとし、ドレインがそれぞれ参照信号線ＲＥＦａ，ＲＥＦｂに接続されることになる。

これにより、電流源トランジスタＴ１，Ｔ２には同じ電流が流れるため、設定電流値がずれたとしても、通常の読み出し動作と確認読み出し動作における参照信号線ＲＥＦａ，ＲＥＦｂの電流値が常に同じになり、高い読み出しマージンが得られる。

この実施の形態において、基準電流源５０１の基準電流源トランジスタＴ０として、好ましくは、メモリセルアレイに用いられる不揮発性メモリセルと同じ電気的書き換え可能な不揮発性メモリセルを用いる。この場合、基準電流源トランジスタＴ０の書き換えを行うことにより、基準電流値Ｉ０を変更することができ、従って参照信号線ＲＥＦａ，ＲＥＦｂの電流値を変更することができる。この様に基準電流値Ｉ０を変更しても、参照信号線ＲＥＦａ，ＲＥＦｂの電流値は同値となる。以上のようにこの実施の形態によると、通常読み出し系と確認読み出し系の参照信号線に流れる電流を常に同じに保つことができ、読み出しマージンの低下や誤読み出し等を確実に防止することが可能になる。

この発明の実施の形態によるフラッシュメモリの要部構成を示す図である。 同実施の形態のアドレス線スイッチ回路の構成を示す図である。 アドレス線スイッチ回路の他の構成を示す図である。 同実施の形態の非選択コアでアドレス線を非活性化する回路の構成を示す図である。 同実施の形態のデータ線スイッチ回路の構成を示す図である。 同実施の形態の電源線スイッチ回路の構成を示す図である。 同実施の形態のアドレスバッファの構成を示す図である。 同実施の形態のコアブロックレジスタとコアビジー出力回路の構成を示す図である。 同実施の形態のメモリセルアレイのコアの具体構成を示す図である。 同実施の形態のセルアレイ及びカラムゲートの具体構成を示す図である。 同実施の形態の出力回路部の構成を示す図である。 同実施の形態での複数コア選択の動作を説明するための図である。 フリーバンク方式の実施の形態に用いられるバンク構成ＲＯＭ回路の構成を示す図である。 同実施の形態の一つのバンクビジー出力回路の構成を示す図である。 同実施の形態の他のバンクビジー出力回路の構成を示す図である。 同実施の形態のコアビジー出力回路の構成を示す図である。 同実施の形態のバンク構成回路の一例を示す図である。 バンク構成回路の他の例を示す図である。 バンク構成回路の他の例を示す図である。 バンク構成回路の他の構成例を示す図である。 バンク構成ＲＯＭ回路の他の構成例を示す図である。 高速読出しを行う実施の形態でのコアビジー出力端子の切り換え回路の構成を示す図である。 同じく高速読出しを行う実施の形態での電源線スイッチ回路への入力信号切り換え回路の構成を示す図である。 同じく高速読出しを行う実施の形態でのアドレスバッファの構成を示す図である。 同実施の形態のアドレスバッファの制御タイミング図である。 同実施の形態の出力切り換え回路部の構成を示す図である。 同実施の形態での高速読出し動作を示すタイミング図である。 メモリセルの各動作モードの電圧関係を示す図である。 メモリセルの各動作モードでの電圧印加系統を示す図である。 他の実施の形態による電源システムの構成を示す図である。 同実施の形態における電源線スイッチ回路の構成を示す図である。 同実施の形態のチャージポンプ制御回路の構成を示す図であるる 同実施の形態の電源線スイッチ回路の構成を示す図である。 同実施の形態の他の電源線スイッチ回路の構成を示す図である。 ダミー負荷を付加したレギュレータ型電源制御回路の構成を示す図である。 ダミー負荷を負荷したレギュレータ型電源制御回路の他の構成例を示す図である。 駆動能力切り換え可能としたレギュレータ型電源制御回路の構成を示す図である。 駆動能力切り換え可能としたレギュレータ型電源制御回路の他の構成を示す図である。 図３０の構成を変形した電源線スイッチ回路の構成を示す図である。 全コアのビジー出力回路を示す図である。 電源切り換えの問題を説明するための波形図である。 好ましい電源切り換え方式の実施の形態を説明するための波形図である。 好ましいコアのレイアウト例を示す図である。 他の好ましいコアのレイアウト例を示す図である。 電源回路の他の実施の形態を示す図である。 電源回路の負荷容量及び駆動能力と遷移時間の関係を示す図である。 電源回路の負荷容量及び駆動能力と遷移時間の関係を外部電源との関係で示す図である。 他の実施の形態による半導体装置のレイアウトを示す図である。 他の実施の形態によるフラッシュメモリのレイアウトを示す図である。 他の実施の形態によるフラッシュメモリのレイアウトを示す図である。 図４９の実施の形態を変形した実施の形態のレイアウトを示す図である。 図４９の実施の形態を変形した他の実施の形態のレイアウトを示す図である。 同実施の形態のプリデコーダ部のレイアウトを示す図である。 図４９の実施の形態を変形した他の実施の形態のレイアウトを示す図である。 同実施の形態のプリデコーダ部のレイアウトを示す図である。 冗長ブックを持つ他の実施の形態によるフラッシュメモリのレイアウトを示す図である。 フラッシュメモリの一般的な読み出し系統を示す図である。 同読み出し系統に用いられるデータ比較回路の構成例である。 メモリセルの書き込み・消去動作を示す図である。 実施の形態の読み出し系統を示す図である。 同読み出し系統に用いられる定電流源の構成を示す図である。

符号の説明

１…メモリセルアレイ、２…デコード回路、３…アドレス線（及び電源線）スイッチ回路、４…ローカルデータ線、６ａ…リード用アドレスバス線、６ｂ…ライト／イレーズ用アドレスバス線、７ａ…リード用データバス線、７ｂ…ライト／イレーズ用データバス線、８ａ…リード用電源線、８ｂ…ライト／イレーズ用電源線、１０…アドレスバッファ、１１ａ…リード用センスアンプ回路、１１ｂ…ベリファイ用センスアンプ回路、１２ａ…リード用電源、１２ｂ…ライト／イレーズ用電源、１４…インタフェース回路、１５…ライト／イレーズ制御回路、３２ａ，３２ｂ…コア選択回路、４２…コアブロックレジスタ、４３…コアビジー出力回路。

Claims (12)

1. 電気的書き換え可能な不揮発性メモリセルを有し、データ消去の単位となるメモリセルの範囲を１ブロックとし、１乃至複数のブロックの集合を１コアとして複数のコアが配列されたメモリセルアレイと、
   前記複数のコアのうち任意個数のコアを選択して第１バンクとし、残りのコアを第２バンクとして設定するバンク設定用記憶回路と、
   前記各バンク内でデータ書き込み又は消去を行うために任意個数のコアを選択するコア選択手段と、
   このコア選択手段と前記バンク設定用記憶回路の記憶データに基づいて、第１及び第２バンクの一方がデータ書込み又は消去モードにあることを示すバンクビジー出力を出すバンクビジー出力回路と、
   前記第１バンク及び第２バンクの一方の選択されたメモリセルにデータ書き込みを行うデータ書込み手段と、
   前記第１バンク及び第２バンクの一方の選択されたブロックのデータ消去を行うデータ消去手段と、
   前記第１及び第２バンクのうちデータ書込み又は消去モードにないバンクに対してデータ読出しを行うデータ読み出し手段とを備えたことを特徴とする半導体装置。
2. 前記複数のコアに対して共通に配設されてデータ読み出しの際に用いられる第１のデータバス線と、
   この第１のデータバス線に接続されてデータ読出しの際に用いられる第１のセンスアンプ回路と、
   前記複数のコアに対して共通に配設されてデータ書込み又は消去の際に用いられる第２のデータバス線と、
   この第２のデータバス線に接続されてデータ書込み又は消去時のベリファイ読出しに用いられる第２のセンスアンプ回路と、
   を有することを特徴とする請求項１記載の半導体装置。
3. 前記複数のコアに対して共通に配設されてデータ読み出しの際に用いられる第１のアドレスバス線と、
   前記複数のコアに対して共通に配設されてデータ書込み又は消去の際に用いられる第２のアドレスバス線と、
   前記複数のコアに対して共通に配設されてデータ読み出しの際に用いられる第１のデータバス線と、
   この第１のデータバス線に接続されたデータ読出しの際に用いられる第１のセンスアンプ回路と、
   前記複数のコアに対して共通に配設されてデータ書込み又は消去の際に用いられる第２のデータバス線と、
   この第２のデータバス線に接続されてデータ書込み又は消去時のベリファイ読出しに用いられる第２のセンスアンプ回路と、
   を有することを特徴とする請求項１記載の半導体装置。
4. 前記各コア毎に設けられて、任意のコアでのデータ書込み又は消去と他のコアでのデータ読出しの同時実行を可能とするデコード回路と、
   前記各コア毎に設けられて各コアがデータ読み出しモードにあるかデータ書込み又は消去モードにあるかに応じて、前記第１のアドレスバス線のアドレス信号と前記第２のアドレスバス線のアドレス信号を切り換えて前記デコード回路に供給するアドレス線スイッチ回路と、
   前記各コア毎に設けられて各コアがデータ読み出しモードにあるかデータ書込み又は消去モードにあるかに応じて、前記第１のデータバス線と前記第２のデータバス線とを切り換えて各コア内のデータ線に接続するデータ線スイッチ回路と、
   を有することを特徴とする請求項３記載の半導体装置。
5. データ読み出し時は入力されたアドレス信号をスルーして前記第１のアドレスバス線に、データ書込み時は入力されたアドレス信号をラッチして前記第２のアドレスバス線に、データ消去時はカウンタ回路で生成した内部アドレス信号を前記第２のアドレスバス線にそれぞれ供給するアドレスバッファを有することを特徴とする請求項３又は４記載の半導体装置。
6. 前記複数のコアに対して共通に配設されてデータ読み出しの際に用いられる第１の電源線と、
   前記複数のコアに対して共通に配設されてデータ書込み又は消去の際に用いられる第２の電源線と、
   前記各コア毎に設けられて各コアがデータ読み出しモードにあるかデータ書込み又は消去モードにあるかに応じて、前記第１の電源線のデータ読出し用電源電位と前記第２の電源線のデータ書込み又は消去用電源電位とを切り換えて各コア内のデコーダ回路に供給する電源線スイッチ回路と、
   を有することを特徴とする請求項１記載の半導体装置。
7. 前記各コア内の各ブロック毎に設けられて、ブロックに対するデータ書込み又は消去命令が入力されたときにデータ書込み又は消去動作の間データ書込み又は消去フラグを保持するコアブロックレジスタと、
   このコアブロックレジスタのデータ書込み又は消去フラグを監視して、データ書込み又は消去イネーブル信号となるコアビジー出力を出すコアビジー出力回路と、
   を有することを特徴とする請求項１乃至６のいずれかに記載の半導体装置。
8. 前記各アドレス線スイッチ回路内に、そのコアがデータ書込み又は消去モードとして選択されている間にそのコアに対してデータ読み出し要求が入力されたときにそのコアがデータ書込み又は消去モードにあることを外部に知らせるデータポーリング信号を発生するデータポーリング信号発生回路を有することを特徴とする請求項４記載の半導体装置。
9. 前記第１のアドレスバス線、前記第１のデータバス線、及びこの第１のデータバス線に接続された前記第１のセンスアンプ回路を第１のデータ読み出し経路とし、前記第２のアドレスバス線、前記第２のデータバス線、及びこの第２のデータバス線に接続された前記第２のセンスアンプ回路を第２のデータ読み出し経路として、これらのデータ読出し経路を半周期ずつオーバラップ動作させて高速データ読出しを行う高速データ読み出しモードを有することを特徴とする請求項３記載の半導体装置。
10. 入力されるアドレスの遷移を検出してクロックを発生するクロック発生回路と、このクロック発生回路により発生されるクロックに同期して、入力されるアドレスを交互にラッチして前記第１及び第２のアドレスバス線に転送する第１及び第２のラッチとを有することを特徴とする請求項９記載の半導体装置。
11. 前記複数のコアは、各コア内で複数のブロックが列方向に１列又は２列に配列されて、行方向に配列されていることを特徴とする請求項１記載の半導体装置。
12. 前記複数のコアは、各コア内で複数のブロックが列方向に１列又は２列に配列されて、行方向に配列され、且つ前記第１及び第２のアドレスバス線、及び前記第１及び第２のデータバス線が前記コアの配列と平行に行方向に配線されていることを特徴とする請求項３記載の半導体装置。

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