DE10200671A1

DE10200671A1 - Halbleitereinrichtung mit elektrischem Schmelzverbindungselement

Info

Publication number: DE10200671A1
Application number: DE10200671A
Authority: DE
Inventors: Kazuyoshi Muraoka; Eiji Kozuka
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2001-01-12
Filing date: 2002-01-10
Publication date: 2002-09-19
Also published as: US20020093867A1; KR100426909B1; JP2002217295A; US6680873B2; KR20020061113A

Abstract

Der Ausgangsanschluss einer Spannungsgenerierschaltung (11) ist mit einem Endabschnitt einer Schmelzschaltung (12¶1¶ bis 12¶n¶) verbunden. Ein Transistor (14) ist mit dem anderen Endabschnitt der Schmelzschaltung verbunden. Im Programmiermodus wird eine von der Spannungsgenerierschaltung (11) generierte Spannung an die Schmelzschaltung (12¶1¶ bis 12¶n¶) angelegt und ein Strom fließt durch die Schmelzschaltung und den Transistor (14). Im Prüfmodus fließt ein von der Spannungsgenerierschaltung (11) generierter Strom in einen Anschluss (17) durch eine ausgewählte Schmelzschaltung (12¶1¶ bis 12¶n¶) und eine Erfassungsschaltung (13).

Description

HINTERGRUND DER ERFINDUNG 1. GEBIET DER ERFINDUNG

Die vorliegende Erfindung betrifft beispielsweise eine Halbleitereinrichtung und insbesondere eine elektrische Schmelzverbindungsschaltung, d. h. eine Schaltung mit elektrisch durchtrennbarer Verbindung bzw. mit einer Verbindung mit elektrisch permanent änderbarem Leitwert, kurz Schmelzschaltung, die verwendet wird zum Einstellen einer Wirkungsweise der Halbleitereinrichtung, zum Einstellen einer Adresse einer Redundanzschaltung und ähnlichem.

2. BESCHREIBUNG DES STANDES DER TECHNIK

Eine Schmelzschaltung wird verwendet zum Einstellen einer Wirkungsweise einer Halbleitereinrichtung, einer Adresse, einer Redundanzschaltung und ähnlichem. Eine Laserschmelzverbindung, die von einem Laserstrahl durchgebrannt wird, wurde verwendet als Schmelzschaltung; jedoch ist ihre Programmierung kompliziert. Wenn eine defekte Speicherzelle in einem Prüfprozess einer Halbleitereinrichtung erfasst wird, kann sie nicht sofort ersetzt werden durch eine Ersatzzelle. Nach dem Testen wird ein Wafer zu einer anderen Einrichtung getragen und in dieser Einrichtung wird eine Sicherung mit einem Laserstrahl durchgebrannt, hierdurch die defekte Speicherzelle durch eine Ersatzzelle ersetzend. Daher dauert es, die Laserschmelzverbindung zu programmieren. Eine elektrisch programmierbare elektrische Sicherung, die leicht programmierbar ist, ist entwickelt.

Fig. 11 zeigt ein Beispiel einer allgemeinen elektrischen Schmelzschaltung.

Die elektrische Schmelzschaltung umfasst eine Spannungsgenerierschaltung 101, eine Vielzahl von Schmelzschaltungen 102 ₁ und 102 ₂ bis 102 _n, eine erste Schalt- Schaltung 103, eine zweite Schalt-Schaltung 104, eine Erfassungsschaltung 105, eine erste gemeinsame Leitung 106, eine zweite gemeinsame Leitung 107 und einen Anschluss 108. Die Schmelzschaltungen 102 ₁ und 102 ₂ bis 102 _n und die erste und zweite Schalt-Schaltung 103 bzw. 104 sind vorgesehen für jede Gruppe einer Halbleiteranordnung und werden verwendet zum Einstellen einer Adresse einer Redundanzschaltung.

Die Spannungsgenerierschaltung 101 generiert eine hohe Spannung VBP von etwa 9 V als Reaktion auf ein Programmiersignal PRGM, wenn ein Schmelzelement programmiert wird. Die Schaltung 101 ist mit der ersten Schalt-Schaltung 103 über die erste gemeinsame Leitung 106 verbunden.

Die erste Schalt-Schaltung 103 schließt N-Kanal-MOS- Transistoren N10 und N11, P-Kanal-MOS-Transistoren P10 und P11, eine NAND-Schaltung bzw. NICHT-UND-SCHALTUNG ND1 und eine Invertierschaltung IV1 ein, die mit einem Ausgangssignal der NAND-Schaltung ND1 versorgt wird. Der Eingangsanschluss der NAND-Schaltung ND1 wird versorgt mit dem Programmiersignal PRGM und dem Gruppenauswahlsignal BSS (vom englischsprachigen Ausdruck "bank signal select"). Ein Verbindungsknoten zwischen den Transistoren P10 und N10 der ersten Schalt-Schaltung 103 ist an einen Endabschnitt jeder der Schmelzschaltungen 102 ₁ und 102 ₂ bis 102 _n angeschlossen.

Die Schmelzschaltungen 102 ₂ bis 102 _n haben jede dieselbe Anordnung wie die der Schmelzschaltung 102 ₁. Die Schmelzschaltung 102 ₁ schließt ein Schmelzelement FS ein, N- Kanal-MOS-Transistoren N1 und N2 und eine Latch-Schaltung bzw. Halteschaltung LT. Das Schmelzelement FS schließt beispielsweise einen Grabenkondensator ein, der beispielsweise bei einem dynamischen RAM anwendbar ist. Das Schmelzelement FS hat vor dem Programmieren einen erhöhten Widerstand und einen verringerten Widerstand nach dem Programmieren. Der Transistor N1 ist ein Sperrschichttransistor zum Schützen der Latch-Schaltung LT und sein Gate ist immer mit einer hohen Spannung VPP versorgt. Der Transistor N2 wählt eine Schmelzschaltung als Reaktion auf ein Adresssignal ADDi. Die Latch-Schaltung LT hält Daten, die aus dem Schmelzelement ausgelesen worden sind, im Lesemodus.

Die zweite Schalt-Schaltung 104 schließt N-Kanal-MOS- Transistoren N20 und N21 ein, eine NAND-Schaltung ND2 und eine Invertierschaltung IV2, die mit einem Ausgangssignal der NAND-Schaltung ND2 versorgt wird. Der Eingangsanschluss der NAND-Schaltung ND2 wird mit einem Prüfsignal VRFY (vom englischsprachigen Ausdruck "verify") versorgt, das in einem Prüfmodus generiert wird und dem Gruppenauswahlsignal BSS. Ein Verbindungsknoten zwischen den Transistoren N20 und N21 ist mit dem anderen Endabschnitt jeder der Schmelzschaltungen 102 ₁ und 102 ₂ bis 102 _n verbunden.

Ein Endabschnitt der Erfassungsschaltung 105 ist mit einem Anschluss 108 verbunden und der andere Endabschnitt davon ist verbunden mit der zweiten Schalt-Schaltung 104 mit der zweiten gemeinsamen Leitung 107. Die Erfassungsschaltung 105 erfasst einen Strom, der durch das Schmelzelement FS fließt, im Prüfmodus.

Wenn eine defekte Speicherzelle in einer (nicht dargestellten) Gruppe gefunden wird während eines Herstellungsprozesses einer Halbleitereinrichtung wird das Schmelzelement FS programmiert, um die defekte Speicherzelle durch eine Ersatzspeicherzelle zu ersetzen.

Wenn das Schmelzelement FS programmiert wird, wird das Programmiersignal PRGM auf einem hohen Pegel aktiviert. Dann generiert die Spannungsgenerierschaltung 101 eine hohe Spannung VBP.

In der ersten Schalt-Schaltung 103 werden das Programmiersignal PRGM und das Gruppenauswahlsignal BSS auf einem hohen Pegel eingestellt. Der Pegel des Ausgangssignals der NAND-Schaltung ND1 ist daher niedrig. Der Transistor N11, der mit dem Ausgangssignal durch die Invertierschaltung IV1 versorgt wird, schaltet ein und der Transistor N10, der mit dem Ausgangssignal versorgt wird, schaltet aus. Entsprechend schaltet der Transistor P10 ein während der Transistor P11 ausschaltet.

In der zweiten Schalt-Schaltung 104 wird das Prüfsignal VRFY auf einen niedrigen Pegel eingestellt und das Gruppenauswahlsignal BSS wird auf einen hohen Pegel eingestellt. Der Pegel des Ausgangssignals der NAND-Schaltung ND2 ist daher hoch. Der Transistor N20, der mit dem Ausgangssignal über die Invertierschaltung IV2 versorgt wird, schaltet aus, während der Transistor N21, der mit dem Ausgangssignal versorgt wird, einschaltet.

Wenn die Schmelzschaltung 102 ₁ in dem oben beschriebenen Zustand ausgewählt wird als Reaktion auf das Adressensignal ADDi, wird die von der Spannungsgenerierschaltung 101 generierte Hochspannung VBP durch einen Pfad versorgt, der die erste gemeinsame Leitung 106 einschließt, den Transistor P10 der ersten Schalt-Schaltung 103, das Schmelzelement FS, die Transistoren N1 und N2, den Transistor N21 der zweiten Schalt-Schaltung 104 und Masse, wie durch die unterbrochene Linie A dargestellt ist. Demnach wird eine hohe Spannung an das Schmelzelement FS angelegt und das Schmelzelement wird zu einem niedrigem Widerstandswert hin programmiert.

Dann wird der Zustand des programmierten Schmelzelementes geprüft. In dem Verifikationsablauf wird das Programmiersignal PRGM auf einen niedrigen Pegel eingestellt und das Prüfsignal VRFY wird auf einen hohen Pegel eingestellt. Das Gruppenauswahlsignal BSS wird auch auf einen hohen Pegel eingestellt.

Wenn das Programmiersignal PRGM auf einen niedrigen Pegel eingestellt ist, wird der Pegel des Ausgangssignals der NAND-Schaltung ND1 der ersten Schalt-Schaltung 103 hoch. Der mit dem Ausgangssignal versorgte Transistor N10 schaltet ein, während der mit dem Ausgangssignal durch die Invertierschaltung IV1 versorgte Transistor N11 ausschaltet. Entsprechend schaltet der Transistor P11 ein und der Transistor P10 schaltet aus.

Der Pegel des Ausgangssignals der NAND-Schaltung ND2 der zweiten Schalt-Schaltung 104 wird niedrig als Reaktion auf das Prüfsignal VRFY und das Gruppenauswahlsignal BSS. Demnach schaltet der mit dem Ausgangssignal versorgte Transistor N21 aus während der mit dem Ausgangssignal über die Invertierschaltung IV2 versorgte Transistor N20 einschaltet. In diesem Zustand wird eine Prüfspannung, die niedriger ist als die Programmierspannung, an den Pfad 108 angelegt. Daher fließt ein Strom durch einen Pfad einschließlich der Erfassungsschaltung 105, den Transistor N20 und die zweite Schalt-Schaltung 104, die Transistoren N2 und N1, das Schmelzelement FS, der Transistor N10 der zweiten Schalt- Schaltung 103 und Masse, wie durch eine dicke unterbrochene Linie B dargestellt. Die Erfassungsschaltung 105 erfasst einen Wert des Stromes und entsprechend wird der Zustand des Schmelzelementes FS geprüft.

Um das Schmelzelement FS mit Sicherheit zu programmieren, ist es erforderlich, eine hohe Spannung von etwa 9 V an das Schmelzelement FS anzulegen und einen Strom von einigen Milliampere hindurchfließen zu lassen. Um dies zu erreichen, ist die Größe der Transistoren P10 und N21, die die erste und zweite Schalt-Schaltung 103 bzw. Schalt-Schaltung 104 bilden, das heißt die Kanalweite davon, größer eingestellt als die eines anderen Transistors. Weiterhin muss die Größe der Transistoren N1 und N2 in jeder Schmelzschaltung vergrößert werden.

Im Prüfmodus fließt ein Strom durch den Transistor N20 der zweiten Schalt-Schaltung 104 und den Transistor N10 der ersten Schalt-Schaltung 103. Es ist wünschenswert, dass diese Transistoren in ihrer Größe vergrößert sind, um den Arbeitsbereich bzw. die Wirksamkeitsspanne des Prüfens zu erhöhen.

Die vorangegangene allgemeine elektrische Schmelzschaltung erfordert eine Vielzahl von großen Transistoren, um das Schmelzelement zu programmieren und zu prüfen. Die von den Transistoren benötigte Zone auf dem Chip wird groß und ein Reduzieren der Größe des Chips wird schwierig. Folglich ist eine Halbleitereinrichtung gewünscht, mit der Fähigkeit des zuverlässigen Programmierens und Prüfens eines Schmelzelementes ohne die Verwendung irgendwelcher großer Transistoren.

KURZE ZUSAMMENFASSUNG DER ERFINDUNG

Gemäß einem Aspekt der Erfindung ist eine Halbleitereinrichtung vorgesehen, umfassend: Eine Schmelzschaltung, d. h. eine Schaltung mit durchtrennbarer Verbindung bzw. mit einer Verbindung mit permanent änderbarem Leitwert, mit einem ersten Endabschnitt und einem zweiten Endabschnitt, wobei die Schmelzschaltung elektrisch programmiert wird; eine Spannungsgenerierschaltung, die mit dem ersten Endabschnitt der Schmelzschaltung verbunden ist, wobei die Spannungsgenerierschaltung eine erste Spannung im Programmiermodus generiert zum Schreiben von Daten in die Schmelzschaltung, eine zweite Spannung in einem Verifiziermodus oder Prüfmodus zum Prüfen der Daten, die in die Schmelzschaltung geschrieben sind, und eine dritte Spannung im Lesemodus zum Lesen der Daten aus der Schmelzschaltung; und einen ersten Transistor, der mit dem zweiten Endabschnitt der Schmelzschaltung verbunden ist, wobei der erste Transistor im Programmiermodus eingeschaltet wird.

KURZBESCHREIBUNG DER VERSCHIEDENEN ANSICHTEN DER ZEICHNUNG

Fig. 1 ist ein Blockdiagramm und zeigt eine erste Ausgestaltung der vorliegenden Erfindung.

Fig. 2 ist ein Blockdiagramm einer Spannungsgenerierschaltung, die in Fig. 1 gezeigt ist.

Fig. 3 ist ein Schaltungsdiagramm zum Zeigen eines Beispiels einer Steuerspannungsgenerierschaltung, die in Fig. 2 gezeigt ist.

Fig. 4 ist ein Schaltungsdiagramm zum Zeigen eines Beispiels einer Pumpschaltung, die in Fig. 2 gezeigt ist.

Fig. 5 ist eine Grafik und zeigt einen Betrieb der Spannungsgenerierschaltung, die in Fig. 1 gezeigt ist.

Fig. 6 ist ein Diagramm und zeigt einen Aufbau einer Halbleiteranordnung, auf die die vorliegende Erfindung angewendet wird.

Fig. 7 ist ein Zeitdiagramm und zeigt einen Programmierbetrieb der ersten Ausgestaltung der Fig. 1.

Fig. 8 ist ein Zeitdiagramm und zeigt einen Prüfbetrieb der ersten Ausgestaltung der Fig. 1.

Fig. 9 ist ein Zeitdiagramm und zeigt einen Lesebetrieb der ersten Ausgestaltung der Fig. 1.

Fig. 10 ist ein Blockdiagramm und zeigt eine zweite Ausgestaltung der vorliegenden Erfindung.

Fig. 11 ist ein Blockdiagramm zum Zeigen eines Beispiels einer allgemeinen Halbleiteranordnung.

DETAILLIERTE BESCHREIBUNG DER ERFINDUNG

Ausgestaltungen der vorliegenden Erfindung werden nun beschrieben unter Bezugnahme auf die beigeschlossenen Zeichnungen.

Fig. 1 zeigt nur Teile einer Schaltung mit elektrisch unterbrechbarer Verbindung bzw. einer elektrischen Schmelzschaltung gemäß einer ersten Ausgestaltung der vorliegenden Erfindung.

Bezüglich Fig. 1 umfasst eine elektrische Schmelzschaltung 10 eine Spannungsgenerierschaltung 11, eine Vielzahl von Schmelzschaltungen 12 ₁ und 12 ₂ bis 12 _n, eine Erfassungsschaltung 13, einen N-Kanal-MOS-Transistor 14, eine erste gemeinsame Leitung 15, eine zweite gemeinsame Leitung 16 und einen Anschluss 17. Die Spannungsgenerierschaltung 11 generiert eine hohe Spannung VBP zum Programmieren, eine Spannung zum Prüfen und eine Spannung zum Lesen als Reaktion auf ein Programmiersignal PRGM, eine Prüfsignal VRFY bzw. ein Lesesignal READ. Das Programmieren ist ein Arbeitsvorgang zum Variieren des Leitfähigkeitszustands eines Schmelzelementes. Das Prüfen ist ein Arbeitsvorgang zum Prüfen des Leitfähigkeitszustands eines Schmelzelements. Das Lesen ist ein Arbeitsvorgang zum logischen Feststellen des Zustandes eines Schmelzelements.

Die erste gemeinsame Leitung 15 ist mit dem Ausgangsanschluss der Spannungsgenerierschaltung 11 verbunden. Ein Ende jeder der Schmelzschaltungen 12 ₁ und 12 ₂ bis 12 _n ist mit der ersten gemeinsamen Leitung 15 verbunden während das andere Ende davon mit der zweiten gemeinsamen Leitung 16 verbunden ist. Der Eingangsanschluss der Erfassungsschaltung 13 ist mit der zweiten gemeinsamen Leitung 16 verbunden. Die Erfassungsschaltung 13 erfasst einen Stromfluss durch ein Schmelzelement FS im Prüfmodus. Der Ausgangsanschluss der Erfassungsschaltung 13 ist mit dem Anschluss 17 verbunden. Der Transistor 14 ist zwischen der zweiten gemeinsamen Leitung 16 und dem Masseanschluss (ground) verbunden. Das Gate des Transistors 14 wird mit dem Programmiersignal PRGM versorgt.

Die Schmelzschaltungen 12 ₂ bis 12 _n haben jede dieselbe Anordnung wie die der Schmelzschaltung 12 ₁. Die Schmelzschaltung 12 ₁ schließt ein Schmelzelement FS ein, N- Kanal-MOS-Transistoren N1 und N2 und eine Latch-Schaltung LT. Das Schmelzelement FS kann sich zusammensetzen aus einem kapazitiven Element (MOS-Kondensator), das aus einem MOS- Transistor gebildet wird, einem Grabenkondensator und einem gestapelten Kondensator, von denen jeder als eine Speicherzelle eines dynamischen RAM oder ähnlichem verwendet wird. Das Schmelzelement FS hat einen hohen Widerstand vor dem Programmieren und hat einen niedrigen Widerstand nach dem Programmieren.

Der Transistor N1 ist ein Sperrtransistor zum Schützen der Latch-Schaltung LT vor einer Spannung im Programmiermodus. Das Gate des Transistors N1 ist immer mit einer Spannung VPP versorgt. Die Spannung VPP muss nur den Transistor N1 zum Leiten bringen und kann auf irgendein Potential gelegt werden. Der Transistor N2 wählt eine Schmelzschaltung reagierend auf ein Adresssignal ADDi. Das Adresssignal ADDi wird vordecodiert als Reaktion auf ein Gruppenauswahlsignal. In der vorliegenden Erfindung ist daher in jeder Gruppe (Bank) einer Halbleiterspeichereinrichtung nur die Schmelzschaltung angeordnet, wie später beschrieben werden wird.

Die Latch-Schaltung LT hält Daten, die aus dem Schmelzelement FS im Lesemodus ausgelesen worden sind. Die Latch-Schaltung LT schließt einen N-Kanal-MOS-Transistor N3 ein, eine NAND-Schaltung ND3 und Invertierschaltungen IV3 und IV4. Insbesondere ist ein Ende des Strompfads des Transistors N3 mit einem Verbindungsknoten zwischen den Transistoren N1 und N2 verbunden. Das Gate des Transistors N3 wird mit einem Schließsignal bCLS versorgt. Eine Serienschaltung der NAND-Schaltung ND3 und der Invertierschaltung IV3 ist parallel geschaltet zu dem anderen Ende des Strompfades des Transistors N3. Der Eingangsanschluss der NAND-Schaltung ND3 wird mit einem Voraufladesignal bzw. Vorladesignal bPRCH versorgt. Der Eingangsanschluss der Invertierschaltung IV4 ist mit dem anderen Anschluss des Strompfades des Transistors N3 verbunden. Der Ausgangsanschluss der Invertierschaltung IV4 gibt ein Signal /EFUSi aus. Als Reaktion auf das Signal /EFUSi werden die jeweiligen Schaltungen der Halbleiterspeichereinrichtung initialisiert.

Fig. 2 zeigt die Anordnung der Spannungsgenerierschaltung 11. Die Schaltung 11 schließt eine Spannungssteuerschaltung 21 ein, eine Ringoszillator 22 und eine Pumpschaltung 23. Die Schaltung 21 generiert ein Steuersignal RINGACT zum Betreiben des Ringoszillators 22 als Reaktion auf ein Programmiersignal PRGM, ein Prüfsignal VRFY und ein Lesesignal READ. Das Steuersignal RINGACT wird dem Ringoszillator 22 zugeführt. Der Ringoszillator 22 generiert Signale ϕ1 und ϕ2 mit eine vorgegebenen Periode in Übereinstimmung mit dem Steuersignal- RINGACT. Diese Signale ϕ1 und ϕ2 werden der Pumpschaltung 23 zugeführt. Als Reaktion auf die Signale ϕ1 und ϕ2 erhöht die Pumpschaltung 23 eine Energieversorgungsspannung und generiert eine hohe Spannung zum Programmieren, eine Spannung zum Prüfen und eine Spannung zum Lesen. Die Ausgangsspannung VBP der Pumpschaltung 23 wird an die Spannungssteuerschaltung 21 angelegt.

Fig. 3 zeigt ein Beispiel der Schaltungsanordnung der Spannungssteuerschaltung 21. Die Schaltung 21 setzt sich hauptsächlich zusammen aus einem Widerstand-Spannungsteiler und einem Differenzverstärker. Ein Ende eines Widerstands R1 ist mit einer Spannungsversorgung VBP verbunden, während das andere Ende davon mit einem nicht invertierenden Eingangsanschluss eines Differenzverstärkers 21d verbunden ist. Eine Serienschaltung eines Widerstandes R2 und eines N-Kanals-MOS-Transistors 21a, eine Serienschaltung eines Widerstandes R3 und eines N-Kanals-MOS-Transistors 21b und eine Serienschaltung eines Widerstandes R4 und eines N-Kanals-MOS-Transistors 21c sind zwischen dem nicht invertierenden Eingangsanschluss und Masse geschaltet. Das Gate des Transistors 21a wird mit dem Programmiersignal PRGM versorgt, das des Transistors 21b wird mit dem Prüfsignal VRFY versorgt und das des Transistors 21c wird versorgt mit dem Lesesignal READ. Der invertierende Eingangsanschluss des Differenzverstärkers 21d wird mit einer Referenzspannung Vref versorgt und der Ausgangsanschluss davon gibt das Steuersignal RINGACT aus.

Fig. 4 zeigt ein Beispiel der Pumpschaltung 23, die oben beschrieben ist. Die Pumpschaltung 23 schließt eine Vielzahl von Dioden 23a ein, die in Serie geschaltet sind und eine Vielzahl von Kondensatoren 23b. Ein Ende jedes der Kondensatoren 23b ist verbunden mit seinem entsprechenden Anschlussknoten der benachbarten beiden Dioden 23a. Die Signale ϕ1 und ϕ2 werden alternierend an die anderen Enden der Kondensatoren 23b des Ringoszillators 22 angelegt. Eine Energieversorgungsspannung VCC wird als Reaktion auf die Signale ϕ1 und ϕ2 erhöht und eine erforderliche Spannung wird von dem Ausgangsknoten OUT ausgegeben.

In der oben beschriebenen Anordnung werden das Programmiersignal PRGM, das Prüfsignal VRFY und das Lesesignal READ jeweils aktiviert zu einem Hochpegel im Programmier-, Prüf- beziehungsweise Lesemodus. Der Differenzverstärker 21d gibt ein Hochpegelsteuersignal- RINGACT aus, wenn das Potential des nicht invertierenden Eingangsanschlusses niedriger ist als das Referenzpotential Vref. Daher arbeiten der Ringoszillator 22 und die Pumpschaltung 23 in Folge zum Generieren einer erforderlichen Spannung.

Die eingestellten Potentiale der Spannung VBP, die von der Spannungsgenerierschaltung 11 ausgegeben werden, werden ausgedrückt wie folgt, durch beispielsweise die Referenzspannung Vref und die Widerstände R1 bis R4.

Das eingestellte Potential der Ausgangsspannung VBP im Programmiermodus ist gegeben wie folgend:

VBP (PRGM) = Vref × [(R1 + R2)/R2]

Das eingestellte Potential der Ausgangsspannung VBP im Prüfmodus ist gegeben wie folgt:

VBP (VRFY) = Vref × [(R1 + R3)/R3]

Das eingestellte Potential der Ausgangsspannung VBP im Lesemodus ist gegeben:

VBP (READ) = Vref × [(R1 + R4)/R4]

Der Zusammenhang zwischen Widerständen R1, R2, R3 und F4 ist gegeben durch beispielsweise die folgende Gleichung:

R3 = R4 ≧R1 < R2

Insbesondere ist R1 eingestellt auf 150 (Ω), R2 ist eingestellt auf 35 (Ω), und R3 und R4 sind jeweils eingestellt auf 160 (Ω). Jedoch kann der Zusammenhang zwischen den Widerstandswerten variiert werden mit einem Zusammenhang zwischen den Widerständen und der Referenzspannung Vref.

Fig. 5 zeigt einen Zusammenhang zwischen einer Energieversorgungsspannung und einer Ausgangsspannung der Spannungsgenerierschaltung 11. Wie in Fig. 5 gezeigt, unterscheiden sich eine Energieversorgungsspannung, die eingestellt wird, wenn eine Halbleiteranordnung getestet wird und eine Energieversorgungsspannung, die eingestellt wird, wenn ein Benutzer die Halbleiteranordnung benutzt, voneinander. Die vorangehende Energieversorgungsspannung wird eingestellt auf beispielsweise 4,5 V und die letztgenannte Energieversorgungsspannung wird eingestellt auf beispielsweise 3,3 V. In Fig. 5 entspricht 2,5 V der niedrigsten Spannung, die einen Betrieb der Spannungsgenerierschaltung basierend auf der Spezifikation sicherstellt.

In dem Beispiel der Fig. 5 ist die Ausgangsspannung V2 auf etwa doppelt so hoch eingestellt wie die Referenzspannung Vref im Prüf- und Lesemodus und die Ausgangsspannung V1 ist eingestellt auf etwa 4 mal so hoch wie die Referenzspannung Vref im Programmiermodus. Jedoch sind die Ausgangsspannungen nicht begrenzt auf diese Werte, sondern können bedarfsweise variiert werden.

Fig. 6 zeigt schematisch ein Beispiel einer Halbleiterspeichereinrichtung als Halbleiteranordnung gemäß der vorliegenden Erfindung. Beispielsweise sind vier Gruppen (Bänke) 32 bis 35 auf einem Chip 31 vorgesehen. Jede dieser Gruppen hat eine Vielzahl von Sub-Arrays 36. Die Sub-Arrays 36 schließen eine Vielzahl von Speicherzellen (nicht dargestellt) ein. Wenn die elektrische Schmelzschaltung 10 mit der oben beschriebenen Anordnung verwendet wird, sind Schmelzblöcke 32a bis 35a angeordnet, um den Gruppen 32 bis 35 jeweils zu entsprechen. Die Schmelzblöcke 32a bis 35a schließen nur die Schmelzschaltungen 12 ₁ und 12 ₂ bis 12 _n der elektrischen Schmelzschaltung 10 ein und die Spannungsgenerierschaltung 11 und Erfassungsschaltung 13 sind an wahlweisen Positionen auf dem Chip 31 angeordnet. Die Spannungsgenerierschaltung 11 und die Erfassungsschaltung 13 sind mit den Schmelzschaltungen 12 ₁ und 12 ₂ bis 12 _n der Schmelzblöcke 32a bis 35a über die erste und zweite gemeinsame Leitung 15 bzw. 16 verbunden.

Ein Betrieb der elektrischen Schmelzschaltungen 10 mit der obigen Anordnung wird nun beschrieben unter Bezugnahme auf die Fig. 1 und 7 bis 9. In der elektrischen Schmelzschaltung 10 werden der Programmier-, der Prüf- und der Lesebetriebsmodus beispielsweise durch einen Befehl eingestellt. Der Befehl muss nur konform mit den Spezifikationen der Halbleiteranordnung verwendet werden.

(Programmierbetrieb)

Fig. 7 ist ein Zeitdiagramm und zeigt einen Programmierbetrieb.

Zuerst tritt die elektrische Schmelzschaltung 10 in einen Programmierbetriebsmodus unter Verwendung eines eingegebenen Befehls. In diesem Beispiel zeigt der Befehl einen Testmodus an. In Verbindung hiermit wird ein Programmiersignal PRGM auf einem hohem Pegel aktiviert. Die Spannungsgenerierschaltung 11 generiert eine hohe Spannung VBP zum Programmieren als Reaktion auf das Programmiersignal PGM. Zu dieser Zeit schaltet der Transistor 14 ein als Reaktion auf das Programmiersignal PRGM, und die zweite gemeinsame Leitung 16 wird auf Massepotential gelegt.

Dann wird ein Adressensignal ADDi zum Auswählen einer wahlfreien Schmelzschaltung aktiviert auf einen hohen Pegel als Reaktion auf z. B. einen Aktivierungsbefehl und zugeführt zu dem Gate des Transistors N2. Wenn der Transistor N2 der Schmelzschaltung 12 ₁, die in Fig. 1 gezeigt ist, ausgewählt ist, wird er eingeschaltet. Daraufhin wird eine hohe Spannung VBP, die von der Spannungsgenerierschaltung 11 ausgegeben wird, angelegt an ein Schmelzelement FS entsprechend dem Transistor N2. Das Schmelzelement FS wird daher in einen Niedrigwiderstandszustand programmiert. Folglich fließt ein Strom durch einen Pfad, der die Spannungsgenerierschaltung 11, das Schmelzelement FS und die Transistoren N1, N2 und 14 einschließt, wie durch die unterbrochene Linie A in Fig. 1 gezeigt.

Danach wird das ausgewählte Adresssignal ADDi zurückgesetzt als Reaktion auf beispielsweise den Vorlade- bzw. Voraufladebefehl.

Wenn der Bedarf auftritt, wird ein beliebiges Schmelzelement ausgewählt unter Verwendung eines Aktiv- bzw. Aktivierungsbefehls und eines Vorlade- bzw. Voraufladebefehls und durch denselben Betriebsablauf programmiert, wie oben beschrieben.

(Prüfbetrieb)

Fig. 8 ist ein Zeitdiagramm und zeigt einen Prüfbetrieb. Zuerst tritt die elektrische Schmelzschaltung 10 in einen Prüfbetriebsmodus unter Verwendung eines Befehls, der beispielsweise einen Testmodus anzeigt. In Verbindung hiermit wird ein Prüfsignal VRFY aktiviert auf einen Hochpegel. Die Spannungsgenerierschaltung 11 generiert eine Spannung VBP zum Prüfen als Reaktion auf das Prüfsignal VRFY.

Zu diesem Zeitpunkt ist das Programmiersignal PRGM auf einen Niedrigpegel gesetzt. Der Transistor 14 schaltet aus und die zweite gemeinsame Leitung 16 ist mit dem Anschluss 17 durch die Erfassungsschaltung 13 verbunden. Der Anschluss 17 wird versorgt mit beispielsweise dem Massepotential. Die Erfassungsschaltung erfasst einen Strom, der in den Anschluss 17 fließt und überwacht den Zustand des Schmelzelementes FS.

Dann wird ein Adressiersignal ADDi zum Auswählen einer beliebigen Schmelzschaltung aktiviert auf einem hohen Pegel als Reaktion auf beispielsweise einen Aktivierungsbefehl und dem Gate des Transistors N2 zugeführt. Wenn der Transistor N2 der Schmelzschaltung 12 ₁, die in Fig. 1 gezeigt ist, ausgewählt ist, schaltet er ein. Daraufhin wird eine Spannung zum Prüfen der Ausgangsgröße von der Spannungsgenerierschaltung 11 angelegt an ein Schmelzelement FS, das dem Transistor N2 entspricht. Folglich fließt, wenn ein programmiertes Schmelzelement FS ausgewählt ist, ein Strom durch einen Pfad, der die Spannungsgenerierschaltung 11, das Schmelzelement FS, die Transistoren N1, N2 und 14, die Erfassungsschaltung 13 und den Anschluss 17 einschließt, wie durch die dicke unterbrochene Linie B in Fig. 1 dargestellt. Die Erfassungsschaltung 13 überwacht den Zustand des Schmelzelementes FS.

Wenn ein nicht programmiertes Schmelzelement ausgewählt ist, fließt kein Strom durch die Erfassungsschaltung 13. Wenn ein Schmelzelement, das nicht ausreichend programmiert ist, ausgewählt ist, fließt ein geringer Stromanteil durch die Erfassungsschaltung 13. Der Zustand eines Schmelzelementes kann demnach in Übereinstimmung mit dem Betrag des durch die Erfassungsschaltung 13 fließenden Stromes erfasst werden.

Daraufhin wird das ausgewählte Adresssignal ADDi zurückgesetzt als Reaktion auf beispielsweise einen Vorladebefehl.

Bedarfsweise wird ein beliebiges Schmelzelement ausgewählt unter Verwendung eines Aktiv-Befehls und eines Vorlade-Befehls und geprüft durch denselben Betriebsablauf, wie oben beschrieben.

(Lesebetrieb)

Fig. 9 ist ein Zeitdiagramm und zeigt einen Lesebetrieb. Ein Lesebetrieb wird im allgemeinen ausgeführt, wenn Energie eingeschaltet ist. Im Lesebetrieb wird der Zustand eines Schmelzelements bestimmt, bevor auf die Halbleitereinrichtung zugegriffen wird und wird in der Latch-Schaltung LT gehalten. Verschiedene Schaltungen in der Halbleitereinrichtung werden initialisiert in Reaktion auf das Ausgangssignal der Latch-Schaltung LT.

Wenn eine geeignete Zeitperiode abgelaufen ist, nachdem eine Versorgungsspannung VCC angelegt worden ist, generiert eine (nicht dargestellte) Schaltung eine Spannung VPP. Die Spannung VPP wird an das Gate des Transistors N1 angelegt, der als ein Sperrtransistor arbeitet. Wie die Spannung Vpp ansteigt, steigt ein Signal bCLS an und der Transistor N3, der in Fig. 1 gezeigt ist, schaltet ein. Daher sind die Latch-Schaltung LT und das Schmelzelement FS miteinander verbunden.

In ähnlicher Weise wird ein Lesesignal READ, wenn eine geeignete Zeitperiode abgelaufen ist, aktiviert auf einen Hochpegel. Als Ergebnis auf das Lesesignal READ arbeitet die Spannungsgenerierschaltung 11, um eine Spannung VBP für das Lesen zu generieren.

Nachdem die Spannungen VPP und VBP ein eingestelltes Potential erreichen, geht das Vorladesignal bPRCH in den Hochpegel über. Der Zustand des Schmelzelementes FS wird der Latch-Schaltung LT durch die Transistoren N1 und N3 zugeführt und von der NAND-Schaltung ND3 und der Invertierschaltung IV3 gehalten.

Wenn das Schmelzelement FS programmiert ist und in einen Niedrigwiderstandszustand gebracht, wird der Pegel des Ausgangssignals /EFUSi der Latch-Schaltung LT niedrig. Wenn das Schmelzelement FS nicht programmiert ist und in einem Hochwiderstands- oder offenen Zustand gehalten ist, verbleibt der Pegel des Ausgangssignals /EFUSi hoch.

Gemäß der oben beschriebenen ersten Ausgestaltung generiert die Spannungsgenerierschaltung 11 eine erforderliche Spannung in Programmier-, Prüf- und Lesemodi und führt diese einer ausgewählten der Schmelzschaltungen 12 ₁ und 12 ₂ bis 12 _n zu. Es ist daher nicht erforderlich, irgendeine Schaltschaltung zwischen der Spannungsgenerierschaltung und den Schmelzschaltungen 12 ₁ und 12 ₂ bis 12 _n zwischenzuschalten und zwischen den Schmelzschaltungen 12 ₁ und 12 ₂ bis 12 _n und der Erfassungsschaltung 13, im Gegensatz zum Stand der Technik. Da daher die Anzahl der großen Transistoren reduziert werden kann, kann der von der elektrischen Schmelzschaltung belegte Bereich auf dem Chip verringert werden und demnach die Chipfläche.

In der allgemeinen elektrischen Schmelzschaltung sind die Richtungen des Stromflusses durch das Schmelzelement FS im Programmier- und Prüfmodus entgegengesetzt zueinander. Mit anderen Worten, wenn ein Strom im Programmiermodus in Vorwärtsrichtung fließt, fließt er im Prüfmodus in Rückwärtsrichtung. Ein solches Schmelzelement variiert üblicherweise in seinem Widerstandswert zwischen der Vorwärtsrichtung des Stroms und seiner Rückwärtsrichtung und der Widerstand in Rückwärtsrichtung ist höher als der in Vorwärtsrichtung. Es ist daher schwierig, ein Schmelzelement korrekt zu verifizieren bzw. zu prüfen.

Demgegenüber wird gemäß der ersten Ausgestaltung der vorliegenden Erfindung ein Strom von der Spannungsgenerierschaltung 11 dem Schmelzelement FS in derselben Richtung im Programmier-, Prüf- und Lesemodus zugeführt. Die Erfassungsschaltung 13 kann den Stromfluss durch das programmierte Schmelzelement korrekt erfassen. Folglich kann der Zustand des Schmelzelementes korrekt verifiziert werden.

(2. Ausgestaltung)

Fig. 10 zeigt eine zweite Ausgestaltung der vorliegenden Erfindung. In Fig. 10 sind dieselben Elemente wie die der ersten Ausgestaltung mit denselben Bezugszeichen versehen.

Ein Sperrtransistor zum Schützen einer Latch-Schaltung, der in Fig. 1 gezeigt ist, ist weggelassen bei der zweiten Ausgestaltung, die in Fig. 10 gezeigt ist. Das Schmelzelement FS und die Latch-Schaltung LT sind unmittelbar miteinander verbunden, wie es auch das Schmelzelement FS und der Transistor N2 sind.

Da die Programmier-, Verifizier- und Leseoperationen der zweiten Ausgestaltung dieselbe sind wie die der ersten Ausgestaltung, wird ihre Beschreibung weggelassen.

Mit der vorangehenden Schaltungsanordnung der zweiten Ausgestaltung kann die Anzahl der Elemente reduziert werden, da der Transistor N1 weggelassen ist. Wenn ein Strom durch das Schmelzelement FS im Programmier-, Verifizier- und Lesebetrieb fließt, findet kein Spannungsabfall bedingt durch den Sperrtransistor statt. Aus diesem Grund kann die Größe des Transistors N2 zum Auswählen eines Schmelzelementes FS verringert werden und derart auch die Größe der Latch-Schaltung. Darüber hinaus kann die Größe des Chips vergrößert werden.

Zusätzliche Vorteile und Modifikationen werden sich für Fachleute leicht ergeben. Daher ist die Erfindung in ihrem breiteren Aspekt nicht begrenzt auf die spezifischen Details und repräsentativen Ausgestaltungen, die hier gezeigt und beschrieben sind. Entsprechend können verschieden Modifikationen ausgeführt werden, ohne vom Geist oder Schutzbereich des allgemeine Erfindungskonzeptes abzuweichen, wie es durch die beiliegenden Ansprüche und deren Äquivalente definiert ist.

Claims

1. Halbleiterschaltungsanordnung, gekennzeichnet durch das Umfassen:
einer Schmelzschaltung (12 ₁ bis 12 _n) mit einem ersten Endabschnitt und einem zweiten Endabschnitt, wobei die Schmelzschaltung elektrisch programmiert wird;
einer Spannungsgenerierschaltung (11), die mit dem ersten Endabschnitt der Schmelzschaltung (12 ₁ bis 12 _n) verbunden ist, wobei die Spannungsgenerierschaltung eine erste Spannung im Programmiermodus generiert zum Schreiben von Daten in die Schmelzschaltung, eine zweite Spannung in einem Prüfmodus zum Prüfen der Daten, die in die Schmelzschaltung geschrieben sind, und eine dritte Spannung im Lesemodus zum Lesen der Daten aus der Schmelzschaltung; und
eines ersten Transistors (14), der mit dem zweiten Endabschnitt der Schmelzschaltung (12 ₁ bis 12 _n) verbunden ist, wobei der erste Transistor im Programmiermodus eingeschaltet wird.

2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, dass die Schmelzschaltung 12 ₁ bis 12 _n umfasst:
ein Schmelzelement FS, von dem ein Ende mit dem ersten Endabschnitt verbunden ist;
einen zweiten Transistor N2, der zwischen dem Schmelzelement FS und dem zweiten Endabschnitt verbunden ist, wobei der zweite Transistor das Schmelzelement im Programmiermodus auswählt, und
eine Latch-Schaltung (LT), die zwischen dem Schmelzelement FS und dem zweiten Transistor (N2) verbunden ist, während die Latch-Schaltung Daten hält, die aus dem Schmelzelement im Lesemodus ausgelesen sind.

3. Anordnung nach Anspruch 1, gekennzeichnet durch das weitere Umfassen einer Erfassungsschaltung (13), die mit dem zweiten Endabschnitt der Schmelzschaltung (12 ₁ bis 12 _n) verbunden ist, wobei die Erfassungsschaltung einen Stromfluss durch das Schmelzelement im Prüfmodus erfasst.

4. Anordnung nach Anspruch 2, gekennzeichnet durch das weitere Umfassen eines dritten Transistors (N3), der zwischen dem Schmelzelement (FS) und der Latch-Schaltung (LT) verbunden ist.

5. Anordnung nach Anspruch 4, gekennzeichnet durch das weitere Umfassen eines vierten Transistors (N1), der zwischen dem dritten Transistor (N3) und dem Schmelzelement (FS) verbunden ist, wobei der vierte Transistor die Latch-Schaltung (LT) im Programmiermodus schützt.

6. Anordnung nach Anspruch 2, gekennzeichnet durch das weitere Umfassen eines Speicherzellen- Arrays mit einer Vielzahl von Gruppen, wobei jede der Gruppen angeordnet ist, um der Schmelzschaltung (12 ₁ bis 12 _n) zu entsprechen.