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Die
Erfindung bezieht sich auf ein Halbleiterspeicherbauelement und
auf ein Testverfahren für
ein Halbleiterspeicherbauelement.
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1 veranschaulicht
im Blockdiagramm ein herkömmliches
Halbleiterspeicherbauelement vom SRAM-Typ. Wie aus 1 ersichtlich,
verlaufen in einem Speicherzellenfeld 1 eine Mehrzahl von Wortleitungen
WL1, WL2, ... und dazu kreuzend eine Mehrzahl von Bitleitungen BL1,
/BL1, BL2, /BL2, ..., wobei mit dem Schrägstrich „/" im Text jeweils die in den Zeichnungen
mit einem Überstreichungsstrich markierten
komplementären
Leitungen bezeichnet sind.
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Benachbarte
Bitleitungen bilden Bitleitungspaare. Beispielsweise bilden die
Bitleitungen BL1 und /BL1 ein Bitleitungspaar und die Bitleitungen
BL2 und /BL2 ein weiteres Bitleitungspaar. An Kreuzungspunkten der
Wortleitungen mit den Bitleitungen befindet sich jeweils eine Speicherzelle 2,
in 1 durch schraffierte Bereiche veranschaulicht.
Mit dem Speicherzellenfeld 1 sind eine Leistungsversorgungsleitung 3 und
eine Masseleitung 4 verbunden. An der Versorgungsleitung 3 liegt
eine Spei sespannung VCC an, nachfolgend auch als Spannung mit hohem Pegel
oder H-Pegel bezeichnet, während
an der Masseleitung 4 eine Massespannung VSS anliegt, nachfolgend
auch als Spannung mit niedrigem Pegel oder L-Pegel bezeichnet. Die
Speisespannung VCC und die Massespannung VSS werden jeder Speicherzelle 2 zugeführt.
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Dem
Speicherzellenfeld 1 sind ein Zeilendecoder 5,
ein Spaltendecoder 6 und ein Eingabe/Ausgabe-Schaltkreis 8 zugeordnet.
Der Zeilendecoder 5 decodiert eine Zeilenadresse, die über eine
Adresseneingabeleitung 7 zugeführt wird, um eine der Wortleitungen
auszuwählen,
und legt an die ausgewählte
Wortleitung eine Spannung mit H-Pegel an. Der Eingabe/Ausgabe-Schaltkreis 8 umfasst
eine Mehrzahl von Umschalt-Schaltkreisen,
die jeweils einem Bitleitungspaar zugeordnet sind, sowie einen oder
mehrere Abtastverstärker,
die zwischen eine Eingabe-/Ausgabeleitung 9 und die Umschalt-Schaltkreise
eingeschleift sind. Der Spaltendecoder 6 decodiert eine
Spaltenadresse, die über
die Adresseneingabeleitung 7 zugeführt wird, um einen der Umschalt-Schaltkreise
auszuwählen.
Die Eingabe-/Ausgabeleitung 9 ist über eine nicht gezeigte Ausgabetreiberschaltung
mit einem nicht gezeigten Dateneingabe-/Datenausgabeanschluss verbunden. Somit wird
jeweils eine der Speicherzellen 2 durch den Zellendecoder 5 und
den Spaltendecoder 6 ausgewählt.
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2 zeigt
eine herkömmliche
schaltungstechnische Realisierung der Speicherzelle 2 von 1 mit
NMOS-Transistoren 21, 22, 25 und 26 sowie
PMOS-Transistoren 23 und 24. Die NMOS-Transistoren 25 und 26 fungieren
als Transfergatter, während
die PMOS-Transistoren 23 und 24 als Lastelemente
dienen. Der NMOS-Transistor 21 ist zwischen einen Knoten
ND1 und die Masseleitung 4 eingeschleift, während der
NMOS-Transistor 22 zwischen einen Knoten ND2 und die Masseleitung 4 eingeschleift
ist. Mit einer jeweiligen Gate-Elektrode sind die NMOS-Transistoren 21 und 22 an
den Knoten ND2 bzw. ND1 angeschlossen.
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Der
PMOS-Transistor 23 ist zwischen die Versorgungsleitung 3 und
den Knoten ND1 eingeschleift, während
der PMOS-Transistor 24 zwischen die Versorgungsleitung 3 und
den Knoten ND2 eingeschleift ist. Mit ihren Gate-Elektroden sind
die PMOS-Transistoren 23 und 24 an den Knoten
ND2 bzw. ND1 angeschlossen. Der NMOS-Transistor 25 ist
zwischen eine Bitleitung BLn und den Knoten ND1 eingeschleift, und
der NMOS-Transistor 26 ist
zwischen eine Bitleitung /BLn und den Knoten ND2 eingeschleift.
Mit ihren Gate-Elektroden sind die NMOS-Transistoren 25 und 26 gemeinsam
an eine Wortleitung WLn gekoppelt.
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Ein
Schreibvorgang des SRAM-Bauelements verläuft unter Bezugnahme auf die 1 und 2 wie
folgt. Durch den Zeilendecoder 5 wird eine Wortleitung
WLn ausgewählt.
An diese wird eine Spannung mit H-Pegel angelegt, wodurch die Transistoren 25 und 26 leitend
geschaltet werden. Durch den Spaltendecoder 6 wird von
den Umschalt-Schaltkreisen im Eingabe/Ausgabe-Schaltkreis der zum Bitleitungspaar
BLn und /BLn gehörige
Umschalt-Schaltkreis leitend geschaltet. Wenn z. B. als zu schreibende
Daten eine Spannung mit L-Pegel an die Bitleitung /BLn und eine
Spannung mit H-Pegel an die Bitleitung BLn angelegt werden, nimmt
der Knoten ND1 H-Pegel an, und der NMOS-Transistor 22 wird
leitend geschaltet. Dadurch liegt das Potential am Knoten ND2 auf
L-Pegel, und der
NMOS-Transistor 21 wird sperrend geschaltet. Da sich der
Knoten ND1 auf H-Pegel und der Knoten ND2 auf L-Pegel befinden,
wird der PMOS-Transistor 23 leitend und der PMOS-Transistor 24 sperrend
geschaltet. Das Potential am Knoten ND1 wird über den PMOS-Transistor 23,
der als Lastelement dient, hochgezogen und bleibt auf H-Pegel. Somit ist
das Potential am Knoten ND1 auf H-Pegel gesetzt, während das
Potential am Knoten ND2 auf L-Pegel gesetzt ist. Dieser Zustand
wird als ein Zustand betrachtet, in welchem die Speicherzelle 2 den
Logikwert „1" speichert. Wenn
andererseits eine Spannung mit L-Pegel
an die Bitleitung BLn und eine Spannung mit H-Pegel an die Bitleitung
/BLn angelegt werden, wird der zum obigen Vorgang entgegen gesetzte
Vorgang ausgeführt.
Dies bedeutet, dass der NMOS-Transistor 21 leitend und
der NMOS-Transistor 22 sperrend geschaltet werden. Dementsprechend
wird das Potential am Knoten ND1 auf L-Pegel gesetzt, während das
Potential am Knoten ND2 auf H-Pegel gesetzt wird. Dieser Zustand
wird als ein Zustand betrachtet, in welchem der Logikwert „0" gespeichert wird.
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Das
in 1 gezeigte SRAM-Bauelement ist in ein Zellengebiet,
z. B. ein Speicherzellengebiet, zum Speichern von Daten, in ein
peripheres Schaltkreisgebiet, z. B. mit Zeilen- und Spaltenauswahlschaltkreisen,
Umschalt-Schaltkreisen, Abtastverstärkern, Schreibtreibern und
Dateneingabe-/Datenausgabepuffern, zum Schreiben von Daten in eine bzw.
zum Lesen derselben aus einer Speicherzelle und in ein Dateneingabe-/Datenausgabegebiet,
z. B. mit Anschlussstellentreibern, zum Verbinden des SRAM-Bauelements
mit einer externen Schnittstelle unterteilt. Eine erste Speisespannung
wird an das Zellengebiet und das periphere Schaltkreisgebiet angelegt,
während
eine zweite Speisespannung an das Dateneingabe-/Datenausgabegebiet
angelegt wird. Die erste Speisespannung liegt in einem normalen Schreib-/Lese-Betriebsmodus
auf demselben Pegel wie die zweite Speisespannung. Die erste und
zweite Speisespannung werden jedoch über verschiedene Leistungsversorgungsanschlüsse extern
zugeführt. Ein
Beispiel eines Speicherbauelements, das diese Leistungszufuhrmethode
verwendet, ist in der von Samsung Electronics Co., Ltd. veröffentlichten
Spezifikation „K6T8008C2M" vom Februar 2002
offenbart. Leistung, die einem Speicher zugeführt wird, wird entsprechend
den Schaltkreisgebieten aufgeteilt, um unzureichende Betriebsvorgänge von
Schaltkreisen im peripheren Schaltkreisgebiet zu verhindern und einen
Bereich mit zu großem
Strom zu überprüfen. Im
allgemeinen treten ungenügende
Betriebsvorgänge
dann auf, wenn die an ein Dateneingabe-/Datenausgabegebiet angelegte
Speisespannung im Betrieb eines Chips durch hohen Stromverbrauch
herabgesetzt wird, wodurch Rauschprobleme auftreten kön nen. Der
Bereich mit zu hohem Strom kann dadurch überprüft werden, dass die jeweils
in den Dateneingabe-/Datenausgabegebieten verwendeten Ströme gemessen
werden.
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Im
Fall eines SRAM-Bauelements mit aufgeteiltem Leistungsversorgungssystem
können
in einem Burn-In-Wafertestbetriebsmodus, nachfolgend auch als Voralterungstest-Betriebsmodus
bezeichnet, einige Schwierigkeiten auftreten. Die Bezeichnung Burn-In-Test
oder Voralterungstest bedeutet, dass ein Ausfall einer schwachen
Zelle in einem frühen
Stadium durch Anlegen übermäßiger Belastungen
an die Speicherzelle unter Verwendung einer hohen Versorgungsspannung
induziert wird. Im Voralterungstest-Betriebsmodus wird eine relativ
höhere Spannung
von z. B. 5 V oder mehr, verglichen mit einem normalen Betriebsmodus,
an ein SRAM-Bauelement angelegt. In diesem Fall kann es sein, dass
die Speicherzelle durch einen instantanen, übermäßigen Stromfluss geschädigt wird.
Dies wird nachfolgend unter Bezugnahme auf 3 näher erläutert.
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Da
eine Speisespannung in gleicher Weise an ein Zellengebiet und ein
peripheres Schaltkreisgebiet angelegt wird, wird im Voralterungstest-Betriebsmodus eine
hohe Spannung von 5 V an eine Wortleitung WLn, eine Bitleitung BLn
oder /BLn und eine Speicherzelle gemäß 3 angelegt.
Wenn als zu schreibende Daten eine Spannung von 0 V an die Bitleitung
BLn und eine Spannung von 5 V an die Bitleitung /BLn angelegt werden,
muss der Knoten ND1 auf eine Spannung mit L-Pegel und der Knoten
ND2 auf eine Spannung mit H-Pegel gesetzt werden. Im Wafer-Voralterungstestbetrieb
ist das Maß an
Strom, der über
ein Widerstandselement der Masseleitung 4 fließt, höher als
in einem normalen Schreibbetrieb. Daher verhindert das Widerstandselement,
dass der Knoten ND1 ausreichend auf Massespannung gelangt. Der Knoten
ND1 wird auf eine Spannung gesetzt, die dem vom Widerstandselement
der Masseleitung 4 verursachten Spannungsabfall entspricht, so
dass der NMOS-Transistor 22 eventuell nicht ausreichend
sperrend geschaltet wird. Dadurch kann sich ein Gleichstrompfad
zwischen der Versorgungsleitung 3 und der Masseleitung 4 über den PMOS-Transistor 24 und
den NMOS-Transistor 22 bilden. Da ähnlich wie der Knoten ND1 der
Knoten ND2 nicht ausreichend auf eine Spannung mit H-Pegel gesetzt
wird, wird auch ein Gleichstrompfad zwischen der Versorgungsleitung 3 und
der Masseleitung 4 über
den PMOS-Transistor 23 und den NMOS-Transistor 21 gebildet.
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Ein
Latch-up-Effekt, der sehr leicht während des Voralterungstest-Betriebsmodus auftritt,
ist dafür verantwortlich,
dass die Gleichstrompfade kontinuierlich zwischen der Versorgungsleitung 3 und
der Masseleitung 4 gebildet werden. Dadurch können im
Voralterungstest-Betriebsmodus eventuell außer schwachen Zellen auch normale
Zellen durch einen instantanen, zu hohen Strom geschädigt werden,
der durch den Latch-up-Effekt erzeugt wird.
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Die
Offenlegungsschrift
WO
98/14955 A1 offenbart einen statischen Speicher mit wahlfreiem
Zugriff und ein zugehöriges
Datenhaltetestverfahren, bei dem an entsprechende Anschlussknoten
einer Speicherzelle eine Versorgungsspannung angelegt wird, die
vorzugsweise gleich einer im Normalbetrieb benutzten Versorgungsspannung
ist, während
eine zugehörige
Wortleitung mit einer demgegenüber niedrigeren
Spannung getrieben wird.
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Die
Patentschrift
US 6.125.063 offenbart
einen integrierten Speicherschaltkreis mit einer Schaltung zur Erzeugung
einer hohen Programmierspannung, der in einem Wafertest-Betriebsmodus
eine Versorgungsspannung zugeführt
wird, die höher
als eine den übrigen
Speicherkomponenten einschließlich
eines Speicherfeldes zugeführte
Normalbetrieb-Versorgungsspannung ist.
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Die
Patentschrift
US 5.687.178 offenbart
einen statischen Speicher mit wahlfreiem Zugriff und ein zugehöriges Testverfahren
zum Erkennen defekter Speicherzellen im Waferstadium, wobei eine Speicherfeld-Versorungssteuerschaltung
wahlweise eine Normalbetriebs-Versorgungsspannung oder eine demgegenüber niedrigere
Testspannung für
ein Speicherzellenfeld bereitstellt und eine Wortleitungs-Versorgungssteuerschaltung
wahlweise eine Normalbetriebs-Versorgungsspannung oder eine demgegenüber reduzierte
Testspannung für
eine Wortleitungstreiberschaltung bereitstellt.
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Die
Offenlegungsschrift
JP
09-198899 A offenbart ein Halbleiterspeicherbauelement
mit einem Speicherzellenfeld, dem in einem Voralterungstestbetrieb
eine gegenüber
einer Normalbetriebs-Versorgungsspannung erhöhte Spannung zugeführt wird, während periphere
Schaltkreise getrennt vom Speicherzellenfeld mit einer separaten
Versorgungsspannung gespeist werden, die im Testbetrieb nicht erhöht wird.
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Der
Erfindung liegt als technisches Problem die Bereitstellung eines
Halbleiterspeicherbauelements und eines zugehörigen Testverfahrens zugrunde,
bei denen Speicherzellen effektiv einer Belastung ausgesetzt werden
können
und der Latch-up-Effekt während
eines Voralterungstest-Betriebsmodus weitestgehend vermieden werden
kann.
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Die
Erfindung löst
dieses Problem durch die Bereitstellung eines Halbleiterspeicherbauelements mit
den Merkmalen des Anspruchs 1 und eines zugehörigen Testverfahrens mit den
Merkmalen des Anspruchs 8.
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Vorteilhafte
Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
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Vorteilhafte,
nachfolgend beschriebene Ausführungsformen
der Erfindung sowie die zu deren besserem Verständnis oben erläuterten,
herkömmlichen
Ausführungsbeispiele
sind in den Zeichnungen dargestellt, in denen zeigen:
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1 ein
Blockdiagramm eines herkömmlichen
Halbleiterspeicherbauelements,
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2 ein
Schaltbild einer Speicherzelle von 1,
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3 ein
Schaltbild der Speicherzelle gemäß 2 mit
angekoppeltem Widerstandselement einer Masseleitung,
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4 ein
Blockdiagramm eines erfindungsgemäßen Halbleiterspeicherbauelements,
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5 ein
Schaltbild einer Speicherzelle des Bauelements von 4 in
einem Spannungszustand während
eines Wafervoralterungstest-Betriebsmodus,
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6 ein
Blockschaltbild eines Teils eines in 4 verwendeten
Treibers und
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7 ein
Blockdiagramm eines weiteren erfindungsgemäßen Halbleiterspeicherbauelements.
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Ein
erfindungsgemäß realisiertes
Halbleiterspeicherbauelement verwendet ein Leistungsversorgungssystem,
bei dem Speisespannungen, mit denen ein Zellengebiet und ein peripheres
Schaltkreisgebiet beaufschlagt werden, geteilt werden. Speziell wird
während
eines Wafervoralterungstest-Betriebsmodus an das Zellengebiet eine
erste Speisespannung von z. B. 5 V oder mehr angelegt, die höher als eine
zweite Speise spannung von z. B. 3 V oder mehr ist, mit welcher das
periphere Schaltkreisgebiet beaufschlagt wird. Die erste, an das
Zellengebiet angelegte Speisespannung wird selektiv als Betriebsspannung
für Treiber
zum Treiben von Datenanschlüssen
verwendet. Im Fall, dass mit diesem Leistungsversorgungssystem ein
Wafervoralterungstestbetrieb durchgeführt wird, wird jeglicher, durch
einen Latch-up-Effekt einer Speicherzelle entstehender Gleichstrompfad
gesperrt, was eine Schädigung
normaler Speicherzellen im Wafervoralterungs-Betriebsmodus verhindert.
Darauf wird unten näher
eingegangen.
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4 veranschaulicht
im Blockdiagramm ein erfindungsgemäß aufgebautes Halbleiterspeicherbauelement
vom SRAM-Typ, wobei die Erfindung alternativ auch für andere
Typen von Halbleiterspeicherbauelementen einsetzbar ist.
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Das
Halbleiterspeicherbauelement von 4 umfasst
eine Mehrzahl von Wortleitungen WL1, WL2, ... und eine Mehrzahl
von sich mit diesen kreuzenden Bitleitungen BL1, /BL1, BL2, /BL2,
... in einem Speicherzellenfeld 110. Benachbarte Bitleitungen
bilden Bitleitungspaare. Beispielsweise bilden die Bitleitungen
BL1 und /BL1 ein Bitleitungspaar, und die Bitleitungen BL2 und /BL2
bilden ein weiteres Bitleitungspaar. An den Kreuzungspunkten der
Wortleitungen mit den Bitleitungen ist eine jeweilige Speicherzelle 111 angeordnet.
Dieser wird eine erste Speisespannung VCC1, die extern über einen
Leistungsversorgungsanschluss 201 zugeführt wird, als Betriebsspannung
zugeführt.
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Dem
Speicherzellenfeld 110 sind ein Zeilendecoder 120,
ein Spaltendecoder 130 und ein Eingabe/Ausgabe-Schaltkreis 140 zugeordnet.
Diese Komponenten gehören
zum peripheren Schaltkreisgebiet. Der Zeilendecoder 120 decodiert
eine Zeilenadresse, um eine der Wortleitungen auszuwählen, und
beaufschlagt die ausgewählte
Wortleitung mit einer zweiten Speisespannung VCC2, die über einen Leistungsversorgungs anschluss 202 empfangen wird.
Der Eingabe/Ausgabe-Schaltkreis 140 umfasst eine Mehrzahl
von Umschalt-Schaltkreisen, die jeweils einem Bitleitungspaar zugeordnet
sind, sowie einen oder mehrere Abtastverstärker, die zwischen einer Eingabe-/Ausgabeleitung 203 und
den Umschalt-Schaltkreisen angeordnet sind. Der Spaltendecoder 130 decodiert
eine Spaltenadresse, um einen der Umschalt-Schaltkreise auszuwählen. Die Eingabe-/Ausgabeleitung 203 fungiert
als ein Dateneingabe-/Datenausgabegebiet, das über eine Ausgabetreiberschaltung 150 mit
Datenausgabeanschlüssen 204 und 205 gekoppelt
ist. Durch den Zeilendecoder 120 und den Spaltendecoder 130 wird
je eine der Speicherzellen 111 ausgewählt.
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Wie
aus 4 weiter ersichtlich, wird über zugehörige Versorgungsleitungen 101 und 103 die am
Versorgungsanschluss 201 anstehende erste Speisespannung
VCC1 dem Speicherzellenfeld 110 als einem Zellengebiet
und der Ausgabetreiberschaltung 150 als einem Dateneingabe-/Datenausgabegebiet
zugeführt.
Die am Versorgungsanschluss 202 anstehende zweite Speisespannung
VCC2 wird über eine
Leistungsversorgungsleitung 102 dem Zeilendecoder 120,
dem Spaltendecoder 130 und dem Eingabe/Ausgabe-Schaltkreis 140 als
einem peripheren Schaltkreisgebiet zugeführt. In nicht näher gezeigter Weise
sind die Versorgungsanschlüsse 201 und 202 an
ihre zugehörigen
Leistungskontaktstellen gebondet.
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Im
normalen Betriebsmodus besitzt die erste Speisespannung VCC1 denselben
Pegel wie die zweite Speisespannung VCC2. Im Wafervoralterungstest-Betriebsmodus
unterscheidet sich hingegen der Pegel der ersten Speisespannung
VCC1 von demjenigen der zweiten Speisespannung VCC2. Beispielsweise
haben im Normalbetriebsmodus die erste und die zweite Speisespannung
VCC1, VCC2 beide den Spannungswert 3 V. Im Wafervoralterungstest-Betriebsmodus
beträgt
hinge gen die erste Speisespannung VCC1 etwa 5 V, während die
zweite Speisespannung bei etwa 3 V bis 4 V liegt, wie in 5 angegeben.
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Es
versteht sich, dass in der gleichen Weise, wie für die Leistungsversorgungsleitungen 101, 102 und 103 gezeigt,
entsprechende Masseleitungen vorgesehen sind, die der Einfachkeit
und Übersichtlichkeit
halber nicht explizit gezeigt sind.
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Wie
aus 5 weiter zu erkennen, erniedrigt sich das Maß an Spannungsanhebung
am Knoten ND1 oder am Knoten ND2 der jeweiligen Speicherzelle 111,
wenn die an das Zellengebiet angelegte erste Speisespannung VCC1
im Wafervoralterungs-Betriebsmodus höher als die an das periphere Schaltkreisgebiet
angelegte zweite Speisespannung VCC2 ist. Dies hat folgenden Grund.
Der von Widerstandselementen einer Masseleitung verursachte Spannungsabfall
bzw. die an beiden Enden eines Masseleitungswiderstands anliegende
Spannung ist durch den Betrag an Strom bestimmt, der über den Masseleitungswiderstand
fließt.
Da die Speisespannung, die dem peripheren Schaltkreisgebiet zugeführt wird,
niedriger als die Speisespannung ist, die dem Zellengebiet zugeführt wird,
wird folglich der Betrag an Strom reduziert, der über den
Masseleitungswiderstand fließt.
Aus diesem Grund wird im Wafervoralterungstest-Betriebsmodus die
Spannung am Knoten ND1 oder ND2 auf Massepegel stärker reduziert
als beim oben erwähnten
Stand der Technik. Zeitspannen, in denen der PMOS-Transistor 23 bzw. 34 und
der NMOS-Transistor 21 bzw. 22 gleichzeitig leitend
geschaltet sind, werden verringert. Dadurch werden Daten normal
in eine Speicherzelle geschrieben, ohne dass der zuvor erwähnte Latch-up-Effekt auftritt.
Dies bedeutet, dass Belastungen effektiv an die Speicherzelle angelegt
werden.
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6 veranschaulicht
im Schaltbild eine Realisierung der Ausgangstreiberschaltung von 4. Wie
aus 6 ersichtlich, beinhaltet die Aus gangstreiberschaltung 150 in
diesem Fall einen Inverter 151, einen PMOS-Transistor 152 und
einen NMOS-Transistor 153. Im Unterschied zu einem Datenausgabepuffer 142 im
Eingabe/Ausgabe-Schaltkreis 140 empfangen der Inverter 151 und
der PMOS-Transistor 152 die erste Speisespannung VCC1.
Der Inverter 151, der die erste Speisespannung VCC1 nutzt,
wird dazu verwendet, im Voralterungstest-Betriebsmodus einen über den PMOS-Transistor 152 fließenden Gleichstrom
abzustellen. Beispielsweise wird in einem Fall, in welchem die zweite
Speisespannung VCC2 von 3 V bis 4 V an einen Gate-Anschluss des
PMOS-Transistors 152 und
die erste Speisespannung VCC1 von 5 V an dessen Source-Anschluss
während
des Wafervoralterungstest-Betriebsmodus angelegt wird, der PMOS-Transistor 152 ohne
weitere Maßnahmen nicht
ausreichend sperrend geschaltet. Um ihn ausreichend sperrend zu
schalten, muss eine entsprechende Spannung an den Gate-Anschluss
und den Source-Anschluss des PMOS-Transistors 152 angelegt
werden. Der Inverter 151, der die erste Speisespannung
VCC1 nutzt, ist daher mit dem Gate-Anschluss des PMOS-Transistors 152 gekoppelt.
Der PMOS-Transistor 152 muss als ein Pull-up-Element einen
abgeschalteten Zustand beibehalten, während der Wafervoralterungstestbetrieb
durchgeführt
wird. Um den über
den PMOS-Transistor 152 im Voralterungstest-Betriebsmodus
fließenden
Gleichstrom abzustellen, kann die zweite Speisespannung VCC2 statt
der ersten Speisespannung VCC1 an den Inverter 151 und
den PMOS-Transistor 152 angelegt werden.
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7 zeigt
im Blockdiagramm ein weiteres erfindungsgemäßes Halbleiterspeicherbauelement, wobei
gleiche Komponenten wie beim Ausführungsbeispiel von 4 jeweils
mit demselben Bezugszeichen bezeichnet sind. Das Halbleiterspeicherbauelement
von 7 entspricht mit wenigen Unterschieden im wesentlichen
genau demjenigen von 4. Die bestehenden Unterschiede
lassen sich wie folgt beschreiben. Während dieselbe Speisespannung verwendet
wird, ist die Versorgungsleitung zur Zuführung der Speisespannung zu
einem Zellengebiet von der Versorgungsleitung zur Zuführung der
Speisespannung zu einer Ausgabetreiberschaltung separiert. Im Fall
eines erfindungsgemäßen SRAM-Bauelements weisen
die erste und zweite Versorgungsspannung in einem Normalbetriebsmodus
denselben Wert auf, während
sie in einem Wafervoralterungs-Betriebsmodus voneinander verschieden
sind.
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Wie
in 7 dargestellt, wird an das Speicherzellenfeld 110 in
diesem Ausführungsbeispiel
die erste Speisespannung VCC1 oder die zweite Speisespannung VCC2
angelegt. Mit anderen Worten wird in einem Normalbetriebsmodus die
zweite Speisespannung VCC2, die über
den Leistungsversorgungsanschluss 102 zugeführt wird,
an das Speicherzellenfeld 110 angelegt. In einem Wafervoralterungstest-Betriebsmodus
wird die erste Speisespannung VCC1, die über den Leistungsversorgungsanschluss 201 zugeführt wird,
an das Speicherzellenfeld 110 angelegt. Dies kann durch
einen Umschalt-Schaltkreis bewirkt werden, der einen Inverter 200 sowie
PMOS-Transistoren 211 und 212 umfasst. Wenn ein
Testfreigabesignal TE auf niedrigem Pegel an einen Anschluss 209 angelegt
wird, wird der PMOS-Transistor 211 leitend geschaltet,
und der PMOS-Transistor 212 wird sperrend geschaltet. Die dem
Leistungsversorgungsanschluss 202 zugeführte, zweite Speisespannung
VCC2 wird dadurch an das Speicherzellenfeld 110 über eine
Leistungsversorgungsleitung 207 angelegt. Wenn das Testfreigabesignal
TE auf hohem Pegel an den Anschluss 209 angelegt wird,
wird der PMOS-Transistor 211 sperrend geschaltet, und der
PMOS-Transistor 212 wird leitend geschaltet. Dadurch wird
die am Leistungsversorgungsanschluss 201 anstehende, erste
Versorgungsspannung VCC1 dem Speicherzellenfeld 110 über die
Leistungsversorgungsleitung 207 zugeführt.
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Wie
aus der vorstehenden Beschreibung deutlich wird, ist in den betrachteten
Beispielen die an ein Zellengebiet angelegte Speisespannung während eines
Wafervoralterungstest-Betriebsmodus höher als die an ein peripheres
Schaltkreisgebiet angelegte Speisespannung. Aus diesem Grund kann
ein durch einen Latch-up-Effekt einer Speicherzelle gebildeter Gleichstrompfad
abgestellt werden. Dadurch ist es möglich, eine Schädigung normaler
Speicherzellen im Wafervoralterungstest-Betriebsmodus zu verhindern
und effektiv Belastungen an die Speicherzellen anzulegen.