TW560051B - Semiconductor memory device and test method thereof - Google Patents

Description

560051 五、發明說明（1) 發明領域 本發明是有關於一種記憶元件，且特別是有關於一 種可以施加二電源供應電壓之半導體記憶元件。 相關技術說明 第1圖係為習知靜態隨機存取記憶體（s R a Μ )之方塊 圖0 請參照第1圖，多個字元線W L1、w L 2、W L 3、W L 4 ···係 位在記憶胞陣列1 (memory cel 1 array)中，多個位元線 BL1、 、BL2、 …亦位在記憶胞陣列1中，並與字元線交 又排列。 相鄰的位元線構成位元線組。舉例而言，位元線BL 1 與構成一位元線組，位元線BL 2與構成一位元線組。每 一記憶胞2 ( m e m 〇 r y c e 1 1 )(繪示於第1圖中斜線部份）分別 配置在字元線與位元線之交又處。一電源供應線3 (p〇Wer s u p p 1 y 1 i n e )及一接地線4 ( g r 〇 u n d 1 i n e )係連接至記憒月巧 陣列1 ，一電源供應電壓VCC(在本文中係代表高電位之&匕 壓）係施加於電源供應線3，一接地電壓VSS(在本文中係 表低電位之電壓）係施加於接地線4，並且電源供應電壓' V C C及接地電壓V S S會施加於每一記憶胞2。一列解碼 row decoder) 行解碼器6(column decoder 入/輸出電路8(input/output circuit)係連接至記个 列1。列解碼器5係解譯由位址輸入線7 ( a d d r e s s i n p u t 1 i n e )所輸入之列位址，藉以選擇其中之一的字元線， 輪 皰陣 教

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56〇〇5i 五、發明說明（2) $力口一高電位之電壓於選擇出的字元線上。輸入/輸出電 包括多個開關電路，每一開關電路會對應位元線組， 9 —個或多個感應放大器係配置在一輸入/輸出連線 1 n p u t / 〇 u t p u t 1 1 n e )與開關電路之間。行解碼器6係解 j由位址輸入線7所輸入之行位址，藉以選擇其中之一的 ζ關電路。透過一輸出驅動器電路（未繪示），輸入/輸出 $線9會連接至資料輸入/輸出接墊（未繪示），因此藉由歹 石馬為5及行解碼器6可以選擇出其中之一的記憶胞2。 請參照第2圖，第1圖中的記憶胞2包括Ν Μ 0 S電晶體 1 、 22 、 25 、 26 及PMOS 電晶體23 、 24 。 NMOS 電晶體25 、 2β 係作為轉移閘閥（t r a n s f e r g a t e )，ρ Μ 〇 s電晶體2 3、2 4係 作為負載構件（load element)。NMOS電晶體21係耦接於& 點ND1與接地線4之間，NM0S電晶體22係耦接於節點ND2與15 接地線4之間’而NM0S電晶體21、22之閘極端係分別連;妾 至節點MD2、NDi 〇PM〇S電晶體23係耦接於電源供應線3盥 節點ND1之間，PM0S電晶體24係耦接於電源供應線3與節點 ND2之間，而PM0S電晶體23、24之閘極端係分別連接 點ND2、ΝΙΜ σΝΜΟδ電晶體25係搞接於位元 / 之間，NM0S電晶體26係耦接於位元線 '即/^1 NMOSt ^25 ^ 清參照第1圖及第2圖，接下來將敘述5_ 入 作。 · 藉由列解碼器5可以選擇一字元線wu，並且一古 位之電壓可以施加於選擇出的字元線乳…使得| 560051 L、發明說明（3) 多個奶2 6呈：開的狀態。從位於輸入/輸出電路8内的 =關電路中，糟由行解碼器6可以選擇出對應於位元 φ ；BLn ^之一開關電路。當在寫入資料時，一低電位之 施加於位元線上，而一高電位之電壓係施加於位 J =得NM0S電晶體22呈現開啟的狀態。而節點㈣會 能H ί之電\’並使得剛3電晶體2!呈現關閉的狀 ΐ位Ϊ;ΓΤ二1到高電位之電壓’節麵2會得到低 L =態。透過作為負载構件之PM0S電晶 此，當：二Λ ;持在高電 電位電壓之狀態時，記憶胞2俜貯：節點_係為低 壓施加於位元線上時，合到盥、” ，一南電位之電 亦即NM0S電晶體21會呈現曰開啟的、上^刼作相反的情形， 呈現關閉的狀態，如此節爿%，而NM0S電晶體22會 而節點_係為高電位電低電位電壓之狀態， Π 0，，之邏輯狀態。 狀心時，此時記憶胞2係貯存 如第1圖所示之SRAM可以 憶胞陣列）、一週邊電路區域=雙二胞區域（比如為記 感應放大器、寫入驅動器、\ 」込擇電路、開關電路、 ί料輸入/輸出區域（比如為接ί 2 =輸出暫存器等）及一 用以儲存貧料，週邊電路用=)，其中胞區域係 竦係用以寫入資料到記憶胞中

560051 五、發明說明（4) 或從記憶胞中t買取貨料’貧料輸入/輸出區域係用以使 S R A Μ與外部介面連接。一第一電源供應電壓係施加於胞區 域及週邊電路區域，而一第二電源供應電壓係施加於資料 輸入/輸出區域。在一般寫入/讀取的操作狀態下，第一電 源供應電壓係相同於第二電源供應電壓，然而係透過不同 的電源接腳來輸入第一電源供應電壓及第二電源供應電 - 壓。另外，於2 0 0 2年2月由三星電子股份有限公司所發行 的說明書π Κ 6 Τ 8 0 0 8 C 2 Μ π中，揭露一種應用電源方法之記憶” 體元件的範例。根據電路區域可以區分供給記憶體之電 源，如此可以防止位在週邊電路區域之電路呈現差的操作 狀態，並且還可以檢測出過電流（ο ν e r c u r r e n t )的區域。0 一般而言，在晶片操作時，大消耗電流會使得施加於資料 輸入/輸出區域之電源供應電壓降低，如此便會出現差的 操作狀態。藉由量測分別施加在資料輸入/輸出區域的電 流，可以檢測出過電流的區域。 然而，具有分開電源系統之SRAM在進行晶圓老化測 試（在下述文章中稱為老化測試）時，會遭遇到一些問題。 老化測試意指利用高電源供應電壓來施加過量的電壓於記 憶體，使得差的記憶胞可以在較早的階段壞掉。在老化測 試中，一相對於較高的電壓（比如為5伏特或更高的電壓） 會施加於S R A Μ上，此時可以和一般操作狀態下的S R A Μ比 較。另外，記憶胞可能會被瞬間的過電流損毀。在第3圖 中將有更詳盡的說明。 由於電源供應電壓會同等地施加於胞區域及週邊電

10019pif.ptd 第8頁 560051 五、發明說明（5) 路區域，因此在進行老化測試時，5伏特之高電位電壓會 施加於字元線W L η上、位元線B L η或上及記憶胞上，如第3 圖所示。假設在進行寫入資料時，0伏特之電壓施加於位 元線B L η上，而5伏特之電壓係施加於位元線上，如此節 點N D 1會呈現低電位之電壓，節點ND 2會呈現高電位之電 壓。在進行晶圓老化測試時，流經接地線4之電阻元件的 -電流值係高於在一般寫入狀態流經接地線4之電阻元件的 電流值。因此，電阻元件會使得節點N D 1無法完全地達到 ’ 接地電壓。由於節點N D 1會受到接地線4之電阻元件所造成 之電壓降的影響，使得NM0S電晶體22無法完全地關閉，如. 此一直流路徑會流過PM0S電晶體24及NM0S電晶體22形成在¥ 電源供應線3與接地線4之間。類似於節點ND 1的情形，節 點N D 2的電壓值會不夠高，使得一直流路徑會流過Ρ Μ 0 S電 晶體2 3及NM0S電晶體21形成在電源供應線3與接地線4之 間。 如上所述，在進行老化測試時，會發生閉鎖 (1 a t c h - u ρ )現象，使得直流路徑會連續地形成在電源供應 線3與接地線4之間。因此，在進行老化測試時，由閉鎖，現 象而產生的瞬間過電流會毁損正常的記憶胞及差的記 胞。 發明概要 ® 為解決上述的缺點，本發明提供一種半導體記憶元 件，其特色係為晶圓在進行老化測試時，可以防止記憶胞

10019pif.ptd 第9頁 560051 五、發明說明（6) 發生閉鎖現象。 本發明之另一特色係為半導體記憶元件具有一電源 供應系統，其中一第一電源供應電壓係施加於胞區域及資 料輸入/輸出區域，一第二電源供應電壓係施加於週邊電 路區域。 本發明之再一特色係為半導體記憶元件，可以有效 率地施加一電壓於胞區域。 本發明之再一特色係為測試方法，可以有效率地施 加一電壓於胞區域。 為達成上述及其他特色，本發明提供一新型的半導 體記憶元件，其包括一儲存區域、一週邊電路區域及一資 料輸入/輸出區域，其中儲存區域係用以儲存資料，週邊 電路區域係用以寫入資料到儲存區域中，或從儲存區域中 讀取資料，而資料輸入/輸出區域係作為與外部元件連接 的界面，資料輸入/輸出區域係耦接至週邊電路區域。在 進行晶圓老化測試時，一第一操作電壓係施加到儲存區 域，一第二操作電壓係施加到週邊電路區域，而第二操作 第壓係低於第一操作電壓。依照本發明的一較佳實施例， 第一操作電壓係作為資料輸入/輸出區域的一操作電壓， 而在一般操作狀態下，第一操作電壓係相同於第二操作電 壓 0 依照本發明的另一觀點，本發明提供一種半導體記 憶元件，其包括一第一電源供應接墊、一第二電源供應接 墊、一胞區域、一週邊電路區域、一資料輸入/輸出區

10019pif.ptd 第10頁 560051 五、發明說明（7) 域、一第一電源供應線、一第二電源供應線及一第三電源 供應線。其中，胞區域係用以儲存資料，週邊電路區域係 用以寫入資料到儲存區域中，或從儲存區域中讀取資料， 而資料輸入/輸出區域係作為與外部元件連接的界面。第 一電源供應線係用以傳輸施加到第一電源供應接墊之一第 一電源供應電壓到胞區域。第二電源供應線係用以傳輸施 _ 加到第二電源供應接墊之一第二電源供應電壓到週邊電路 區域，第三電源供應線係用以傳輸施加到第一電源供應接 ’ 墊之第一電源供應電壓到資料輸入/輸出區域。此外，資 料輸入/輸出區域係耦接至週邊電路區域，第一電源供應 線及第三電源供應線係耦接至第一電源供應接墊，而第二# 電源供應線係耦接至第二電源供應接墊。其中在進行晶圓 老化測試時，施加到第一電源供應接墊之第一電源供應電 壓係高於施加到第二電源供應接墊之第二電源供應電壓。 依照本發明的另一觀點，本發明提供一種半導體記 憶元件，比如是SRAM，其包括一第一電源供應接墊、一第 二電源供應接墊、一胞區域、一週邊電路區域、一資料輸 入/輸出區域、一第一電源供應線、一第二電源供應線、 一第三電源供應線及一開關電路。其中，胞區域係用以儲 存資料，週邊電路區域係用以寫入資料到胞區域中，或從 胞區域中讀取資料，而資料輸入/輸出區域係作為與外部 元件連接的界面，資料輸入/輸出區域係耦接至週邊電路 <· 區域。第一電源供應線係用以傳輸施加到第一電源供應接 蟄之一第一電源供應電壓到週邊電路區域，第一電源供應

10019pif.ptd 第11頁 560051 五、發明說明（8) 線係耦接至第一電源供應接墊。第二電源供應線係用以傳 輸施加到第二電源供應接墊之一第二電源供應電壓到資料 輸入/輸出區域。第三電源供應線係用以傳輸第一電源供 應電壓及第二電源供應電壓，二者擇一，到胞區域。第三 電源供應線係透過開關電路連接至第一電源供應接墊及第 二電源供應接墊，二者擇一，開關電路係依照在進行晶圓 -老化測試時的一測試致能訊號作反應。當施加測試致能訊 號時，第三電源供應線會耦接至第二電源供應接墊，而當 ’ 未施加測試致能訊號時，第三電源供應線會耦接至第一電 源供應接墊。另外，在進行晶圓老化測試時，施加到第二 電源供應接墊之第二電源供應電壓係高於施加到第一電源f 供應接墊之第一電源供應電壓。 依照本發明的另一觀點，本發明提供一種半導體記 憶元件測試方法，而半導體記憶元件包括一儲存區域、一 週邊電路區域及一資料輸入/輸出區域’胞區域係用以儲 存資料，週邊電路區域係用以寫入資料到儲存區域中，或 從儲存區域中讀取資料，資料輸入/輸出區域係作為與外 部元件連接的界面，資料輸入/輸出區域係耦接至週邊電 路區域。而本發明之半導體記憶元件測試方法，係將半導 體記憶元件進行一晶圓老化測試，並藉由施加一第一操作 電壓到儲存區域及施加一第二操作電壓到週邊電路區域， 以寫入資料到儲存區域，其中第二操作第壓係低於第一操 作電壓。 為讓本發明之上述和其他目的、特徵、和優點能更

10019pif.ptd 第12頁 560051 五、發明說明（9) 明顯易懂，下文特舉一較佳實施例，並配合所附圖式，作 詳細說明如下： 圖號標示說明 1 :記憶胞陣列 2 :記憶胞 - 3 :電源供應線 4 :接地線 5 :列解碼器 6 :行解碼器 7 :位址輸入線 _ 8 :輸入/輸出電路 9 :輸入/輸出連線 2 1 : N Μ 0 S電晶體 22 : NM0S電晶體 23 : PM0S電晶體 24 : PM0S電晶體 25 : ΝΜ0S電晶體 26 : NM0S電晶體 1 0 1 :電源供應線 1 0 2 :電源供應線 1 0 3 :電源供應、線 · 1 1 0 :記憶胞陣列 1 1 1 :記憶胞

10019pif.ptd 第13頁 560051 五、發明說明（ίο) 120 列 解 碼 器 130 行 解 碼 器 140 輸 入/輸出電路 142 資 料 m 出 暫存器 150 出 驅 動 器電路 15 1 反 向 器 152 PMOS 電 晶 體 153 NMOS 電 晶 體 200 反 向 器 20 1 電 源 供 應 接墊 202 電 源 供 應 接墊 203 入/輸出連線 204 資 料 m 入 /輸出接 墊 205 資 料 入 /輸出接 墊 207 電 源 供 應 線 209 接 墊 21 1 PMOS 電 晶 體 212 PMOS 電 晶 體 BL1 位 元 線 :位元線 B L 2 :位元線 :位元線 暑 BLn :位元線 :位元線

10019pif.ptd 第14頁 560051 五、發明說明（π) ND1 Αλτ 即 點 ND2 即 點 VCC 電 源供應電壓 V C C 1 :第一電源供應電壓 VCC2 :第二電源供應電壓 V S S :接地電壓 _ WL1 :字元線 WL2 :字元線 ‘ WL3 :字元線 WL4 :字元線 WLn :字元線 f 本發明較佳實施例之詳細說明 在本發明中，半導體記憶元件包括一電源供應系 統，可以將施加於胞區域及週邊電路區域的電源供應電壓 分開。當在進行晶圓老化測試時，施加於胞區域的一第一 電源供應電壓（比如為5伏特或更高）可以高於施加於週邊 電路區域的第二電源電展（比如為3伏特或更南）。施加於 胞區域的第一電源供應電壓可以選擇性地作為用以驅動資 料接墊之驅動器的操作電壓。如此，在上述的電源供應系 統下進行晶圓老化測試時，由記憶胞之閉鎖現象所產生的 直流路徑會關閉（shut of 〇，以防止正常的記憶胞毀損。β 第4圖繪示依照本發明一較佳實施例之半導體記憶元 件的方塊圖。雖然本發明的說明係以SRAM作為半導體記憶

10019pif.ptd 第15頁 560051 五、發明說明（12) 元件為例，然而熟知該項技藝者應知本發明的應用並非限 制用於SRAM 。 請參照第4圖，多個字元線WL1 、WL2、WL3、WL4…係 位在記憶胞陣列1 1 0 ( m e m 〇 r y c e 1 1 a r r a y )中，多個位元 線B L 1、 、B L 2、 …亦位在記憶胞陣列1 1 0中，並與字元 線交叉排列。 - 相鄰的位元線構成位元線組。舉例而言，位元線B L 1 與構成一位元線組，位元線BL2與構成一位元線組。每 ‘ 一記憶胞1 1 1 ( m e m 〇 r y c e 1 1 )分別配置在字元線與位元線之 交叉處。透過外部的一第一電源供應接墊2 0 1 ，一第一電 源供應電壓VCC 1 (作為操作電壓）可以供應到記憶胞陣列 1 1 0 中。 一列解碼器1 2 0 ( r 〇 w d e c 〇 d e r )、一行解碼器 1 3 0 ( co 1 umn decoder)及一輸入/輸出電路 1 4 0 ( i n p u t / o u t p u t c i r c u i t)係連接至記憶胞陣列1 1 〇。列 解碼器120、行解碼器130及輸入/輸出電路140係屬於週邊 電路區域。列解碼器丨2 〇係解譯列位址，藉以選擇其中之 一的字元線，並施加一第二電源供應電壓V C C 2於選擇出的 字元線上。輸入/輸出電路1 4 〇包括多個開關電路，每一開 關電路會對應位元線組，而一個或多個感應放大器係配置 在一輸入/輸出連線2〇3(input/output line)與開關電路 之間。行解碼器6係解譯行位址，藉以選擇其中之一的開 瞻 關電路。輸入/輸出連線2 0 3係位在資料輸入/輸出區域， 並且透過一輸出驅動器電路150(output driver

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circuit)，輸入/輸出連線2 0 3會耦接至資料輸出接塾 204、205(data input/output pads)，因此藉由列解碼哭 1 2 0及行解碼器1 3 〇可以選擇出其中之一的記憶胞丨n。…裔 如第4圖所示，施加於電源供應接塾2 〇 1的第一電源 供應電壓VCC 1可以透過電源供應線1 0 1傳輸到記憶胞陣列 1 1 0 (胞區域），而可以透過電源供應線1 〇 3傳輸到輸出驅動 · 器電路1 5 0 (資料輸入/輸出區域）。施加於電源供應接墊 2 0 2的第二電源供應電壓v C C 2可以透過電源供應線1 〇 2傳輸 -到列解碼器1 2 0、行解碼器1 3 0及輸入/輸出電路1 4 0 (週邊 電路區域）。雖然於圖中未繪示，電源供應接墊2 0 1、2 0 2 可以與其所對應之電源接腳連接。在正常的操作下，第一 電源供應電壓V C C 1係相同於第二電源供應電壓v c c 2。然 而，在進行晶圓老化測試時，第一電源供應電壓V C C 1係不 相同於第二電源供應電壓VCC2。舉例而言，在正常的操作 下，第一電源供應電壓VCC1與第二電源供應電壓VCC2可以 是均為3伏特；然而，在進行晶圓老化測試時’第一電源 供應電壓V C C 1可以是約為5伏特’第二電源供應電壓V C C 2 以是約為3伏特到4伏特之間，如第5圖所示。 接地線係對應於電源供應線1 0 1、1 0 2、1 0 3，雖然接 地線並未繪示於圖中，然而熟悉該項技藝者應知接地線的 配置係配合電源供應線1 〇 1、1 0 2、1 0 3的配置。 _ 請參照第5 ®，如果在進行晶圓老化測試時，施加於 胞區域的第一電源供應電壓VCC1會高於施加於週邊電~路區 域的第二電源供應電壓VCC2，此時位在記憶胞1 1 1之節點

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56〇〇5i 五、發明說明（14) W D 1、N D 2所增加的電壓程度會降低，此原因如下所述。由 接地線之電阻元件所造成的電壓降及接地線之電阻元件的 兩端電壓值係受到流經接地線之電阻元件的電流值大小所 影響。因此，由於供應到週邊電路區域之電源供應電壓係 低於供應到胞區域之電源供應電壓，故流經接地線之電阻 元件的電流值會減小。如此，當在進行晶圓老化測試時， $在節點N D 1或N D 2位置之接地電壓值所減少的程度係大於 習知的操作狀態。另外，PM〇S電晶體23或24及NM0S電晶體 2 1或22同時開啟的時間可以縮短。故當資料在寫入到記憶 胞時，不會發生閉鎖的情形，而電壓可以有效率地施加於

記憶胞。 第6圖繪示第4圖中輪出驅動器電路的電路示意圖。

請參照第6圖，輸出驅動器電路丨5 〇包括一反向器 Ϊ51、一 PM0S電晶體152及一 NM0S電晶體153。位在輸入/輸 出電路140内的資料輸出暫存器142(Data 〇utput Buffer) 可以接收第二電源供應電壓VCC2，而反向器151及PM0S電 晶體1 5 2可以接收第一電源供應電壓v c c 1 ，其中在進行老 化測試時，藉由反向器1 5 1可以關閉流經pM〇s電晶體丨5 2的 直流電。舉例而言，在進行老化測試時，第二電源供應電 壓VCC2(3伏特到4伏特）會輪入到pM〇s電晶體152的閘極， 而第一電源供應電壓VCC1 (5伏特）會輸入到”⑽電晶體 15 2^的源極，然而此時PM0S電晶體152會無法完全地呈關閉 狀態。為了要能夠完全地關閉PM〇s電晶體152 ，一等效電 壓必須要施加到PM0S電晶體152之閘極及源極。因此，藉

560051 五、發明說明（15) 由反向器1 5 1與PM0S電晶體1 52之閘極連結，當在進行老化 測試時，可以使得PM0S電晶體1 5 2 —直維持在關閉的狀 態。 在進行老化測試時，為了要能夠關閉流經PM0S電晶 體1 5 2之直流路徑，第二電源供應電壓V C C 2可以傳輸至反 向器1 5 1及PM0S電晶體1 52。 · 第7圖繪示依照本發明另一較佳實施例之半導體記憶 元件的方塊圖，其中若是第7圖的標號係相同於第4圖的標 ' 號，則表示第7圖中標號所代表的構件係雷同於在第4圖中 >目同標號所代表的構件。除了一些地方不同之外，第7圖 中的半導體記憶元件係大致上相同於第4圖中的半導體記 f 憶元件，其不同之處如下所述。雖然是施加相同的電源供 應電壓，然而提供電源供應電壓給胞區域的電源供應線與 提供電源供應電壓給外部驅動器電路的電源供應線之間係 相互分開的。依照本發明的實施例，當在正常操作時，第 一電源供應電壓係相同於第二電源供應電壓；當在進行老 化測試時，第一電源供應電壓係不同於第二電源供應電 壓 。 請參照第7圖，第一電源供應電壓V C C 1或第二電源供 應電壓V C C 2可以施加到記憶胞陣列1 1 0中，其中在正常的 操作下，透過電源供應接墊2 0 2會施加第二電源供應電壓 V C C 2到記憶胞陣歹|J 1 1 0中；然而在進行晶圓老化測試時， 擊 透過電源供應接墊201會施加第一電源供應電壓VCC1到記 憶胞陣列1 1 0中。上述的動作可以藉由開關電路所達到，

10019pif.ptd 第19頁 560051 五、發明說明（16) 其中開關電路包括一反向器2 0 0及PM0S電晶體21 1 、212。 當一低電位之測試致能訊號（T E )施加到一接墊2 0 9上時， ?诞08電晶體211會跳至打開的邏輯狀態，而？诞08電晶體212 會跳至關閉的邏輯狀態，因此第二電源供應電壓VCC2可以 施加到電源供應接墊2 0 2上，並透過一電源供應線2 0 7可以 將第二電源供應電壓V C C 2傳輸到記憶胞陣列1 1 0中。當一 高電位之測試致能訊號（T E )施加到接墊2 0 9上時，P Μ 0 S電 晶體2 1 1會跳至關閉的邏輯狀態，而PMOS電晶體2 1 2會跳至 開啟的邏輯狀態，因此第一電源供應電壓VCC 1可以施加到 電源供應接墊2 0 1上，並透過電源供應線2 0 7可以將第一電 源供應電壓V C C 1傳輸到記憶胞陣列1 1 0中。 在本發明中，當在進行晶圓老化測試時，施加於胞 區域的電源供應電壓係高於施加於週邊電路區域的電源供 應電壓，因此由記憶胞之閉鎖現象所產生的直流路徑會關 閉（s h u t 〇 f f )，以防止正常的記憶胞毀損，並且可以有效 率地施加電壓於記憶胞陣列。 雖然本發明已以較佳實施例揭露如上，然其並非用 以限定本發明，任何熟習此技藝者，在不脫離本發明之精 神和範圍内，當可作各種之更動與潤飾，因此本發明之保 護範圍當視後附之申請專利範圍所界定者為準。

10019pif.ptd 第20頁 560051 圖式簡單說明 第1圖係繪示習知半導體記憶元件之方塊圖。 第2圖係繪示在第1圖中記憶胞的電路圖。 第3圖係繪示電阻元件配置在連接於記憶胞之接地線 上的電路圖。 第4圖係繪示依照本發明一較佳實施例之半導體記憶 元件的方塊圖。 第5圖係繪示在進行老化測試時記憶胞的電壓狀態之 電路圖。 第6圖係繪示在第4圖中驅動器之一部份的電路圖。 第7圖係繪示依照本發明另一較佳實施例之半導體記 憶元件的方塊圖。

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Claims (1)

1. 560051 六、申請專利範圍 1. 一種半導體記憶元件，包括·· ^^儲存區域，用以儲存貧料，以及 一週邊電路區域，用以寫入資料到該儲存區域中， 或從該儲存區域中讀取資料， 其中在進行晶圓老化測試時，一第一操作電壓係施 加到該儲存區域，一第二操作電壓係施加到該週邊電路區 · 域，而該第一操作電壓係不同於該第二操作電壓。 2 ·如申請專利範圍第1項所述之半導體記憶元件，還 · 包括一資料輸入/輸出區域，作為與外部元件連接的界 面，其中在進行晶圓老化測試時，該第一操作電壓係作為 該資料輸入/輸出區域的一操作電壓。 4 3. 如申請專利範圍第1項所述之半導體記憶元件，其 中該儲存區域包括複數個字元線、複數個位元線及複數個 記憶胞，每一該些記憶胞分別配置在該些字元線與該些位 元線之交叉處， 其中每一該些記憶胞係為一具有六個電晶體之 SRAM ° 4. 如申請專利範圍第1項所述之半導體記憶元件，其 中在一般操作狀態下，該第一操作電壓係相同於該第二操 作電壓。 5 .如申請專利範圍第1項所述之半導體記憶元件，其 中在進行晶圓老化測試時施加的該第一操作電壓及該第二 · 操作電壓，係大於在一般操作狀態時施加於該記憶體元件 的操作電壓。 11 1 ϋ I 11 1 10019pif.ptd 第22頁 560051 六、申請專利範圍 6 ·如申請專利範圍第1項所述之半導體記憶元件，其 中在進行晶圓老化測試時，該第二操作第壓係低於該第一 操作電壓。 7. —種半導體記憶元件，包括： 一記憶胞陣列，包括複數個字元線、複數個位元線 及複數個記憶胞，每一該些記憶胞分別配置在該些字元線 -與該些位元線之交叉處； 一列解碼器電路，係用以選擇其中之一的該些字元 ^ 線，以對應於一列位址； 一行解碼器電路，係用以選擇其中一組的該些位元 線，以對應於一行位址； · 一開關電路，係用以連接藉由該行解碼器電路所選 擇出來之一位元線組與對應之一感應放大器電路；以及 一輸出驅動器電路，依照該感應放大器電路之一輸 出訊號，該輸出驅動器電路可以驅動一資料接墊， 其中在進行晶圓老化測試時，一第一操作電壓係施 加到該記憶胞陣列及該輸出驅動器電路，一第二操作電壓 係施加到該行解碼器電路、該列解碼器電路、該開關電路 及該感應放大器電路，而該第一操作電壓係不同於該第二 操作電壓。 8. 如申請專利範圍第7項所述之半導體記憶元件，其 中在一般操作狀態下，該第一操作電壓係相同於該第二操 · 作電壓。 9. 如申請專利範圍第7項所述之半導體記憶元件，其

   10019pif.ptd 第23頁 560051 六、申請專利範圍 中在進行晶圓老化測試時的該第一操作電壓及該第二操作 電壓，係大於在一般操作狀態時施加於該記憶體元件的操 作電壓。 1 0 .如申請專利範圍第7項所述之半導體記憶元件， 其中在進行晶圓老化測試時，該第二操作第壓係低於該第 一操作電壓。 · 1 1。如申請專利範圍第7項所述之半導體記憶元件， 其中該輸出驅動器電路包括： ~ 一反向器，可以接收一電源供應電壓，並使得該感 應放大器電路之一輸出訊號反向； 一pmos電晶體，依照該反向器之輸出訊號可以控制 m 該PM0S電晶體，該PM0S電晶體係耦接於用以供應該電源供 應電壓之一電源供應線與該資料接墊之間；以及 一 N Μ 0 S電晶體，依照該感應放大器電路之輸出訊號 的補足訊號’可以控制該Ν Μ 0 S電晶體’該Ν Μ 0 S電晶體係搞 接於該資料接墊與一接地電壓線之間。 1 2.如申請專利範圍第1 1項所述之半導體記憶元件， 其中該電源供應電壓係為該第一操作電壓。 1 3.如申請專利範圍第1 1項所述之半導體記憶元件， 其中該電源供應電壓係為該第二操作電壓。 1 4. 一種半導體記憶元件，包括： 一第一電源供應接墊； ® 一第二電源供應接墊； 一胞區域，用以儲存資料；

   10019pif.ptd 第24頁 560051 六、申請專利範圍 一週邊電路區域，用以寫入資料到該胞區域中，或 從該胞區域中讀取資料； 一第一電源供應線，係用以傳輸施加到該第一電源 供應接墊之一第一電源供應電壓到該胞區域；以及 一第二電源供應線，係用以傳輸施加到該第二電源 供應接墊之一第二電源供應電壓到該週邊電路區域， 其中在進行晶圓老化測試時，施加到該第一電源供 應接墊之該第一電源供應電壓係高於施加到該第二電源供 應接墊之該第二電源供應電壓。 1 5.如申請專利範圍第1 4項所述之半導體記憶元件， 還包括： 一資料輸入/輸出區域，作為與外部元件連接的界 面，該資料輸入/輸出區域係耦接至該週邊電路區域； 一第三電源供應線，係用以傳輸施加到該第一電源 供應接墊之該第一電源供應電壓到該資料輸入/輸出區 域，該第三電源供應線係耦接至該第一電源供應接墊。 1 6 .如申請專利範圍第1 4項所述之半導體記憶元件， 其中該胞區域包括複數個字元線、複數個位元線及複數個 記憶胞，每一該些記憶胞分別配置在該些字元線與該些位 元線之交叉處， 其中每一該些記憶胞係為一具有六個電晶體之 SRAM ° 1 7.如申請專利範圍第1 4項所述之半導體記憶元件， 其中在一般操作狀態下，該第一操作電壓係相同於該第二

   10019pif.ptd 第25頁 560051 六、申請專利範圍 操作電壓。 1 8.如申請專利範圍第1 4項所述之半導體記憶元件， 其中在進行晶圓老化測試時的該第一操作電壓及該第二操 作電壓，係大於在一般操作狀態時施加於該記憶體元件的 操作電壓。 1 9 . 一種半導體記憶元件，包括： · 一第一電源供應接墊； 一第二電源供應接墊； ~ 一胞區域，用以儲存資料； 一週邊電路區域，用以寫入資料到該胞區域中，或 從該胞區域中讀取資料； b 一資料輸入/輸出區域，作為與外部元件連接的界 面，該資料輸入/輸出區域係耦接至該週邊電路區域； 一第一電源供應線，係用以傳輸施加到該第一電源 供應接墊之一第一電源供應電壓到該胞區域，該第一電源 供應線係耦接至該第一電源供應接墊； 一第二電源供應線，係用以傳輸施加到該第二電源 供應接墊之一第二電源供應電壓到該週邊電路區域，該第 二電源供應線係耦接至該第二電源供應接墊；以及 一第三電源供應線，係用以傳輸施加到該第一電源 供應接墊之該第一電源供應電壓到該資料輸入/輸出區 域，該第三電源供應線係耦接至該第一電源供應接墊。 © 2 0 .如申請專利範圍第1 9項所述之半導體記憶元件， 其中該胞區域包括複數個字元線、複數個位元線及複數個

   10019pif.ptd 第26頁 560051 六、申請專利範圍 記憶胞，每一該些記憶胞分別配置在該些字元線與該些位 元線之交叉處， 其中每一該些記憶胞係為一具有六個電晶體之 SRAM ° 2 1 .如申請專利範圍第1 9項所述之半導體記憶元件， 其中在一般操作狀態下，該第一操作電壓係相同於該第二 〜 操作電壓。 2 2 .如申請專利範圍第1 9項所述之半導體記憶元件， ~ 其中在進行晶圓老化測試時，施加到該第一電源供應接墊 之該第一電源供應電壓係高於施加到該第二電源供應接墊 之該第二電源供應電壓。 b 2 3. —種半導體記憶元件，包括： 一記憶胞陣列，包括複數個字元線、複數個位元線 及複數個記憶胞，每一該些記憶胞分別配置在該些字元線 與該些位元線之交叉處； 一列解碼器電路，係用以選擇其中之一的該些字元 線，以對應於一列位址； 一行解碼器電路，係用以選擇其中一組的該些位元 線，以對應於一行位址； 一開關電路，係用以連接藉由該行解碼器電路所選 擇出來之一位元線組與對應之一感應放大器電路； 一輸出驅動器電路，依照該感應放大器電路之一輸 泰 出訊號，該輸出驅動器電路可以驅動一資料接墊； 一第一電源供應線，係用以傳輸施加到一第一電源

   10019pi f.ptd 第27頁 560051 六、申請專利範圍 供應接墊之一第一電源供應電壓到該行解碼器電路、該列 解碼器電路、該開關電路及該感應放大器電路； 一第二電源供應線，係用以傳輸施加到一第二電源 供應接墊之一第二電源供應電壓到該輸出驅動器電路；以 及 一第三電源供應線，係用以傳輸施加到該第一電源 -供應接墊之該第一電源供應電壓到該記憶胞陣列，該第三 電源供應線係耦接至該第一電源供應接墊。 ” 2 4.如申請專利範圍第2 3項所述之半導體記憶元件， 其中在一般操作狀態下，該第一操作電壓係相同於該第二 操作電壓。 b 2 5 .如申請專利範圍第2 3項所述之半導體記憶元件， 其中在進行晶圓老化測試時，施加到該第一電源供應接墊 之該第一電源供應電壓係高於施加到該第二電源供應接墊 之該第二電源供應電壓。 2 6 .如申請專利範圍第2 3項所述之半導體記憶元件， 其中該輸出驅動器電路包括： 一反向器，可以接收該第二電源供應電壓，並使得 一資料輸出暫存器之一輸出訊號反向； 一 PM0S電晶體，依照該反向器之輸出訊號可以控制 該PM0S電晶體，該PM0S電晶體係耦接於用以供應該第二電 源供應電壓之該第二電源供應線與該資料接墊之間；以及 ® 一 NM0S電晶體，依照該資料輸出暫存器之輸出訊號 的補足訊號，可以控制該NM0S電晶體，該NM0S電晶體係耦

   10019pif.ptd 第28頁 560051 六、申請專利範圍 接於該資料接墊與一接地電壓線之間。 2 7. —種半導體記憶元件，包括： 一第一電源供應接塾； 一第二電源供應接墊； 一胞區域，用以儲存資料； 一週邊電路區域，用以寫入資料到該胞區域中，或 從該胞區域中"t買取貧料， 一資料輸入/輸出區域，作為與外部元件連接的界 面，該資料輸入/輸出區域係耦接至該週邊電路區域； 一第一電源供應線，係用以傳輸施加到該第一電源 供應接墊之一第一電源供應電壓到該胞區域，該第一電源 供應線係搞接至該第^一電源供應接塾， 一第二電源供應線，係用以傳輸施加到該第二電源 供應接墊之一第二電源供應電壓到該週邊電路區域，該第 二電源供應線係耦接至該第二電源供應接墊； 一第三電源供應線，係用以傳輸該第一電源供應電 壓及該第二電源供應電壓，二者擇一，到該胞區域；以及 一開關電路，該第一電源供應線係透過該開關電路 連接至該第一電源供應接墊及該第二電源供應接墊，二者 擇一，該開關電路係依照在進行晶圓老化測試時的一測試 致能訊號作反應。 2 8 .如申請專利範圍第2 7項所述之半導體記憶元件， 其中當施加該測試致能訊號時，該第三電源供應線會耦接 至該第二電源供應接墊，而當未施加該測試致能訊號時，

   10019pi f.ptd 第29頁 560051 六、申請專利範圍 該第三電源供應線會耦接至該第一電源供應接墊。 2 9 .如申請專利範圍第2 8項所述之半導體記憶元件， 其中在進行晶圓老化測試時，施加到該第二電源供應接墊 之該第二電源供應電壓係高於施加到該第一電源供應接墊 之該第一電源供應電壓。 3 0 .如申請專利範圍第2 7項所述之半導體記憶元件， 其中該胞區域包括複數個字元線、複數個位元線及複數個 記憶胞，每一該些記憶胞分別配置在該些字元線與該些位 元線之交叉處， 其中每一該些記憶胞係為一具有六個電晶體之 SRAM ° 3 1 .如申請專利範圍第2 8項所述之半導體記憶元件， 其中在一般操作狀態下，該第一操作電壓係相同於該第二 操作電壓。 3 2.如申請專利範圍第2 8項所述之半導體記憶元件， 其中在進行晶圓老化測試時施加的該第一電源供應電壓及 該第二電源供應電壓，係大於在一般操作狀態時施加於該 記憶體元件的該第一電源供應電壓及該第二電源供應電 壓。 3 3. —種半導體記憶元件，包括： 一記憶胞陣列，包括複數個字元線、複數個位元線 及複數個記憶胞，每一該些記憶胞分別配置在該些字元線 與該些位元線之交叉處； 一列解碼器電路，係用以選擇其中之一的該些字元

   10019pif.ptd 第30頁 560051 六、申請專利範圍 線，以對應於一列位址； 一行解碼器電路，係用以選擇其中一組的該些位元 線，以對應於一行位址； 一開關電路，係用以連接藉由該行解碼器電路所選 擇出來之一位元線組與對應之一感應放大器電路； 一輸出驅動器電路，依照該感應放大器電路之一輸 出訊號，該輸出驅動器電路可以驅動一資料接墊； 一第一電源供應線，係用以傳輸施加到一第一電源 供應接墊之一第一電源供應電壓到該行解碼器電路、該列 解碼器電路、該開關電路及該感應放大器電路； 一第二電源供應線，係用以傳輸施加到一第二電源 供應接墊之一第二電源供應電壓到該輸出驅動器電路；以 及 一第三電源供應線，係用以傳輸該第一電源供應電 壓及該第二電源供應電壓，二者擇一，到該記憶胞陣列； 以及 一開關電路，該第三電源供應線係透過該開關電路 連接至該第一電源供應接墊及該第二電源供應接墊，二者 擇一，該開關電路係依照在進行晶圓老化測試時的一測試 致能訊號作反應。 3 4.如申請專利範圍第3 3項所述之半導體記憶元件， 其中當施加該測試致能訊號時，該第三電源供應線會耦接 至該第二電源供應接墊，而當未施加該測試致能訊號時， 該第三電源供應線會耦接至該第一電源供應接墊。

   10019pi f.ptd 第31頁 560051 六、申請專利範圍 3 5 .如申請專利範圍第3 4項所述之半導體記憶元件， 其中在進行晶圓老化測試時，施加到該第二電源供應接墊 之該第二電源供應電壓係高於施加到該第一電源供應接墊 之該第一電源供應電壓。 3 6 .如申請專利範圍第3 3項所述之半導體記憶元件， 其中每一該些記憶胞係為一具有六個電晶體之SRAM。 3 7 .如申請專利範圍第3 4項所述之半導體記憶元件， 其中在一般操作狀態下，該第一操作電壓係相同於該第二 操作電壓。 3 8.如申請專利範圍第3 4項所述之半導體記憶元件， 其中在進行晶圓老化測試時施加的該第一電源供應電壓及 該第二電源供應電壓，係大於在一般操作狀態時施加於該 記憶體元件的該第一電源供應電壓及該第二電源供應電 壓。 3 9 .如申請專利範圍第3 3項所述之半導體記憶元件’ 其中該輸出驅動器電路包括： 一反向器，可以接收該第二電源供應電壓，並使得 該感應放大器電路之一輸出訊號反向； 一 PM0S電晶體，依照該反向器之輸出訊號可以控制 該PM0S電晶體，該PM0S電晶體係耦接於用以接收該第二電 源供應電壓之該第二電源供應線與該資料接墊之間；以及 一 N Μ 0 S電晶體，依照該感應放大器電路之輸出訊號 的補足訊號，可以控制該NM0S電晶體，該NM0S電晶體係耦 接於該資料接墊與一接地電壓線之間。

   10019pif.ptd 第32頁 560051 六、申請專利範圍 4 0 · —種半導體記憶元件測試方法，該半導體記憶元 件包括一儲存區域、一週邊電路區域及一資料輸入/輸出 區域，該胞區域係用以儲存資料，該週邊電路區域係用以 寫入資料到該儲存區域中，或從該儲存區域中讀取資料， 該資料輸入/輸出區域係作為與外部元件連接的界面，該 資料輸入/輸出區域係耦接至該週邊電路區域，而該半導 體記憶元件測試方法包括： 將該半導體記憶元件進行一晶圓老化測試； 藉由施加一第一操作電壓到該儲存區域及施加一第 二操作電壓到該週邊電路區域5以寫入資料到該儲存區 域， 其中該第二操作第壓係低於該第一操作電壓。 4 1 .如申請專利範圍第4 0項所述之半導體記憶元件測 試方法，其中在進行晶圓老化測試時，該第一操作電壓係 作為該資料輸入/輸出區域的一操作電壓。 4 2 .如申請專利範圍第4 0項所述之半導體記憶元件測 試方法，其中每一該些記憶胞係為一具有六個電晶體之 SRAM ° 4 3.如申請專利範圍第4 0項所述之半導體記憶元件測 試方法，其中在一般操作狀態下，該第一操作電壓係相同 於該第二操作電壓。 4 4.如申請專利範圍第4 0項所述之半導體記憶元件測 試方法，其中在進行晶圓老化測試時施加的該第一操作電 壓及該第二操作電壓，係大於在一般操作狀態時施加於該

   10019pif.ptd 第33頁 560051 六、申請專利範圍 記憶體元件的操作電壓 IBii 10019pif.ptd 第34頁