TWI417897B - 用於靜態隨機存取記憶體之低電壓寫入方法與裝置 - Google Patents

Description

用於靜態隨機存取記憶體之低電壓寫入方法與裝置

本發明一般而言係關於記憶體，且更特定言之係關於在一低電壓電源環境下寫入靜態隨機存取記憶體。

積體電路使用越來越低的電源電壓以減少漏電。此使得幾乎所有類型之電路設計產生多個一般問題。對靜態隨機存取記憶體(SRAM)而言，位元單元之讀取操作及寫入操作均受到不利影響。與SRAM有關之進一步問題係改良讀取而傾向於使寫入降級之類的問題。類似地，傾向於改良寫入之方面使讀取降級。因此，需要改良一個而不使另一個降級。

在一態樣中，一靜態隨機存取記憶體(SRAM)具有一具交叉耦接反相器之記憶體單元之陣列，對於SRAM此係典型的。為改良寫入操作之可靠性，反相器之輸出端係藉由一均衡電晶體於寫入操作之開始部分期間耦接在一起。在寫入期間存在一時間，在該時間內寫入資料應用於記憶體單元且反相器之輸出端被短路。在此等兩者一同出現後，該均衡電晶體變得不導電，以使得反相器可假定邏輯狀態為寫入。此係藉由寫入資料達成，寫入資料係於全幹線(full rail)電源電壓下提供以獲得可靠寫入。此改良了寫入可靠性，同時亦允許改良讀取操作。可參看圖式及以下說明以更好理解此。

圖1中展示的係一記憶體10，其包含一陣列12、一列驅動器14、一列驅動器16及行邏輯18。陣列12包含記憶體單元20、22、24、26；字元線28及30，均衡線32及34；位元線36、38、40及42；及位元寫入賦能線44及46。列驅動器14具有一連接至字元線28之字元線輸出端，一耦接至均衡線32之均衡輸出端，及一用於接收一列位址訊號RA1之輸入端。列驅動器16具有一連接至字元線30之字元線輸出端，一耦接至均衡線34之均衡輸出端，及一用於接收一列位址訊號RA2之輸入端。行邏輯18具有一連接至位元線36之第一輸入端/輸出端(I/O)，一連接至位元線38之第二I/O，一連接至位元線40之第三I/O，一連接至位元線42之第四I/O，一連接至位元寫入賦能線44之第一輸出端，一連接至一位元寫入賦能線46之第二輸出端，一用於接收行位址CA之位址輸入端，及一用於提供一資料輸出訊號及接收一資料輸入訊號之第五I/O。

記憶體單元20具有一連接至字元線28之字元線輸入端，一連接至位元線36之第一資料端子，一連接至位元線38之第二資料端子，一連接至均衡線32之均衡輸入端，及一連接至位元寫入賦能線44之位元寫入賦能輸入端。記憶體單元22具有一連接至字元線28之字元線輸入端，一連接至位元線40之第一資料端子，一連接至位元線42之第二資料端子，一連接至均衡線32之均衡輸入端，及一連接至位元寫入賦能線46之位元寫入賦能輸入端。記憶體單元24具有一連接至字元線30之字元線輸入端，一連接至位元線36之第一資料端子，一連接至位元線38之第二資料端子，一連接至均衡線34之均衡輸入端，及一連接至位元寫入賦能線44之位元寫入賦能輸入端。記憶體單元26具有一連接至字元線30之字元線輸入端，一連接至位元線40之第一資料端子，一連接至位元線42之第二資料端子，一連接至均衡線34之均衡輸入端，及一連接至位元寫入賦能線46之位元寫入賦能輸入端。

記憶體10僅展示為兩列兩行之四個單元，但記憶體10包括由更多記憶體單元構成之更多列及行。列驅動器14及16各自均包含一字元線驅動器及一均衡控制電路。類似地，行邏輯18包含感應放大器、一行解碼器、寫入驅動器及位元寫入賦能電路。

操作中，記憶體10藉由選擇一字元線及沿該選定字元線偵測該等記憶體單元中之一些或全部的狀態以習知方式執行讀取。寫入亦係藉由選擇一字元線執行，且該選定字元線上之該等單元中之一些或全部被寫入由行邏輯18接收之資料。行邏輯18沿位元線(諸如位元線36、38、40及42)應用待寫入之資料。結合利用之字元線及位元線，該等選定記憶體單元之均衡線及位元寫入賦能線被賦能。舉例而言，若記憶體20將被寫入，則字元線28、均衡線32及位元寫入賦能線44被賦能，且資料被應用於位元線36及38。位元線36及38載運互補資料，以使得存在實質施加於位元線36與38之間的VDD之一電壓差動。在資料應用於位元線36及38且字元線28保持賦能時，均衡線32及位元寫入賦能線44係分別由列驅動器14及行邏輯18賦能。僅在寫入賦能線44或均衡線32之任一者被去能後，字元線28才被去能。

圖2中展示的係記憶體單元20，其更詳細地代表記憶體10之所有記憶體單元。記憶體單元20包含電晶體50、52、54、56、58、60、62及64。在此實施例中，除電晶體54及56為P通道電晶體外，所有電晶體均係N通道電晶體。電晶體54及58構成一個反相器且電晶體56及60構成另一個反相器。連接於VDD與地面之間的此等兩個反相器經交叉耦接以形成記憶體單元20之儲存元件。電晶體50具有一連接至字元線28之間極、一連接至位元線36之源極/汲極及一連接至一節點67之源極/汲極，節點67為該儲存元件之一第一儲存節點。電晶體52具有一連接至字元線28之間極、一連接至位元線38之源極/汲極及一連接至一節點69之源極/汲極，節點69為該儲存元件之一第二儲存節點。電晶體50及52之間極形成記憶體單元20之字元線輸入端。電晶體62及64係串聯連接且在節點67與69之間。電晶體62之閘極係連接至均衡線32。電晶體64之閘極係連接至位元寫入賦能線44。

操作中，在賦能均衡線32及位元寫入賦能線44時，電晶體62及64使節點67及69短接。在此實例中，已賦能為邏輯高狀態。在記憶體單元20之寫入期間，如先前解釋的，字元線28被賦能且位元線36及38載運資料。此資料大體上係全幹線互補資料，在此狀況下其意謂：位元線36及38之一為實質VDD，且另一位元線為實質地面。在此實例中，VDD為大約1伏特。當VDD僅為1伏特且僅供給行邏輯18內之該寫入驅動器1伏特時，驅動儲存節點67及69之驅動能力受到限制。若將電晶體58及60經最優化以用於讀取時，其將係相對大的裝置。此將導致很難使儲存於節點67及69處之邏輯狀態反相。此困難可藉由使用電晶體62及64均衡均衡節點67及69處之電壓來克服。在均衡節點67與69時，該寫入驅動器主動驅動位元線36及38以達到一推動一差動電流通過電晶體58及60之實質全幹線分離。在電晶體50及52保持導電時，電晶體62及64中之電流路徑被去能，以使得位元線電壓差動係於節點67及69自彼此釋放的同時耦接至節點67及69。因此，在一寫入期間，被賦能之該均衡線與該字元線之間存在一重疊。此重疊對於確保該單元被寫入所要狀態及避免該等儲存節點內之振盪係重要的，但其具有使用顯著電流之有害效應。因此，該重疊經設計以成為確保一可靠寫入所需之最小值。一達成此最小所需重疊之有效技術係關於用於啟動變為啟用(active)之字元線且接著使該變為啟用之字元線觸發均衡之終止之均衡訊號。由於在均衡終止時電晶體58及60內已建立的差動電流，節點67及69在電晶體62及64變得不導電時由位元線36及38驅動分離。寫入驅動器繼續將寫入資料打入儲存節點67及69中係有益的，因為在電晶體62及64之一被去能時，儲存節點67及69上僅存在一小的訊號差動。因此，必須維持通過轉 移裝置50及52之電流以確保反相器以所要方向放大該訊號且因此最終鎖存於所要狀態。

均衡線32係耦接至一給定列之所有記憶體單元，但一選定列之所有記憶體單元未必均選定用於寫入。對於未選定用於寫入之記憶體單元，儲存不平衡係重要的，因為其將破壞儲存於該等記憶體單元中之資料。因此，一選定列中之記憶體單元僅在其所連接之位元寫入賦能線亦被賦能時才均衡其儲存節點。此允許字元線所具有之記憶體單元較任何給定寫入週期寫入之記憶體單元多。舉例而言，一記憶體之通常輸出寬度為16位元且每一記憶體單元一個位元，但字元線長度可為256個記憶體單元。因此，對此種狀況，在一個寫入週期中寫入之記憶體單元之數目僅為16位元，但該選定字元線上之所有256個記憶體單元使其字元線輸入端及均衡輸入端均被賦能。為避免丟失該字元線上未選定之240位元中之資料，該等未選定記憶體單元藉由使其所連接之該等位元寫入賦能線變為停用(inactive)(此實例中為邏輯低)來防止其儲存節點短接。一字元線中之一組記憶體單元可連接至相同的位元寫入賦能線。

圖3中展示的係圖1所示類型之記憶體中可用的記憶體單元，但其可選擇使用位元寫入賦能線。記憶體單元70包含電晶體72、74、76、78、80、82及83。在圖3所示之實施例中，除電晶體76及78外，所有電晶體均為N通道電晶體。電晶體76及78為P通道電晶體。類似於圖2之記憶體單元20，電晶體76及80形成一個反相器且電晶體78及82形成 另一個反相器。此等兩個反相器於儲存節點92及94處交叉耦合以形成記憶體單元70之儲存元件。電晶體72及74由一字元線88賦能以像通過閘極一樣運作。電晶體72係連接於儲存節點92與一寫入位元線84之間。電晶體74係連接於讀取位元線86與儲存節點94之間。電晶體83係連接於節點92與94之間且受控於一均衡線90。雖然儲存節點92及94具有互補邏輯狀態，但記憶體10充當一單端記憶體單元。電晶體80及76分別與電晶體82及78相比係相對較弱的。由於電晶體76及80相對較弱，所以其比較容易寫入。因此，寫入資料僅提供於位元線84上。另一方面，讀取係僅相對於位元線86執行，因為其係由相對較強之電晶體78及82驅動。或者，電晶體72及74具有不同字元線可係有益的。

記憶體單元70之一寫入操作類似於相對於記憶體10及記憶體單元20描述之操作。在寫入期間，字元線88經啟用以使電晶體72能將存在於位元線84上之資料耦接至節點92，且電晶體83係由均衡線90賦能以導致節點92及94短路。利用於相對較弱電晶體76及80側輸入之實質全幹線寫入訊號提供驅動且節點92及94經由導電電晶體83耦接在一起，寫入可容易地完成。在此條件下，通過電晶體80及76之電流受控於驅動位元線84之寫入驅動器。電晶體83接著為停用的均衡線90所去能，且電晶體72保持導電，以使得在節點92及94自耦接在一起釋放時該寫入驅動器控制通過電晶體76及80的電流。因此，在去能電晶體83時，該儲存元件偏向於所要的邏輯狀態，該邏輯狀態存在於位元線84上。在 電晶體72導電且位元線84具有實質上VDD或地面之任一者下的所要狀態之一短時間後，停用字元線88以去能電晶體72以便完成該寫入週期。出於為使用電晶體64描述之相同原因，類似於記憶體單元20之電晶體64之另一電晶體可與電晶體83串聯置放。

關於記憶體單元20及70，另一替代為：若電源足夠高，則為節約電流而去能均衡線32及90。當該等儲存節點耦接在一起時，存在一些額外使用的電流，因為在該條件下，包含儲存元件之所有四個電晶體均導電。因此，可添加一個提供一訊號之電路以指示電源電壓足夠高，因此不需要均衡該等儲存節點。接著回應於該訊號去能該均衡功能。

熟習該項技術者容易知道本文中為說明之目的選擇的該等實施例之各種改變及修改。舉例而言，電晶體類型可相反，並且一對應交換器處於閘極上施加之邏輯狀態。同樣，此等實施例已使用一絕緣物上矽(SOI)基板加以展示，但亦可使用另一基板類型，諸如大塊混合物或大塊SOI混合物。只要此等修改及改變不偏離本發明之精神，即希望其包括在本發明之範疇內，該範疇僅由以下申請專利範圍之公平解譯進行評估。

10．．．記憶體

12．．．陣列

14．．．列驅動器

16．．．列驅動器

18．．．行邏輯

20．．．記憶體單元

22．．．記憶體單元

24．．．記憶體單元

26．．．記憶體單元

28．．．字元線

30．．．字元線

32．．．均衡線

34．．．均衡線

36．．．線

38．．．線

40．．．線

42．．．線

44．．．位元寫入賦能線

46．．．線

50．．．電晶體

52．．．電晶體

54．．．電晶體

56．．．電晶體

58．．．電晶體

60．．．電晶體

62．．．電晶體

64．．．電晶體

67．．．節點

69．．．節點

70．．．記憶體單元

72．．．電晶體

74．．．電晶體

76．．．電晶體

78．．．電晶體

80．．．電晶體

82．．．電晶體

83．．．電晶體

84．．．線

86．．．線

88．．．字元線

90．．．均衡線

92．．．節點

94．．．節點

圖1係根據本發明之一實施例之一記憶體的方塊圖；圖2係圖1之記憶體中可用之一記憶體單元的電路圖；且圖3係作為圖2所示之記憶體單元之一替代的電路圖。

20．．．記憶體單元

28．．．字元線

32．．．均衡線

36．．．位元線

38．．．位元線

44．．．賦能線

50．．．電晶體

52．．．電晶體

54．．．電晶體

56．．．電晶體

58．．．電晶體

60．．．電晶體

62．．．電晶體

64．．．電晶體

67．．．節點

69．．．節點

Claims (18)

1. 一種用於寫入一記憶體單元之方法，該記憶體單元具有一第一儲存節點及一第二儲存節點，該第一儲存節點耦接至一第一位元線且該第二儲存節點耦接至一第二位元線，該方法包含：為該記憶體單元提供一電源電壓；將該第一儲存節點及該第二儲存節點自該第一位元線及該第二位元線去耦；均衡該第一儲存節點與該第二儲存節點之間的一電壓；經由一第一電晶體將該第一儲存節點耦接至該第一位元線且經由一第二電晶體將該第二儲存節點耦接至該第二位元線；及將一資料訊號提供給該第一位元線上之該第一儲存節點及該第二位元線以寫入邏輯狀態，其中以實質上等於該電源電壓之一電壓將該資料訊號施加至該第一位元線且以實質上等於接地電位之一電壓將該資料訊號施加至該第二位元線以寫入一第一邏輯狀態。
2. 如請求項1之方法，其中該電源電壓等於或低於1伏特。
3. 如請求項1之方法，其進一步包含一電源電壓範圍，且其中當該電源電壓高於或等於該電源電壓範圍內之一預定電壓時，該第一儲存節點與該第二儲存節點之間之電壓不均衡。
4. 如請求項1之方法，其中均衡該第一儲存節點與該第二 儲存節點之間的一電壓包含提供一電晶體，其具有一耦接至該第一儲存節點之第一電流電極、一耦接至該第二儲存節點之第二電流電極及一用於接收一位元均衡訊號之控制電極。
5. 如請求項1之方法，其中均衡該第一儲存節點與該第二儲存節點之間的一電壓進一步包含：提供一第一電晶體，其具有一為接至該第一儲存節點之第一電流電極、一第二電流電極及一用於接收一位元均衡訊號之控制電極；及提供一第二電晶體，其具有一耦接至該第一電晶體之該第二電流電極之第一電流電極、一耦接至該第二儲存節點之第二電流電極及一用於接收一賦能訊號之控制電極。
6. 如請求項1之方法，其中該方法係實施於一具有一記憶體陣列之資料處理器中。
7. 一種積體電路記憶體，其包含：複數個記憶體單元，用以接收一第一電源電壓之該複數個記憶體單元中之每一者包含一第一儲存節點及一第二儲存節點，回應於一指定的字元線，該第一儲存節點經由一第一電晶體耦接至一第一位元線且該第二儲存節點經由一第二電晶體耦接至一第二位元線，該複數個記憶體單元中之每一者包含一均衡電晶體，其耦接於該第一儲存節點與該第二儲存節點之間且對一均衡訊號作出回應； 一均衡控制電路，其用於為該複數個記憶體單元之選定記憶體單元之均衡電晶體提供該均衡訊號，該均衡電晶體用於均衡該第一儲存節點與該第二儲存節點之間的一電壓以允許進行該等選定記憶體單元之一寫入操作；及行邏輯裝置，於該寫入操作期間，在一第一邏輯狀態藉由實質上將該電源電壓施加至該第一位元線並實質上將接地電位施加至該第二位元線以提供一資料訊號，並且在一第二邏輯狀態藉由實質上施加該電源電壓至該第二位元線並實質上施加接地電位至該第一位元線以提供一資料訊號。
8. 如請求項7之積體電路記憶體，其中該電源電壓等於或低於1伏特。
9. 如請求項7之積體電路記憶體，其中當該電源電壓高於或等於一預定電壓時，該均衡控制電路不提供該均衡訊號。
10. 如請求項7之積體電路記憶體，其中該均衡電晶體進一步包含一耦接至該第一儲存節點之第一電流電極、一第二電流電極及一用於接收該均衡訊號之控制電極。
11. 如請求項10之積體電路記憶體，其進一步包含一第二電晶體，該第二電晶體具有一耦接至該電晶體之該第二電流電極之第一電流電極、一耦接至該第二儲存節點之第二電流電極及一用於接收一賦能訊號之控制電極。
12. 如請求項7之積體電路記憶體，其中該積體電路記憶體 係一資料處理器之一部分。
13. 一種包含複數個記憶體單元之積體電路記憶體，該複數個記憶體單元中之每一記憶體單元包含：一第一反相器，其具有一耦接至一第一儲存節點之輸入端子及一耦接至一第二儲存節點之輸出端子，用以藉由一電源電壓而被供電；一第二反相器，其具有一耦接至該第二儲存節點之輸入端子及一耦接至該第一儲存節點之輸出端子，用以藉由該電源電壓而被供電；一第一電晶體，其具有一耦接至該第一儲存節點之第一電流電極、一耦接至一第一位元線之第二電流電極及一用於接收一位址訊號之控制電極；一第二電晶體，其具有一耦接至該第二儲存電極之第一電流電極、一耦接至一第二位元線之第二電流電極及一用於接收該位址訊號之控制電極；一第三電晶體，其具有一耦接至該第一儲存節點之第一電流電極、一第二電流電極及一用於接收一均衡訊號之控制電極；一第四電晶體，其具有一耦接至該第三電晶體之該第二電流電極之第一電流電極、一耦接至該第二儲存節點之第二電流電極及一用於接收一賦能訊號之控制電極；及行邏輯裝置，其用於在該寫入操作期間，藉由實質上將該電源電壓施加至該第一位元線並實質上將接地電位 施加至該第二位元線而提供在一第一邏輯狀態之一資料訊號，並且藉由實質上將該電源電壓施加至該第二位元線並實質上將接地電位施加至該第一位元線而提供在一第二邏輯狀態之該資料訊號。
14. 如請求項13之積體電路記憶體，其進一步包含一均衡控制電路，該均衡控制電路用於為該複數個記憶體單元之選定記憶體單元提供該均衡訊號，該均衡控制電路用於均衡該第一儲存節點與該第二儲存節點之間的一電壓以允許進行該等選定記憶體單元之一寫入操作。
15. 如請求項14之積體電路記憶體，其中當該電源電壓高於或等於一預定電壓時，該均衡控制電路不提供該均衡訊號。
16. 如請求項15之積體電路記憶體，其中該預定電壓等於或低於1伏特。
17. 如請求項13之積體電路記憶體，其中該複數個記憶體單元係實施為一資料處理器中之一暫存器檔案或一隨機存取記憶體中之任一者。
18. 一種用於寫入由一電源電壓供電之一記憶體單元之方法，該記憶體單元具有一第一儲存節點及一第二儲存節點，回應於一變為啟用之字元線，該第一儲存節點耦接至一第一位元線且該第二儲存節點耦接至一第二位元線，該方法包含：均衡該等儲存節點；回應於該均衡步驟使該字元線變為啟用； 在該字元線為啟用時且在該均衡步驟期間將資料施加於該第一及該第二位元線，其中藉由實質上將該電源電壓施加至該第一位元線並實質上將接地電位施加至該第二位元線而以一第一邏輯狀態施加該資料，並且藉由實質上將該電源電壓施加至該第二位元線並實質上將接地電位施加至該第一位元線而以一第二邏輯狀態施加該資料；回應於使該字元線變為啟用之該步驟終止該均衡步驟；及在終止該均衡步驟之該步驟之後終止該施加資料之步驟。