JP2003208800A - 半導体メモリ装置及びそのテスト方法 - Google Patents
半導体メモリ装置及びそのテスト方法Info
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
- Tests Of Electronic Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 半導体メモリ装置及びそのテスト方法を提
供する。 【解決手段】本発明による半導体メモリ装置は、セル領
域に供給される電源電圧と周辺回路領域に供給される電
源電圧とが分離される電源システムを採用している。特
に、ウェハバーンインテスト動作モードの間、セル領域
に印加される電源電圧は周辺回路領域に印加される電源
電圧より高い。このような電源システムの下で、ウェハ
バーンインテスト動作が実行される場合に、メモリセル
のラッチアップ現象により生じるＤＣ電流経路を確実に
遮断することができる。
供する。 【解決手段】本発明による半導体メモリ装置は、セル領
域に供給される電源電圧と周辺回路領域に供給される電
源電圧とが分離される電源システムを採用している。特
に、ウェハバーンインテスト動作モードの間、セル領域
に印加される電源電圧は周辺回路領域に印加される電源
電圧より高い。このような電源システムの下で、ウェハ
バーンインテスト動作が実行される場合に、メモリセル
のラッチアップ現象により生じるＤＣ電流経路を確実に
遮断することができる。
Description
【０００１】
【発明の属する技術分野】本発明はメモリ装置に関する
ものであり、さらに具体的には、二つの電源電圧が供給
される半導体メモリ装置に関するものである。
ものであり、さらに具体的には、二つの電源電圧が供給
される半導体メモリ装置に関するものである。
【０００２】
【従来の技術】図１は一般的なＳＲＡＭを示すブロック
図である。図面を参照すると、複数のワードラインＷＬ
１、ＷＬ２、ＷＬ３、ＷＬ４などがメモリセルアレイ１
に提供される。複数のビットラインＢＬ１、/ＢＬ１、
ＢＬ２、/ＢＬ２などがワードラインと交差するよう
に、メモリセルアレイ１に配列される。
図である。図面を参照すると、複数のワードラインＷＬ
１、ＷＬ２、ＷＬ３、ＷＬ４などがメモリセルアレイ１
に提供される。複数のビットラインＢＬ１、/ＢＬ１、
ＢＬ２、/ＢＬ２などがワードラインと交差するよう
に、メモリセルアレイ１に配列される。
【０００３】隣接したビットラインはビットライン対を
構成する。例えば、ビットラインＢＬ１、/ＢＬ１はビ
ットライン対を形成し、ビットラインＢＬ２、/ＢＬ２
はビットライン対を形成する。メモリセル２（図１での
ハッチング部分（hatched portion）で表示される）は
ワードラインとビットラインとの交差領域各々に配置さ
れる。電源ライン３と接地ラインＬ４はメモリセルアレ
イ１に連結される。電源ライン３に印加される電源電圧
ＶＣＣ（以後、この電圧は‘Ｈ’レベルと見なす）と接
地ライン４に印加される接地電圧ＶＳＳ（以後、この電
圧は‘Ｌ’レベルと見なす）が各メモリセル２に供給さ
れる。行デコーダ５、列デコーダ６、及び入／出力回路
８がメモリセルアレイ１と関連して提供される。行デコ
ーダ５はアドレス入力ライン７を通じて印加される行ア
ドレスをデコーディングして前記ワードラインのうちの
一つを選択し、前記選択されたワードラインにＨレベル
の電圧を供給する。前記入／出力回路８はビットライン
対に対応する複数のスイッチ回路と、入／出力ライン９
と前記スイッチ回路との間に配置される一つまたは複数
の感知増幅器とを含む。列デコーダ６はアドレス入力ラ
イン７を通じて印加される列アドレスをデコーディング
して前記スイッチ回路のうちの一つを選択する。図示し
ないが、入／出力ライン９は、出力ドライバ回路を通じ
てデータ入／出力パッドに連結される。複数のメモリセ
ル２のうちの一つが行デコーダ５及び列デコーダ６によ
って選択される。
構成する。例えば、ビットラインＢＬ１、/ＢＬ１はビ
ットライン対を形成し、ビットラインＢＬ２、/ＢＬ２
はビットライン対を形成する。メモリセル２（図１での
ハッチング部分（hatched portion）で表示される）は
ワードラインとビットラインとの交差領域各々に配置さ
れる。電源ライン３と接地ラインＬ４はメモリセルアレ
イ１に連結される。電源ライン３に印加される電源電圧
ＶＣＣ（以後、この電圧は‘Ｈ’レベルと見なす）と接
地ライン４に印加される接地電圧ＶＳＳ（以後、この電
圧は‘Ｌ’レベルと見なす）が各メモリセル２に供給さ
れる。行デコーダ５、列デコーダ６、及び入／出力回路
８がメモリセルアレイ１と関連して提供される。行デコ
ーダ５はアドレス入力ライン７を通じて印加される行ア
ドレスをデコーディングして前記ワードラインのうちの
一つを選択し、前記選択されたワードラインにＨレベル
の電圧を供給する。前記入／出力回路８はビットライン
対に対応する複数のスイッチ回路と、入／出力ライン９
と前記スイッチ回路との間に配置される一つまたは複数
の感知増幅器とを含む。列デコーダ６はアドレス入力ラ
イン７を通じて印加される列アドレスをデコーディング
して前記スイッチ回路のうちの一つを選択する。図示し
ないが、入／出力ライン９は、出力ドライバ回路を通じ
てデータ入／出力パッドに連結される。複数のメモリセ
ル２のうちの一つが行デコーダ５及び列デコーダ６によ
って選択される。
【０００４】図２は図１に示したメモリセルの構造を示
す回路図である。図２に示したセル構造は、三星電子に
より２０００年９月１４日に取得されたU.S Patent No.
6、147、385号に“CMOS static random access memory de
vices”というタイトルで開示されている。図面を参照
すると、メモリセル２は四つのＮＭＯＳトランジスタ２
１、２２、２５、２６と二つのＰＭＯＳトランジスタ２
３、２４とを含む。ＮＭＯＳトランジスタ２５、２６は
伝達ゲートとして動作し、ＰＭＯＳトランジスタ２３、
２４はロード素子として動作する。ＮＭＯＳトランジス
タ２１はＮＤ１ノードと接地ライン４との間に連結さ
れ、ＮＭＯＳトランジスタ２２はＮＤ２ノードと接地ラ
イン４との間に連結される。ＮＭＯＳトランジスタ２
１、２２のゲート電極はＮＤ２及びＮＤ１ノードに各々
連結される。ＰＭＯＳトランジスタ２３は電源ライン３
とＮＤ１ノードとの間に連結され、ＰＭＯＳトランジス
タ２４は電源ライン３とＮＤ２ノードとの間に連結され
る。ＰＭＯＳトランジスタ２３、２４のゲート電極はＮ
Ｄ２及びＮＤ１ノードに各々連結される。ＮＭＯＳトラ
ンジスタ２５はビットラインＢＬｎとＮＤ１ノードとの
間に連結され、ＮＭＯＳトランジスタ２６はビットライ
ンＢＬｎとＮＤ２ノードとの間に連結される。ＮＭＯＳ
トランジスタ２５、２６のゲート電極はワードラインＷ
Ｌｎに共通に連結される。
す回路図である。図２に示したセル構造は、三星電子に
より２０００年９月１４日に取得されたU.S Patent No.
6、147、385号に“CMOS static random access memory de
vices”というタイトルで開示されている。図面を参照
すると、メモリセル２は四つのＮＭＯＳトランジスタ２
１、２２、２５、２６と二つのＰＭＯＳトランジスタ２
３、２４とを含む。ＮＭＯＳトランジスタ２５、２６は
伝達ゲートとして動作し、ＰＭＯＳトランジスタ２３、
２４はロード素子として動作する。ＮＭＯＳトランジス
タ２１はＮＤ１ノードと接地ライン４との間に連結さ
れ、ＮＭＯＳトランジスタ２２はＮＤ２ノードと接地ラ
イン４との間に連結される。ＮＭＯＳトランジスタ２
１、２２のゲート電極はＮＤ２及びＮＤ１ノードに各々
連結される。ＰＭＯＳトランジスタ２３は電源ライン３
とＮＤ１ノードとの間に連結され、ＰＭＯＳトランジス
タ２４は電源ライン３とＮＤ２ノードとの間に連結され
る。ＰＭＯＳトランジスタ２３、２４のゲート電極はＮ
Ｄ２及びＮＤ１ノードに各々連結される。ＮＭＯＳトラ
ンジスタ２５はビットラインＢＬｎとＮＤ１ノードとの
間に連結され、ＮＭＯＳトランジスタ２６はビットライ
ンＢＬｎとＮＤ２ノードとの間に連結される。ＮＭＯＳ
トランジスタ２５、２６のゲート電極はワードラインＷ
Ｌｎに共通に連結される。
【０００５】以下、図１及び図２を参照してＳＲＡＭの
書き込み動作を説明する。
書き込み動作を説明する。
【０００６】先ず、ワードラインＷＬｎが行デコーダ５
によって選択され、Ｈレベルの電圧が選択されたワード
ラインＷＬｎ（ｎは整数）に印加される。その結果、ト
ランジスタ２５、２６がターンオンされる。入／出力回
路８内のスイッチ回路のうちのビットライン対ＢＬｎ、
ＢＬｎバーに対応するスイッチ回路が列デコーダ６によ
って導電される。書き込みデータとしてＬレベルの電圧
がビットラインＢＬｎバーに印加され、Ｈレベルの電圧
がビットラインＢＬｎに印加されると仮定すると、図２
のＮＤ１ノードはＨレベルになり、ＮＭＯＳトランジス
タ２２はターンオンされる。その結果、ＮＤ２ノードの
電位がＬレベルに到達し、ＮＭＯＳトランジスタ２１は
ターンオフされる。この時に、ＮＤ１及びＮＤ２がＨレ
ベルとＬレベルになるので、ＰＭＯＳトランジスタ２３
はターンオンされ、ＰＭＯＳトランジスタ２４はターン
オフされる。ＮＤ１ノードの電位はロード素子として動
作するＰＭＯＳトランジスタ２３を通じてプルアップさ
れてＨレベルを維持する。ＮＤ１ノードの電位はＨレベ
ルと設定され、ＮＤ２ノードの電位はＬレベルと設定さ
れる。この状態はメモリセル２がロジック“１”を貯蔵
する状態と見なされる。一方、書き込みデータとしてＬ
レベルの電圧がビットラインＢＬｎに印加され、Ｈレベ
ルの電圧がビットラインＢＬｎに印加されれば、先の動
作と反対の動作が実行される。すなわち、ＮＭＯＳトラ
ンジスタ２１はターンオンされ、ＮＭＯＳトランジスタ
２２はターンオフされる。その結果、ＮＤ１ノードの電
位はＬレベルと設定される一方、ＮＤ２ノードの電位は
Ｈレベルと設定される。この状態はロジック“０”が貯
蔵された状態と見なされる。
によって選択され、Ｈレベルの電圧が選択されたワード
ラインＷＬｎ（ｎは整数）に印加される。その結果、ト
ランジスタ２５、２６がターンオンされる。入／出力回
路８内のスイッチ回路のうちのビットライン対ＢＬｎ、
ＢＬｎバーに対応するスイッチ回路が列デコーダ６によ
って導電される。書き込みデータとしてＬレベルの電圧
がビットラインＢＬｎバーに印加され、Ｈレベルの電圧
がビットラインＢＬｎに印加されると仮定すると、図２
のＮＤ１ノードはＨレベルになり、ＮＭＯＳトランジス
タ２２はターンオンされる。その結果、ＮＤ２ノードの
電位がＬレベルに到達し、ＮＭＯＳトランジスタ２１は
ターンオフされる。この時に、ＮＤ１及びＮＤ２がＨレ
ベルとＬレベルになるので、ＰＭＯＳトランジスタ２３
はターンオンされ、ＰＭＯＳトランジスタ２４はターン
オフされる。ＮＤ１ノードの電位はロード素子として動
作するＰＭＯＳトランジスタ２３を通じてプルアップさ
れてＨレベルを維持する。ＮＤ１ノードの電位はＨレベ
ルと設定され、ＮＤ２ノードの電位はＬレベルと設定さ
れる。この状態はメモリセル２がロジック“１”を貯蔵
する状態と見なされる。一方、書き込みデータとしてＬ
レベルの電圧がビットラインＢＬｎに印加され、Ｈレベ
ルの電圧がビットラインＢＬｎに印加されれば、先の動
作と反対の動作が実行される。すなわち、ＮＭＯＳトラ
ンジスタ２１はターンオンされ、ＮＭＯＳトランジスタ
２２はターンオフされる。その結果、ＮＤ１ノードの電
位はＬレベルと設定される一方、ＮＤ２ノードの電位は
Ｈレベルと設定される。この状態はロジック“０”が貯
蔵された状態と見なされる。
【０００７】図１に示したＳＲＡＭはデータを貯蔵する
ためのセル領域（例えば、メモリセルアレイ）、メモリ
セルにデータを書き込み、メモリセルからデータを読み
出すための周辺回路領域（行選択回路及び列選択回路、
スイッチ回路、感知増幅器、書き込みドライバ、データ
入／出力バッファなど）、そしてＳＲＡＭを外部インタ
ーフェースと連結するためのデータ入／出力領域（例え
ば、パッドドライバ）に区分されうる。この場合に、セ
ル領域と周辺回路領域には第１電源電圧が供給される一
方、データ入／出力領域には第２電源電圧が供給され
る。ここで、第１電源電圧は正常な書き込み／読み出し
動作モードでは、第２電源電圧と同一のレベルを有する
が、第１及び第２電源電圧は他の電源ピンを通じて外部
から供給される。このような電源供給方式を採用した一
例が２０００年２月三星電子から発刊された製品説明書
“Ｋ６Ｔ８００８Ｃ２Ｍ”に開示されている。メモリに
供給される電源を回路領域に従って分離する理由は次の
通りである。第１には、データ入／出力領域に供給され
る電源電圧がチップ動作時に、大きな消費電流によって
低下される現象（例えば、ノイズ）によって周辺回路領
域の回路が正しく動作しないことを防止するためであ
る。第２には、セル領域、周辺回路領域、及びデータ入
／出力領域で各々消耗される電流を測定することによっ
て、過電流が生じる領域を確認できるようにするためで
ある。
ためのセル領域（例えば、メモリセルアレイ）、メモリ
セルにデータを書き込み、メモリセルからデータを読み
出すための周辺回路領域（行選択回路及び列選択回路、
スイッチ回路、感知増幅器、書き込みドライバ、データ
入／出力バッファなど）、そしてＳＲＡＭを外部インタ
ーフェースと連結するためのデータ入／出力領域（例え
ば、パッドドライバ）に区分されうる。この場合に、セ
ル領域と周辺回路領域には第１電源電圧が供給される一
方、データ入／出力領域には第２電源電圧が供給され
る。ここで、第１電源電圧は正常な書き込み／読み出し
動作モードでは、第２電源電圧と同一のレベルを有する
が、第１及び第２電源電圧は他の電源ピンを通じて外部
から供給される。このような電源供給方式を採用した一
例が２０００年２月三星電子から発刊された製品説明書
“Ｋ６Ｔ８００８Ｃ２Ｍ”に開示されている。メモリに
供給される電源を回路領域に従って分離する理由は次の
通りである。第１には、データ入／出力領域に供給され
る電源電圧がチップ動作時に、大きな消費電流によって
低下される現象（例えば、ノイズ）によって周辺回路領
域の回路が正しく動作しないことを防止するためであ
る。第２には、セル領域、周辺回路領域、及びデータ入
／出力領域で各々消耗される電流を測定することによっ
て、過電流が生じる領域を確認できるようにするためで
ある。
【０００８】分離された電源システムを有するＳＲＡＭ
の場合に、ウェハバーンインテスト動作モード（以下
「バーンインテスト動作モード」という。）では、次の
ような問題が生じうる。なお、バーンインテストとは、
高電源電圧を利用してメモリセルにストレスを与えるこ
とによって、弱いセルの不良が早期に誘発されるように
することを意味する。バーンインテスト動作モードで
は、正常動作モードと比較すれば、相対的に高い電圧
（例えば、５Ｖまたはそれより高い電圧）がＳＲＡＭに
供給される。この時に、瞬間的な過電流によりメモリセ
ルが損傷されうる。これについては図３を参照して詳細
に説明する。
の場合に、ウェハバーンインテスト動作モード（以下
「バーンインテスト動作モード」という。）では、次の
ような問題が生じうる。なお、バーンインテストとは、
高電源電圧を利用してメモリセルにストレスを与えるこ
とによって、弱いセルの不良が早期に誘発されるように
することを意味する。バーンインテスト動作モードで
は、正常動作モードと比較すれば、相対的に高い電圧
（例えば、５Ｖまたはそれより高い電圧）がＳＲＡＭに
供給される。この時に、瞬間的な過電流によりメモリセ
ルが損傷されうる。これについては図３を参照して詳細
に説明する。
【０００９】図３に示すように、セル領域と周辺回路領
域は同一の電源電圧が供給されるので、バーンインテス
ト動作モードでは、ワードラインＷＬｎ、ビットライン
ＢＬｎまたはＢＬｎバー、及びメモリセルには５Ｖの高
電圧が印加される。書き込みデータとしてビットライン
ＢＬｎには０Ｖの電圧が印加され、ビットラインＢＬｎ
バーには５Ｖの電圧が印加されると仮定すれば、ＮＤ１
ノードはＬレベルの電圧と設定され、ＮＤ２ノードはＨ
レベルの電圧と設定されなければならない。しかし、正
常な書き込み動作と比較すれば、ウェハバーンインテス
ト動作時に、接地ラインの抵抗成分を通じて流れる電流
の量が増加するので、接地ライン４の抵抗成分によって
ＮＤ１ノードは十分に接地電圧に至らず、ＮＤ１ノード
は接地ライン４の抵抗成分による電圧降下に相応する電
圧に設定される。その結果、ＮＭＯＳトランジスタ２２
が十分にターンオフされない。このような理由により、
電源ライン３と接地ライン４との間にはＰＭＯＳトラン
ジスタ２４とＮＭＯＳトランジスタ２２とを通じてＤＣ
電流経路が形成される。ＮＤ２ノードがＮＤ１ノードの
ようにＨレベルの電圧に十分に設定されないので、電源
電圧３と接地ライン４との間にはＰＭＯＳトランジスタ
２３とＮＭＯＳトランジスタ２１とを通じてＤＣ電流経
路が形成される。
域は同一の電源電圧が供給されるので、バーンインテス
ト動作モードでは、ワードラインＷＬｎ、ビットライン
ＢＬｎまたはＢＬｎバー、及びメモリセルには５Ｖの高
電圧が印加される。書き込みデータとしてビットライン
ＢＬｎには０Ｖの電圧が印加され、ビットラインＢＬｎ
バーには５Ｖの電圧が印加されると仮定すれば、ＮＤ１
ノードはＬレベルの電圧と設定され、ＮＤ２ノードはＨ
レベルの電圧と設定されなければならない。しかし、正
常な書き込み動作と比較すれば、ウェハバーンインテス
ト動作時に、接地ラインの抵抗成分を通じて流れる電流
の量が増加するので、接地ライン４の抵抗成分によって
ＮＤ１ノードは十分に接地電圧に至らず、ＮＤ１ノード
は接地ライン４の抵抗成分による電圧降下に相応する電
圧に設定される。その結果、ＮＭＯＳトランジスタ２２
が十分にターンオフされない。このような理由により、
電源ライン３と接地ライン４との間にはＰＭＯＳトラン
ジスタ２４とＮＭＯＳトランジスタ２２とを通じてＤＣ
電流経路が形成される。ＮＤ２ノードがＮＤ１ノードの
ようにＨレベルの電圧に十分に設定されないので、電源
電圧３と接地ライン４との間にはＰＭＯＳトランジスタ
２３とＮＭＯＳトランジスタ２１とを通じてＤＣ電流経
路が形成される。
【００１０】バーンインテスト動作モードの間に生じる
メモリセルのラッチアップ現象によって、電源ライン３
と接地ライン４との間にＤＣ電流経路が継続的に形成さ
れるようになる。これによって、バーンインテスト動作
モードで、弱いセルだけではなく、正常なセルがラッチ
アップ現象による瞬間的な過電流により損傷されうる。
メモリセルのラッチアップ現象によって、電源ライン３
と接地ライン４との間にＤＣ電流経路が継続的に形成さ
れるようになる。これによって、バーンインテスト動作
モードで、弱いセルだけではなく、正常なセルがラッチ
アップ現象による瞬間的な過電流により損傷されうる。
【発明が解決しようとする課題】本発明の目的は、ウェ
ハバーンインテスト動作モードにおいて、メモリセルの
ラッチアップ現象を防止できる半導体メモリ装置を提供
することである。
ハバーンインテスト動作モードにおいて、メモリセルの
ラッチアップ現象を防止できる半導体メモリ装置を提供
することである。
【００１１】本発明の他の目的は、セル領域とデータ入
／出力領域には第１電源電圧が供給され、周辺回路領域
には第２電源電圧が供給される電源体系を有する半導体
メモリ装置を提供することである。
／出力領域には第１電源電圧が供給され、周辺回路領域
には第２電源電圧が供給される電源体系を有する半導体
メモリ装置を提供することである。
【００１２】本発明の他の目的は、メモリセルに効果的
にストレスを加えることができる半導体メモリ装置を提
供することである。
にストレスを加えることができる半導体メモリ装置を提
供することである。
【００１３】本発明のまた他の目的は、メモリセルに効
果的にストレスを加えることができるテスト方法を提供
することである。
果的にストレスを加えることができるテスト方法を提供
することである。
【００１４】
【課題を解決するための手段】前述の目的を解決するた
めの本発明の特徴によると、半導体メモリ装置は、情報
を貯蔵するための貯蔵領域と、前記貯蔵領域に情報を書
き込み、前記貯蔵領域から情報を読み出すための周辺回
路領域と、前記周辺回路領域に連結され、外部装置と接
続するためのデータ入／出力領域とを含む。ウェハバー
ンインテスト動作モードの間、前記貯蔵領域には第１動
作電圧が供給され、前記周辺回路領域には前記第１動作
電圧より低い第２動作電圧が供給される。この時に、前
記第１動作電圧は前記データ入／出力領域の動作電圧と
して用いられる。正常な書き込み／読み出し動作が実行
される場合には、前記第１動作電圧は前記第２動作電圧
と同一である。
めの本発明の特徴によると、半導体メモリ装置は、情報
を貯蔵するための貯蔵領域と、前記貯蔵領域に情報を書
き込み、前記貯蔵領域から情報を読み出すための周辺回
路領域と、前記周辺回路領域に連結され、外部装置と接
続するためのデータ入／出力領域とを含む。ウェハバー
ンインテスト動作モードの間、前記貯蔵領域には第１動
作電圧が供給され、前記周辺回路領域には前記第１動作
電圧より低い第２動作電圧が供給される。この時に、前
記第１動作電圧は前記データ入／出力領域の動作電圧と
して用いられる。正常な書き込み／読み出し動作が実行
される場合には、前記第１動作電圧は前記第２動作電圧
と同一である。
【００１５】本発明のまた他の特徴によると、半導体メ
モリ装置は、第１電源パッドと、第２電源パッドと、情
報を貯蔵するためのセル領域と、前記セル領域に情報を
書き込み、前記セル領域から情報を読み出すための周辺
回路領域と、前記周辺回路領域に連結され、外部装置と
接続するためのデータ入／出力領域と、前記第１電源パ
ッドに連結され、前記第１電源パッドに供給される第１
電源電圧を前記セル領域に伝達するための第１電源ライ
ンと、前記第２電源パッドに連結され、前記第２電源パ
ッドに供給される第２電源電圧を前記周辺回路領域に伝
達するための第２電源ラインと、前記第１電源パッドに
連結され、前記第１電源パッドに供給される前記第１電
源電圧を前記データ入／出力領域に伝達するための第３
電源ラインとを含む。ここで、ウェハバーンインテスト
動作モードの間、前記第１電源パッドに供給される前記
第１電源電圧は前記第２電源パッドに供給される前記第
２電源電圧より高い。
モリ装置は、第１電源パッドと、第２電源パッドと、情
報を貯蔵するためのセル領域と、前記セル領域に情報を
書き込み、前記セル領域から情報を読み出すための周辺
回路領域と、前記周辺回路領域に連結され、外部装置と
接続するためのデータ入／出力領域と、前記第１電源パ
ッドに連結され、前記第１電源パッドに供給される第１
電源電圧を前記セル領域に伝達するための第１電源ライ
ンと、前記第２電源パッドに連結され、前記第２電源パ
ッドに供給される第２電源電圧を前記周辺回路領域に伝
達するための第２電源ラインと、前記第１電源パッドに
連結され、前記第１電源パッドに供給される前記第１電
源電圧を前記データ入／出力領域に伝達するための第３
電源ラインとを含む。ここで、ウェハバーンインテスト
動作モードの間、前記第１電源パッドに供給される前記
第１電源電圧は前記第２電源パッドに供給される前記第
２電源電圧より高い。
【００１６】本発明のまた他の特徴によると、半導体メ
モリ装置としてＳＲＡＭは、第１電源パッド、第２電源
パッド、情報を貯蔵するためのセル領域、前記セル領域
に情報を書き込み、前記セル領域から読み出すための周
辺回路領域、及び前記周辺回路領域に連結され、外部装
置と接続するためのデータ入／出力領域を含む。第１電
源ラインは前記第１電源パッドに供給される第１電源電
圧を前記周辺回路領域に伝達するように配置される。第
２電源ラインは前記第２電源パッドに供給される第２電
源電圧を前記データ入／出力領域に伝達するように配置
される。第３電源ラインは前記第１及び第２電源電圧の
うちのいずれか一つを前記セル領域に伝達するように配
置される。スイッチ回路はウェハバーンインテスト動作
モードを知らせるテストイネーブル信号に応答して前記
第１電源ラインを前記第１電源パッドと前記第２電源パ
ッドのうちのいずれか一つに連結する。ここで、前記第
３電源ラインは前記テストイネーブル信号がアクティブ
である時に、前記第２電源パッドに連結され、前記テス
トイネーブル信号がアクティブでない時に、前記第１電
源パッドに連結される。特に、前記ウェハバーンインテ
スト動作モードの間、前記第２電源パッドに供給される
前記第２電源電圧は前記第１電源パッドに供給される前
記第１電源電圧より高い。
モリ装置としてＳＲＡＭは、第１電源パッド、第２電源
パッド、情報を貯蔵するためのセル領域、前記セル領域
に情報を書き込み、前記セル領域から読み出すための周
辺回路領域、及び前記周辺回路領域に連結され、外部装
置と接続するためのデータ入／出力領域を含む。第１電
源ラインは前記第１電源パッドに供給される第１電源電
圧を前記周辺回路領域に伝達するように配置される。第
２電源ラインは前記第２電源パッドに供給される第２電
源電圧を前記データ入／出力領域に伝達するように配置
される。第３電源ラインは前記第１及び第２電源電圧の
うちのいずれか一つを前記セル領域に伝達するように配
置される。スイッチ回路はウェハバーンインテスト動作
モードを知らせるテストイネーブル信号に応答して前記
第１電源ラインを前記第１電源パッドと前記第２電源パ
ッドのうちのいずれか一つに連結する。ここで、前記第
３電源ラインは前記テストイネーブル信号がアクティブ
である時に、前記第２電源パッドに連結され、前記テス
トイネーブル信号がアクティブでない時に、前記第１電
源パッドに連結される。特に、前記ウェハバーンインテ
スト動作モードの間、前記第２電源パッドに供給される
前記第２電源電圧は前記第１電源パッドに供給される前
記第１電源電圧より高い。
【００１７】本発明のまた他の特徴によると、情報を貯
蔵するための貯蔵領域と、前記貯蔵領域に情報を書き込
み、前記貯蔵領域から読み出すための周辺回路領域と、
前記周辺回路領域に連結され、外部装置と接続するため
のデータ入／出力領域とを含む半導体メモリ装置をテス
トする方法が提供される。テスト方法は、前記半導体メ
モリ装置がウェハバーンインテスト動作モードに進入さ
れるようにする段階と、前記貯蔵領域に第１動作電圧を
供給し、前記周辺回路領域に前記第１動作電圧より低い
第２動作電圧を供給して前記貯蔵領域に情報を書き込む
段階とを含む。
蔵するための貯蔵領域と、前記貯蔵領域に情報を書き込
み、前記貯蔵領域から読み出すための周辺回路領域と、
前記周辺回路領域に連結され、外部装置と接続するため
のデータ入／出力領域とを含む半導体メモリ装置をテス
トする方法が提供される。テスト方法は、前記半導体メ
モリ装置がウェハバーンインテスト動作モードに進入さ
れるようにする段階と、前記貯蔵領域に第１動作電圧を
供給し、前記周辺回路領域に前記第１動作電圧より低い
第２動作電圧を供給して前記貯蔵領域に情報を書き込む
段階とを含む。
【００１８】
【発明の実施の形態】以下、添付した図を参照して、本
発明の望ましい実施形態を詳細に説明する。
発明の望ましい実施形態を詳細に説明する。
【００１９】本発明による半導体メモリ装置（例えば、
ＳＲＡＭ）はセル領域に供給される電源電圧と周辺回路
領域に供給される電源電圧が分離される電源システムを
採用している。特に、ウェハバーンインテスト動作モー
ドの間、セル領域に印加される電源電圧（例えば、５Ｖ
またはそれより高い電圧）は周辺回路領域に印加される
電源電圧（３Ｖまたはそれより高い電圧）より高い。選
択的に、セル領域に印加される電源電圧はデータパッド
を駆動するためのドライバの動作電圧として用いられ
る。このような電源システム下で、ウェハバーンインテ
スト動作が実行される場合に、メモリセルのラッチアッ
プ現象により生じるＤＣ電流経路が遮断され、その結
果、正常なメモリセルがウェハバーンインテスト動作モ
ードで損傷されることを防止できる。
ＳＲＡＭ）はセル領域に供給される電源電圧と周辺回路
領域に供給される電源電圧が分離される電源システムを
採用している。特に、ウェハバーンインテスト動作モー
ドの間、セル領域に印加される電源電圧（例えば、５Ｖ
またはそれより高い電圧）は周辺回路領域に印加される
電源電圧（３Ｖまたはそれより高い電圧）より高い。選
択的に、セル領域に印加される電源電圧はデータパッド
を駆動するためのドライバの動作電圧として用いられ
る。このような電源システム下で、ウェハバーンインテ
スト動作が実行される場合に、メモリセルのラッチアッ
プ現象により生じるＤＣ電流経路が遮断され、その結
果、正常なメモリセルがウェハバーンインテスト動作モ
ードで損傷されることを防止できる。
【００２０】図４は本発明の望ましい実施形態による半
導体メモリ装置を示すブロック図である。本発明は半導
体メモリ装置としてＳＲＡＭを用いて説明する。しか
し、本発明がＳＲＡＭに限定されないことは、この分野
の通常の知識を有する者には自明であろう。図４を参照
すると、複数のワードラインＷＬ１、ＷＬ２、ＷＬ３、
ＷＬ４などがメモリセルアレイ１１０に配列される。複
数のビットラインＢＬ１、/ＢＬ１、ＢＬ２、/ＢＬ２な
どがメモリセルアレイ１１０にワードラインと交差する
ように配列される。
導体メモリ装置を示すブロック図である。本発明は半導
体メモリ装置としてＳＲＡＭを用いて説明する。しか
し、本発明がＳＲＡＭに限定されないことは、この分野
の通常の知識を有する者には自明であろう。図４を参照
すると、複数のワードラインＷＬ１、ＷＬ２、ＷＬ３、
ＷＬ４などがメモリセルアレイ１１０に配列される。複
数のビットラインＢＬ１、/ＢＬ１、ＢＬ２、/ＢＬ２な
どがメモリセルアレイ１１０にワードラインと交差する
ように配列される。
【００２１】隣接したビットラインはビットライン対を
構成する。例えば、ビットラインＢＬ１、/ＢＬ１はビ
ットライン対を形成し、ビットラインＢＬ２、/ＢＬ２
はビットライン対を形成する。メモリセル（図４でのハ
ッチング部分で表示される）はワードラインとビットラ
インとの交差領域の各々に配置される。メモリセルアレ
イ１１０には動作電圧として電源パッド２０１を通じて
外部から印加される第１電源電圧ＶＣＣ１が供給され
る。
構成する。例えば、ビットラインＢＬ１、/ＢＬ１はビ
ットライン対を形成し、ビットラインＢＬ２、/ＢＬ２
はビットライン対を形成する。メモリセル（図４でのハ
ッチング部分で表示される）はワードラインとビットラ
インとの交差領域の各々に配置される。メモリセルアレ
イ１１０には動作電圧として電源パッド２０１を通じて
外部から印加される第１電源電圧ＶＣＣ１が供給され
る。
【００２２】行デコーダ１２０、列デコーダ１３０、及
び入／出力回路１４０がメモリセルアレイ１１０と関連
して提供され、周辺回路領域に属する。行デコーダ１２
０は行アドレスをデコーディングして前記ワードライン
のうちの一つを選択し、前記選択されたワードラインに
電源パッド２０２を通じて供給される第２電源電圧ＶＣ
Ｃ２を供給する。入／出力回路１４０はビットライン対
に対応する複数のスイッチ回路と入／出力ライン２０３
と前記スイッチ回路との間に配置される一つまたは複数
の感知増幅器とを含む。列デコーダ１３０は列アドレス
をデコーディングし、前記スイッチ回路のうちの一つを
選択する。入／出力ライン２０３はデータ入／出力領域
として出力ドライバ回路１５０を通じてデータ出力パッ
ド２０４−２０５に連結される。複数のメモリセルのう
ちの一つが行デコーダ１２０及び列デコーダ１３０によ
って選択される。
び入／出力回路１４０がメモリセルアレイ１１０と関連
して提供され、周辺回路領域に属する。行デコーダ１２
０は行アドレスをデコーディングして前記ワードライン
のうちの一つを選択し、前記選択されたワードラインに
電源パッド２０２を通じて供給される第２電源電圧ＶＣ
Ｃ２を供給する。入／出力回路１４０はビットライン対
に対応する複数のスイッチ回路と入／出力ライン２０３
と前記スイッチ回路との間に配置される一つまたは複数
の感知増幅器とを含む。列デコーダ１３０は列アドレス
をデコーディングし、前記スイッチ回路のうちの一つを
選択する。入／出力ライン２０３はデータ入／出力領域
として出力ドライバ回路１５０を通じてデータ出力パッ
ド２０４−２０５に連結される。複数のメモリセルのう
ちの一つが行デコーダ１２０及び列デコーダ１３０によ
って選択される。
【００２３】図４に示したように、セル領域としてのメ
モリセルアレイ１１０と、データ入／出力領域としての
出力ドライバ回路１５０には電源パッド２０１に印加さ
れる第１電源電圧ＶＣＣ１が対応する電源ライン１０
１、１０３を通じて供給される。周辺回路領域としての
行デコーダ１２０、列デコーダ１３０、及び入出力回路
１４０には電源パッド２０２に印加される第２電源電圧
ＶＣＣ２が電源ライン１０１を通じて供給される。図示
しないが、電源パッド２０１、２０２は対応する電源ピ
ンに各々ボンディングされる。第１電源電圧ＶＣＣ１は
正常な動作モードでは第２電源電圧ＶＣＣ２と同一のレ
ベルを有する。一方、第１電源電圧ＶＣＣ１はウェハバ
ーンインテスト動作モードでは第２電源電圧ＶＣＣ２と
異なるレベルを有する。例えば、正常な動作モードの場
合には、第１及び第２電源電圧ＶＣＣ１、ＶＣＣ２は全
部３Ｖである。図５に示したように、ウェハバーンイン
テスト動作モードの場合には、第１電源電圧ＶＣＣ１は
約５Ｖであり、第２電源電圧ＶＣＣ２は約３Ｖ乃至４Ｖ
である。
モリセルアレイ１１０と、データ入／出力領域としての
出力ドライバ回路１５０には電源パッド２０１に印加さ
れる第１電源電圧ＶＣＣ１が対応する電源ライン１０
１、１０３を通じて供給される。周辺回路領域としての
行デコーダ１２０、列デコーダ１３０、及び入出力回路
１４０には電源パッド２０２に印加される第２電源電圧
ＶＣＣ２が電源ライン１０１を通じて供給される。図示
しないが、電源パッド２０１、２０２は対応する電源ピ
ンに各々ボンディングされる。第１電源電圧ＶＣＣ１は
正常な動作モードでは第２電源電圧ＶＣＣ２と同一のレ
ベルを有する。一方、第１電源電圧ＶＣＣ１はウェハバ
ーンインテスト動作モードでは第２電源電圧ＶＣＣ２と
異なるレベルを有する。例えば、正常な動作モードの場
合には、第１及び第２電源電圧ＶＣＣ１、ＶＣＣ２は全
部３Ｖである。図５に示したように、ウェハバーンイン
テスト動作モードの場合には、第１電源電圧ＶＣＣ１は
約５Ｖであり、第２電源電圧ＶＣＣ２は約３Ｖ乃至４Ｖ
である。
【００２４】図示の便宜上、電源ライン１０１、１０
２、１０３に各々対応する接地ラインは図示しないが、
接地ラインが電源ライン１０１、１０２、１０３と同一
の方式により配置されることは、この分野の通常の知識
を有する者には自明であろう。
２、１０３に各々対応する接地ラインは図示しないが、
接地ラインが電源ライン１０１、１０２、１０３と同一
の方式により配置されることは、この分野の通常の知識
を有する者には自明であろう。
【００２５】図５に示したように、ウェハバーンイン動
作モードで、セル領域に供給される第１電源電圧ＶＣＣ
１が周辺回路領域に供給される第２電源電圧ＶＣＣ２よ
り高ければ、ＮＤ１またはＮＤ２ノードの電圧が上昇す
る程度が低くなる。その理由は、次の通りである。接地
ラインの抵抗成分によって降下される電圧または接地ラ
インの抵抗の両端にかかる電圧は、それを通じて流れる
電流の量に従って決められる。したがって、周辺回路領
域に供給される電源電圧がセル領域に供給される電源電
圧より低いので、抵抗成分を通じて流れる電流の量も減
少する。このような理由により、ウェハバーンインテス
ト動作モード時に、接地レベルになければならないＮＤ
１またはＮＤ２ノードの電圧は従来の技術と比較すれ
ば、さらに低くなる。ＰＭＯＳトランジスタ２３または
２４とＮＭＯＳトランジスタ２１または２２が同時にタ
ーンオンされる区間が減少するようになり、その結果、
先に説明したラッチアップ現象なく、正常にデータがメ
モリセルに書き込まれる。これはメモリセルに効果的に
ストレスが加えられることを意味する。
作モードで、セル領域に供給される第１電源電圧ＶＣＣ
１が周辺回路領域に供給される第２電源電圧ＶＣＣ２よ
り高ければ、ＮＤ１またはＮＤ２ノードの電圧が上昇す
る程度が低くなる。その理由は、次の通りである。接地
ラインの抵抗成分によって降下される電圧または接地ラ
インの抵抗の両端にかかる電圧は、それを通じて流れる
電流の量に従って決められる。したがって、周辺回路領
域に供給される電源電圧がセル領域に供給される電源電
圧より低いので、抵抗成分を通じて流れる電流の量も減
少する。このような理由により、ウェハバーンインテス
ト動作モード時に、接地レベルになければならないＮＤ
１またはＮＤ２ノードの電圧は従来の技術と比較すれ
ば、さらに低くなる。ＰＭＯＳトランジスタ２３または
２４とＮＭＯＳトランジスタ２１または２２が同時にタ
ーンオンされる区間が減少するようになり、その結果、
先に説明したラッチアップ現象なく、正常にデータがメ
モリセルに書き込まれる。これはメモリセルに効果的に
ストレスが加えられることを意味する。
【００２６】図６は図４に示した出力ドライバ回路を示
す回路図である。図６を参照すると、出力ドライバ回路
１５０はインバーター１５１、ＰＭＯＳトランジスタ１
５２、及びＮＭＯＳトランジスタ１５３を含み、図面に
示したように連結される。インバーター１５１とＰＭＯ
Ｓトランジスタ１５２は入／出力回路１４０内のデータ
出力バッファと異なり、第１電源電圧ＶＣＣ１が供給さ
れる。第１電源電圧ＶＣＣ１を用いたインバーター１５
１が用いられる理由は、バーンインテスト動作モードで
ＰＭＯＳトランジスタ１５１を通じて流れるＤＣ電流を
遮断するためである。例えば、ウェハバーンインテスト
動作モードでＰＭＯＳトランジスタ１５１のゲート端子
に第２電源電圧（ＶＣＣ２＝３Ｖ乃至４Ｖ）が印加さ
れ、それのソース端子に第１電源電圧ＶＣＣ１＝５Ｖが
印加される場合に、ＰＭＯＳトランジスタ１５２は十分
にターンオフされない。だから、ＰＭＯＳトランジスタ
１５２を十分にターンオフさせるために、ＰＭＯＳトラ
ンジスタ１５２のゲート端子とソース端子には同一の電
圧が印加されなければならない。このために、ＰＭＯＳ
トランジスタ１５２のゲート端子に第１電源電圧ＶＣＣ
１を用いたインバーター１５１が連結される。一般的
に、ウェハバーンインテスト動作が実行される間、プル
アップ素子としてＰＭＯＳトランジスタ１５２はオフ状
態に維持されなければならない。
す回路図である。図６を参照すると、出力ドライバ回路
１５０はインバーター１５１、ＰＭＯＳトランジスタ１
５２、及びＮＭＯＳトランジスタ１５３を含み、図面に
示したように連結される。インバーター１５１とＰＭＯ
Ｓトランジスタ１５２は入／出力回路１４０内のデータ
出力バッファと異なり、第１電源電圧ＶＣＣ１が供給さ
れる。第１電源電圧ＶＣＣ１を用いたインバーター１５
１が用いられる理由は、バーンインテスト動作モードで
ＰＭＯＳトランジスタ１５１を通じて流れるＤＣ電流を
遮断するためである。例えば、ウェハバーンインテスト
動作モードでＰＭＯＳトランジスタ１５１のゲート端子
に第２電源電圧（ＶＣＣ２＝３Ｖ乃至４Ｖ）が印加さ
れ、それのソース端子に第１電源電圧ＶＣＣ１＝５Ｖが
印加される場合に、ＰＭＯＳトランジスタ１５２は十分
にターンオフされない。だから、ＰＭＯＳトランジスタ
１５２を十分にターンオフさせるために、ＰＭＯＳトラ
ンジスタ１５２のゲート端子とソース端子には同一の電
圧が印加されなければならない。このために、ＰＭＯＳ
トランジスタ１５２のゲート端子に第１電源電圧ＶＣＣ
１を用いたインバーター１５１が連結される。一般的
に、ウェハバーンインテスト動作が実行される間、プル
アップ素子としてＰＭＯＳトランジスタ１５２はオフ状
態に維持されなければならない。
【００２７】ここで、バーンインテスト動作モードでＰ
ＭＯＳトランジスタ１５１を通じて流れるＤＣ電流を遮
断するために、インバーター１５１とＰＭＯＳトランジ
スタ１５２には、第１電源電圧ＶＣＣ１に代えて第２電
源電圧ＶＣＣ２が供給されうる。
ＭＯＳトランジスタ１５１を通じて流れるＤＣ電流を遮
断するために、インバーター１５１とＰＭＯＳトランジ
スタ１５２には、第１電源電圧ＶＣＣ１に代えて第２電
源電圧ＶＣＣ２が供給されうる。
【００２８】図７は本発明の他の実施形態による半導体
メモリ装置を示すブロック図である。図７において、図
４に示した構成要素と同一の機能を有する構成要素は同
一の参照番号で表記される。図７に示した半導体メモリ
装置は図４に示したことと次のような点を除いては実質
的に同一である。同一の電源電圧を用いられても、セル
領域に電源電圧を供給するための電源ラインは出力ドラ
イバ回路に電源電圧を供給するための電源ラインと分離
されている。本発明によるＳＲＡＭの場合に、正常的な
動作モードで第１及び第２電源電圧は同一の値を有する
一方、ウェハバーンインテスト動作モードで第１及び第
２電源電圧は互いに異なる値を有する。
メモリ装置を示すブロック図である。図７において、図
４に示した構成要素と同一の機能を有する構成要素は同
一の参照番号で表記される。図７に示した半導体メモリ
装置は図４に示したことと次のような点を除いては実質
的に同一である。同一の電源電圧を用いられても、セル
領域に電源電圧を供給するための電源ラインは出力ドラ
イバ回路に電源電圧を供給するための電源ラインと分離
されている。本発明によるＳＲＡＭの場合に、正常的な
動作モードで第１及び第２電源電圧は同一の値を有する
一方、ウェハバーンインテスト動作モードで第１及び第
２電源電圧は互いに異なる値を有する。
【００２９】図７に示したように、メモリセルアレイ１
１０には電源ライン２０７を通じて第１電源電圧ＶＣＣ
１または第２電源電圧ＶＣＣ２が供給される。すなわ
ち、正常的な動作モードでは、電源パッド２０２を通じ
て印加される第２電源電圧ＶＣＣ２がメモリセルアレイ
１１０に供給される。ウェハバーンインテスト動作モー
ドでは電源パッド２０１を通じて印加される第１電源電
圧ＶＣＣ１がメモリセルアレイ１１０に供給される。こ
れはインバーター２００とＰＭＯＳトランジスタ２１
１、２１２で構成されるスイッチ回路を通じて達成でき
る。パッド２０９にローレベルのテストイネーブル信号
ＴＥが印加される時に、ＰＭＯＳトランジスタ２１１は
ターンオンされ、ＰＭＯＳトランジスタ２１２はターン
オフされる。その結果、メモリセルアレイ１１０には電
源パッド２０２に印加される第２電源電圧ＶＣＣ２が電
源ライン２０７を通じて供給される。パッド２０９にハ
イレベルのテストイネーブル信号ＴＥが印加される時
に、ＰＭＯＳトランジスタ２１１はターンオフされ、Ｐ
ＭＯＳトランジスタ２１２はターンオンされる。その結
果、メモリセルアレイ１１０には電源パッド２０１に印
加される第１電源電圧ＶＣＣ１が電源ライン２０７を通
じて供給される。
１０には電源ライン２０７を通じて第１電源電圧ＶＣＣ
１または第２電源電圧ＶＣＣ２が供給される。すなわ
ち、正常的な動作モードでは、電源パッド２０２を通じ
て印加される第２電源電圧ＶＣＣ２がメモリセルアレイ
１１０に供給される。ウェハバーンインテスト動作モー
ドでは電源パッド２０１を通じて印加される第１電源電
圧ＶＣＣ１がメモリセルアレイ１１０に供給される。こ
れはインバーター２００とＰＭＯＳトランジスタ２１
１、２１２で構成されるスイッチ回路を通じて達成でき
る。パッド２０９にローレベルのテストイネーブル信号
ＴＥが印加される時に、ＰＭＯＳトランジスタ２１１は
ターンオンされ、ＰＭＯＳトランジスタ２１２はターン
オフされる。その結果、メモリセルアレイ１１０には電
源パッド２０２に印加される第２電源電圧ＶＣＣ２が電
源ライン２０７を通じて供給される。パッド２０９にハ
イレベルのテストイネーブル信号ＴＥが印加される時
に、ＰＭＯＳトランジスタ２１１はターンオフされ、Ｐ
ＭＯＳトランジスタ２１２はターンオンされる。その結
果、メモリセルアレイ１１０には電源パッド２０１に印
加される第１電源電圧ＶＣＣ１が電源ライン２０７を通
じて供給される。
【００３０】以上で、本発明による回路の構成及び動作
を、上述した説明及び図面により示したが、これらは例
を挙げて説明したことに過ぎない。本発明の技術的思想
及び範囲を逸脱しない範囲内での多様な変化及び変更が
可能である。
を、上述した説明及び図面により示したが、これらは例
を挙げて説明したことに過ぎない。本発明の技術的思想
及び範囲を逸脱しない範囲内での多様な変化及び変更が
可能である。
【００３１】
【発明の効果】上述のように、ウェハバーンインテスト
動作モードの間、セル領域に印加される電源電圧は、周
辺回路領域に印加される電源電圧より高いので、メモリ
セルのラッチアップ現象により生じるＤＣ電流経路を遮
断することができる。したがって、正常的なメモリセル
がウェハバーンインテスト動作モードで損傷されること
を防止できるだけではなく、メモリセルに効果的にスト
レスを加えることができる。
動作モードの間、セル領域に印加される電源電圧は、周
辺回路領域に印加される電源電圧より高いので、メモリ
セルのラッチアップ現象により生じるＤＣ電流経路を遮
断することができる。したがって、正常的なメモリセル
がウェハバーンインテスト動作モードで損傷されること
を防止できるだけではなく、メモリセルに効果的にスト
レスを加えることができる。
【図１】従来技術による半導体メモリ装置を示すブロッ
ク図。
ク図。
【図２】図１に示したメモリセルを示す回路図。
【図３】メモリセルに連結された接地ラインの抵抗成分
を示す回路図。
を示す回路図。
【図４】本発明の望ましい実施形態による半導体メモリ
装置を示すブロック図。
装置を示すブロック図。
【図５】ウェハバーンインテスト動作モードでのメモリ
セルの電圧条件を示す回路図。
セルの電圧条件を示す回路図。
【図６】図４に示したドライバの一部を示す回路図。
【図７】本発明の他の実施形態による半導体メモリ装置
を示すブロック図。
を示すブロック図。
１、１１０ メモリセルアレイ
５、１２０ 行デコーダ
６、１３０ 列デコーダ
８、１４０ 入／出力回路
１５０ 出力ドライバ回路
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 27/10 ４８１ Ｇ０１Ｒ 31/28 Ｂ
27/11 Ｕ
(72)発明者 南孝潤
大韓民国京畿道水原市長安区栗田洞シニル
アパート104棟1102号
Ｆターム(参考） 2G132 AA08 AB03 AD01 AG09 AK07
AL00 AL12
5B015 JJ17 KB33 KB47 KB91 MM07
RR07
5F083 BS01 BS13 BS27 GA23 LA04
LA05 LA07 LA10 LA17 LA18
ZA20 ZA29
5L106 AA02 DD36 EE02 EE03 GG07
Claims (44)
- 【請求項１】 情報を貯蔵するための貯蔵領域と、 前記貯蔵領域に情報を書き込み、前記貯蔵領域から情報
を読み出すための周辺回路領域とを含み、 ウェハバーンインテスト動作モードの間、前記貯蔵領域
には第１動作電圧が供給され、前記周辺回路領域には第
２動作電圧が供給されることを特徴とする半導体メモリ
装置。 - 【請求項２】 外部装置と接続するためのデータ入／出
力領域をさらに含み、前記ウェハバーンインテスト動作
モードの間、前記第１動作電圧は、前記データ入／出力
領域の動作電圧として用いられることを特徴とする請求
項１に記載の半導体メモリ装置。 - 【請求項３】 前記貯蔵領域は、複数のワードライン、
複数のビットライン、及び前記ワードラインと前記ビッ
トラインとの交差領域に各々配置される複数のメモリセ
ルを含み、前記メモリセル各々は、６個のトランジスタ
を有するＳＲＡＭセルで構成されることを特徴とする請
求項１に記載の半導体メモリ装置。 - 【請求項４】 正常な動作モードの間、前記第１動作電
圧は、前記第２動作電圧と同一であることを特徴とする
請求項１に記載の半導体メモリ装置。 - 【請求項５】 前記ウェハバーンインテスト動作モード
時に供給される前記第１、第２動作電圧は、正常な動作
モード時に前記メモリ装置に供給される動作電圧より高
いことを特徴とする請求項１に記載の半導体メモリ装
置。 - 【請求項６】 前記ウェハバーンインテスト動作モード
の間、前記第２動作電圧は前記第１動作電圧より低いこ
とを特徴とする請求項１に記載の半導体メモリ装置。 - 【請求項７】 複数のワードライン、複数のビットライ
ン対、及び前記ワードラインと前記ビットラインとの交
差領域に各々配置される複数のメモリセルを備えるメモ
リセルアレイと、 行アドレスに応答して前記複数のワードラインのうちの
いずれか一つを選択する行デコーダ回路と、 列アドレスに応答して前記複数のビットライン対のうち
の少なくともいずれか一つを選択する列デコーダ回路
と、 前記列デコーダ回路によって選択されたビットライン対
を対応する感知増幅器と連結させるスイッチ回路と、 前記感知増幅器の出力に従ってデータパッドを駆動する
出力ドライバ回路とを含み、 ウェハバーンインテスト動作が実行される場合に、前記
メモリセルアレイと前記出力ドライバ回路には第１動作
電圧が印加され、前記行デコーダ回路、前記列デコーダ
回路、前記スイッチ回路、及び前記感知増幅器には第２
動作電圧が印加されることを特徴とする半導体メモリ装
置。 - 【請求項８】 正常な動作が実行される場合に、前記第
１動作電圧は、第２動作電圧と同一であることを特徴と
する請求項７に記載の半導体メモリ装置。 - 【請求項９】 前記ウェハバーンインテスト動作モード
時に供給される第１、第２動作電圧は、正常な動作モー
ド時に前記メモリ装置に供給される動作電圧より高いこ
とを特徴とする請求項８に記載の半導体メモリ装置。 - 【請求項１０】 前記ウェハバーンインテスト動作モー
ドの間、前記第２動作電圧は、前記第１動作電圧より低
いことを特徴とする請求項７に記載の半導体メモリ装
置。 - 【請求項１１】 前記出力ドライバ回路は、 電源電圧が供給され、前記感知増幅器の出力信号を反転
させるインバーターと、 前記電源電圧を供給するための電源ラインと前記データ
パッドとの間に連結され、前記インバーターの出力に従
ってスイッチされるＰＭＯＳトランジスタと、 前記データパッドと接地電圧ラインとの間に連結され、
前記感知増幅器の出力信号の相補信号に従ってスイッチ
されるＮＭＯＳトランジスタとを含むことを特徴とする
請求項７に記載の半導体メモリ装置。 - 【請求項１２】 前記電源電圧は、前記第１動作電圧で
あることを特徴とする請求項１１に記載の半導体メモリ
装置。 - 【請求項１３】 前記電源電圧は、前記第２動作電圧で
あることを特徴とする請求項１１に記載の半導体メモリ
装置。 - 【請求項１４】 第１電源パッドと、 第２電源パッドと、 情報を貯蔵するためのセル領域と、 前記セル領域に情報を書き込み、前記セル領域から情報
を読み出すための周辺回路領域と、 前記第１電源パッドに供給される第１電源電圧を前記セ
ル領域に伝達するための第１電源ラインと、 前記第２電源パッドに供給される第２電源電圧を前記周
辺回路領域に伝達するための第２電源ラインとを含み、 ウェハバーンインテスト動作モードの間、前記第１電源
パッドに供給される前記第１電源電圧は、前記第２電源
パッドに供給される前記第２電源電圧より高いことを特
徴とする半導体メモリ装置。 - 【請求項１５】 前記周辺回路領域に連結され、外部装
置と接続するためのデータ入／出力領域と、 前記第１電源パッドに連結され、前記第１電源パッドに
供給される前記第１電源電圧を前記データ入／出力領域
に伝達するための第３電源ラインをさらに含むことを特
徴とする請求項１４に記載の半導体メモリ装置。 - 【請求項１６】 前記貯蔵領域は、複数のワードライ
ン、複数のビットライン、及び前記ワードラインと前記
ビットラインとの交差領域に各々配置される複数のメモ
リセルを含み、前記メモリセル各々は、６個のトランジ
スタを有するＳＲＡＭセルで構成されることを特徴とす
る請求項１４に記載の半導体メモリ装置。 - 【請求項１７】 正常な動作モードの間、前記第１電源
電圧は、前記第２電源電圧と同一であることを特徴とす
る請求項１４に記載の半導体メモリ装置。 - 【請求項１８】 前記ウェハバーンインテスト動作モー
ド時に供給される前記第１及び第２電源電圧は、正常な
動作モード時に前記メモリ装置に供給される前記第１及
び第２電源電圧より高いことを特徴とする請求項１４に
記載の半導体メモリ装置。 - 【請求項１９】 第１電源パッドと、 第２電源パッドと、 情報を貯蔵するためのセル領域と、 前記セル領域に情報を書き込み、前記セル領域から情報
を読み出すための周辺回路領域と、 前記周辺回路領域に連結され、外部装置と接続するため
のデータ入／出力領域と、 前記第１電源パッドに連結され、前記第１電源パッドに
供給される第１電源電圧を前記セル領域に伝達するため
の第１電源ラインと、 前記第２電源パッドに連結され、前記第２電源パッドに
供給される第２電源電圧を前記周辺回路領域に伝達する
ための第２電源ラインと、 前記第１電源パッドに連結され、前記第１電源パッドに
供給される前記第１電 源電圧を前記データ入／出力領域に伝達するための第３
電源ラインとを含み、ウェハバーンインテスト動作モー
ドの間、前記第１電源パッドに供給される前記第１電源
電圧は、前記第２電源パッドに供給される前記第２電源
電圧より高いことを特徴とする半導体メモリ装置。 - 【請求項２０】 前記貯蔵領域は、複数のワードライ
ン、複数のビットライン、及び前記ワードラインと前記
ビットラインとの交差領域に各々配置される複数のメモ
リセルを含み、前記メモリセル各々は、６個のトランジ
スタを有するＳＲＡＭセルで構成されることを特徴とす
る請求項１９に記載の半導体メモリ装置。 - 【請求項２１】 正常な動作モードの間、前記第１電源
電圧は、前記第２電源電圧と同一であることを特徴とす
る請求項１９に記載の半導体メモリ装置。 - 【請求項２２】 前記ウェハバーンインテスト動作モー
ド時に供給される前記第１及び第２電源電圧は、正常な
動作モード時に前記メモリ装置に供給される前記第１及
び第２電源電圧より高いことを特徴とする請求項１９に
記載の半導体メモリ装置。 - 【請求項２３】 複数のワードライン、複数のビットラ
イン対、及び前記ワードラインと前記ビットラインとの
交差領域に各々配置される複数のメモリセルを備えるメ
モリセルアレイと、 行アドレスに応答して前記複数のワードラインのうちの
いずれか一つを選択する行デコーダ回路と、 列アドレスに応答して前記複数のビットライン対のうち
の少なくともいずれか一つを選択する列デコーダ回路
と、 前記列デコーダ回路によって選択されたビットライン対
を対応する感知増幅器と連結させるスイッチ回路と、 前記感知増幅器の出力に従ってデータパッドを駆動する
ドライバ回路と、 第１電源パットに連結され、前記第１電源パッドに供給
される第１電源電圧を前記メモリセルアレイに伝達する
ための第１電源ラインと、 第２電源パッドに連結され、前記第２電源パッドに供給
される第２電源電圧を前記行デコーダ回路、前記列デコ
ーダ回路、前記感知増幅器、及び前記スイッチ回路に伝
達するための第２電源ラインと、 前記第１電源パッドに連結され、前記第１電源パッドに
供給される前記第１電源電圧を前記ドライバ回路に伝達
するための第３電源ラインとを含み、 ウェハバーンインテスト動作が実行される場合に、前記
第１電源電圧は、前記第２電源電圧より高いことを特徴
とする半導体メモリ装置。 - 【請求項２４】 正常な動作が実行される場合に、前記
第１電源電圧は、第２電源電圧と同一であることを特徴
とする請求項２３に記載の半導体メモリ装置。 - 【請求項２５】 前記ウェハバーンインテスト動作モー
ド時に供給される第１及び第２電源電圧は、正常な動作
モード時に前記メモリ装置に供給される電源電圧より高
いことを特徴とする請求項２３に記載の半導体メモリ装
置。 - 【請求項２６】 前記ドライバ回路は、 電源電圧として前記第１電源電圧が供給され、前記感知
増幅器の出力信号を反転させるインバーターと、 前記第１電源電圧を供給するための電源ラインと前記デ
ータパッドとの間に連結され、前記インバーターの出力
に従ってスイッチされるＰＭＯＳトランジスタと、 前記データパッドと接地電圧ラインとの間に連結され、
前記感知増幅器の出力信号の相補信号に従ってスイッチ
されるＮＭＯＳトランジスタとを含むことを特徴とする
請求項２３に記載の半導体メモリ装置。 - 【請求項２７】 第１電源パッドと、 第２電源パッドと、 情報を貯蔵するためのセル領域と、 前記セル領域に情報を書き込み、前記セル領域から情報
を読み出すための周辺回路領域と、 前記周辺回路領域に連結され、外部装置と接続するため
のデータ入／出力領域と、 前記第１電源パッドに供給される第１電源電圧を前記周
辺回路領域に伝達するための第１電源ラインと、 前記第２電源パッドに供給される第２電源電圧を前記デ
ータ入／出力領域に伝達するための第２電源ラインと、 前記第１及び第２電源電圧のうちのいずれか一つを前記
セル領域に伝達するための第３電源ラインと、 ウェハバーンインテスト動作モードを知らせるテストイ
ネーブル信号に応答して前記第１電源ラインを前記第１
電源パッドと前記第２電源パッドのうちのいずれか一つ
に連結するためのスイッチ回路とを含むことを特徴とす
る半導体メモリ装置。 - 【請求項２８】 前記第３電源ラインは、前記テストイ
ネーブル信号がアクティブである場合に前記電源パッド
に連結され、前記テストイネーブル信号がアクティブで
ない場合に、前記第１電源電圧パッドに連結されること
を特徴とする請求項２７に記載の半導体メモリ装置。 - 【請求項２９】 前記ウェハバーンインテスト動作モー
ドの間、前記第２電源パッドに供給される前記第２電源
電圧は、前記第１電源パッドに供給される前記第１電源
電圧より高いことを特徴とする請求項２８に記載の半導
体メモリ装置。 - 【請求項３０】 前記貯蔵領域は複数のワードライン、
複数のビットライン、及び前記ワードラインと前記ビッ
トラインとの交差領域に各々配置される複数のメモリセ
ルを含み、前記メモリセル各々は、６個のトランジスタ
を有するＳＲＡＭセルで構成されることを特徴とする請
求項２７に記載の半導体メモリ装置。 - 【請求項３１】 正常な動作モードの間、前記第１電源
電圧は、前記第２電源電圧と同一であることを特徴とす
る請求項２８に記載の半導体メモリ装置。 - 【請求項３２】 前記ウェハバーンインテスト動作モー
ド時に供給される前記第１及び第２電源電圧は、正常な
動作モード時に前記メモリ装置に供給される前記第１及
び第２電源電圧より高いことを特徴とする請求項２８に
記載の半導体メモリ装置。 - 【請求項３３】 複数のワードライン、複数のビットラ
イン対、及び前記ワードラインと前記ビットラインとの
交差領域に各々配置される複数のメモリセルを備えるメ
モリセルアレイと、 行アドレスに応答して前記複数のワードラインのうちの
いずれか一つを選択する行デコーダ回路と、 列アドレスに応答して前記複数のビットライン対のうち
の少なくともいずれか一つを選択する列デコーダ回路
と、 前記列デコーダ回路によって選択されたビットライン対
を対応する感知増幅器と連結させるスイッチ回路と、 前記感知増幅器の出力に従ってデータパッドを駆動する
出力ドライバ回路と、 第１電源パッドに供給される第１電源電圧を前記行デコ
ーダ回路、前記列デコーダ回路、前記感知増幅器、及び
前記スイッチ回路に伝達するための第１電源ラインと、 第２電源パッドに供給される第２電源電圧を前記出力ド
ライバ回路に伝達するための第２電源ラインと、 前記第１及び第２電源電圧のうちのいずれか一つを前記
メモリセルアレイに伝達するための第３電源ラインと、 ウェハバーンインテスト動作モードを知らせるテストイ
ネーブル信号に応答して前記第１電源ラインを前記第１
電源パッドと前記第２電源パッドのうちのいずれか一つ
に連結するためのスイッチ回路とを含むことを特徴とす
る半導体メモリ装置。 - 【請求項３４】 前記第３電源ラインは前記テストイネ
ーブル信号がアクティブである場合に、前記第２電源パ
ッドに連結され、前記テストイネーブル信号がアクティ
ブでない場合に、前記第１電源パッドに連結されること
を特徴とする請求項３３に記載の半導体メモリ装置。 - 【請求項３５】 前記ウェハバーンインテスト動作モー
ドの間、前記第２電源パッドに供給される前記第２電源
電圧は、前記第１電源パッドに供給される前記第１電源
電圧より高いことを特徴とする請求項３４に記載の半導
体メモリ装置。 - 【請求項３６】 前記貯蔵領域は複数のワードライン、
複数のビットライン、及び前記ワードラインと前記ビッ
トラインとの交差領域に各々配置される複数のメモリセ
ルを含み、前記メモリセル各々は６個のトランジスタを
有するＳＲＡＭセルで構成されることを特徴とする請求
項３３に記載の半導体メモリ装置。 - 【請求項３７】 正常な動作モードの間、前記第１電源
電圧は前記第２電源電圧と同一であることを特徴とする
請求項３４に記載の半導体メモリ装置。 - 【請求項３８】 前記ウェハバーンインテスト動作モー
ド時に供給される前記第１及び第２電源電圧は、正常な
動作モード時に前記メモリ装置に供給される前記第１及
び第２電源電圧より高いことを特徴とする請求項３４に
記載の半導体メモリ装置。 - 【請求項３９】 前記出力ドライバ回路は、 前記第２電源電圧が供給され、前記感知増幅器の出力信
号を反転させるインバーターと、 前記第２電源電圧を供給するための電源ラインと前記デ
ータパッドとの間に連結され、前記インバーターの出力
に従ってスイッチされるＰＭＯＳトランジスタと、 前記データパッドと接地電圧ラインとの間に連結され、
前記感知増幅器の出力信号の相補信号に従ってスイッチ
されるＮＭＯＳトランジスタとを含むことを特徴とする
請求項３３に記載の半導体メモリ装置。 - 【請求項４０】 情報を貯蔵するための貯蔵領域と、前
記貯蔵領域に情報を書き込み、前記貯蔵領域から情報を
読み出すための周辺回路領域と、前記周辺回路領域に連
結され、外部装置と接続するためのデータ入／出力領域
とを含む半導体メモリ装置をテストする方法において、 前記半導体メモリ装置をウェハバーンインテスト動作モ
ードにする段階と、 前記貯蔵領域に第１動作電圧を供給し、前記周辺回路領
域に前記第１動作電圧より低い第２動作電圧を供給して
前記貯蔵領域に情報を書き込む段階とを含むことを特徴
とする半導体メモリ装置のテスト方法。 - 【請求項４１】 前記ウェハバーンインテスト動作モー
ドの間、前記第１動作電圧は前記データ入／出力領域の
動作電圧に供給されることを特徴とする請求項４０に記
載の半導体メモリ装置のテスト方法。 - 【請求項４２】 前記貯蔵領域は各々が６個のトランジ
スタを有するＳＲＡＭセルで構成されることを特徴とす
る請求項４０に記載の半導体メモリ装置のテスト方法。 - 【請求項４３】 正常な動作モードの間、前記第１動作
電圧は前記第２動作電圧と同一であることを特徴とする
請求項４０に記載の半導体メモリ装置のテスト方法。 - 【請求項４４】 前記ウェハバーンインテスト動作モー
ド時に供給される第１、第２動作電圧は、正常な動作モ
ード時に前記メモリ装置に供給される動作電圧より高い
ことを特徴とする請求項４０に記載の半導体メモリ装置
のテスト方法。
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