KR19990042164A - 스태틱 랜덤 액세스 메모리 장치 - Google Patents
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Abstract
본 발명에 따른 스태틱 랜덤 액세스 메모리 장치는 적어도 한 쌍의 비트 라인들과; 적어도 하나의 워드 라인과; 상기 워드 라인에 접속된 2 개의 스위치 트랜지스터들, 2 개의 래치된 풀다운 트랜지스터들 및 2 개의 로드 소자들로 이루어진 적어도 하나의 메모리 셀과; 비트 라인 방향으로 신장하며, 상기 풀다운 트랜지스터의 소오스들이 연결된 제 1 전원 라인 및; 상기 제 1 전원 라인과 동일한 방향으로 신장하며, 상기 스위치 트랜지스터들 및 상기 풀다운 트랜지스터들의 벌크가 연결된 제 2 전원 라인을 포함한다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로서, 구체적으로는 스트레스 기능을 갖는 메모리 셀을 구비한 스태틱 랜덤 액세스 메모리 장치에 관한 것이다.
스태틱 랜덤 액세스 메모리 (Static Random Access Memory : SRAM)은 일예로서 두 개의 인버터 플립-플롭형으로 구성되어 있다. 이러한 메모리 셀은 반복되는 일련의 어레이 구조를 가지고 있다. 셀의 집적도가 높아질수록 약한 셀에 대한 신뢰도의 중요성도 함께 대두되어 제품의 생산성에 있어 큰 영향을 미치고 있다.
정상적인 동작에서 외부 전원 (external power supply)와 접지 전위 (ground potential)이 인가되어 칩 전체에 영향을 주기 때문에 집적된 메모리 셀에만 인위적으로 "스트레스"를 줄 수 없었다. 일반적으로 미세한 공정이 이루어지는 셀 영역이 칩의 안정성에 매우 중요한 영향을 미치며 또한 매우 민감하기 때문에 셀의 안정성 및 신뢰성을 테스트하는 방법이 필요하게 되었다.
도 1은 종래 기술에 따른 SRAM 셀을 보여주는 회로도이다. 도 1에 도시된 바와 같이, 종래의 SRAM 셀은 공통의 전원 전압 (VCC)과 접지 전위 (GND)를 가지고 있다. 종래의 어레이 구성에 있어서, 주변 영역과 메모리 셀 어레이 영역은 동일한 전원 전압과 접지 전위를 제공받는다.
그로 인해서, 적절한 동작 영역에서는 페일이 일어나지 않으나 불규칙적인 스트레스 상태에서 약한 셀은 기능성 페일 (Functional Fail)을 유발하게 된다. 일반적으로, 제품의 신뢰성을 테스트하기 위해서 칩에 인위적으로 스트레스를 주게 된다. 이때, 초기에 강한 스트레스를 주어 약한 셀을 스크린하는 것은 제품의 수명 (Life Time)을 결정하는데 매우 중요하다.
따라서 본 발명의 목적은 외부에서 인위적으로 메모리 셀에 강한 스트레스를 가할 수 있는 스태틱 랜덤 액세스 메모리 장치를 제공하는 것이다.
도 1은 종래 기술에 따른 SRAM 장치의 메모리 셀을 보여주는 회로도;
도 2는 본 발명의 바람직한 실시예에 따른 SRAM 장치의 메모리 셀을 보여주는 회로도;
도 3은 본 발명에 따른 메모리 셀의 웰 구조를 보여주는 단면도,
*도면의 주요 부분에 대한 부호 설명
M1-M6, M10, M12, M14, M16, M18, M20 : 트랜지스터
WL : 워드 라인 BL, BLB : 비트 라인
(구성)
상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 적어도 하나의 메모리 셀, 적어도 한 쌍의 비트 라인들 및 적어도 하나의 워드 라인을 가지는 스태틱 랜덤 액세스 메모리 장치에 있어서: 상기 메모리 셀은 상기 워드 라인에 접속된 2 개의 스위치 트랜지스터들, 2 개의 래치된 풀다운 트랜지스터들 및 2 개의 로드 소자들로 이루어지며; 상기 풀다운 트랜지스터들의 소오스들은 제 1 전압을 가지는 제 1 전원 라인에 연결되고 그리고 상기 스위치 트랜지스터들 및 상기 풀다운 트랜지스터들의 벌크는 제 2 전압을 가지는 제 2 전원 라인에 연결되며; 상기 풀다운 트랜지스터들은 기판과 분리된 포켓-웰에 형성되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 1 및 제 2 전압들은 서로 다른 전압 레벨들을 가지는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 1 전압은 주변 회로에 제공되는 접지 전원의 레벨과 동일한 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 2 전압은 신뢰성 테스트 모드시 외부 전압을 인가할 수 있고, 정상적인 동작 동안에 상기 제 1 전압과 동일한 레벨을 가지는 것을 특징으로 한다.
본 발명의 다른 특징에 의하면, 적어도 한 쌍의 비트 라인들과; 적어도 하나의 워드 라인과; 상기 워드 라인에 접속된 2 개의 스위치 트랜지스터들, 2 개의 래치된 풀다운 트랜지스터들 및 2 개의 로드 소자들로 이루어진 적어도 하나의 메모리 셀과; 비트 라인 방향으로 신장하며, 상기 풀다운 트랜지스터의 소오스들이 연결된 제 1 전원 라인 및; 상기 제 1 전원 라인과 동일한 방향으로 신장하며, 상기 스위치 트랜지스터들 및 상기 풀다운 트랜지스터들의 벌크가 연결된 제 2 전원 라인을 포함하며; 상기 제 1 및 제 2 전원 라인들은 서로 다른 레벨의 제 1 및 제 2 전압들이 인가되며; 상기 메모리 셀은 기판과 분리된 포켓 웰에 형성된다.
이 실시예에 있어서, 상기 제 1 전압은 주변 회로에 제공되는 접지 전원의 레벨과 동일한 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 2 전압은 신뢰성 테스트 모드시 외부 전압을 인가할 수 있고, 정상적인 동작 동안에 상기 제 1 전압과 동일한 레벨을 가지는 것을 특징으로한다.
(작용)
이와같은 장치에 의해서, 메모리 셀의 풀다운 트랜지스터들의 소오스와 기판을 분리하여서 셀에 인위적으로 강한 스트레스를 주어 셀 노드에 많은 전류를 흐르게 할 수 있다.
이하 본 발명의 실시예에 따른 참조도면 도 2 및 도 3에 의거하여 상세히 설명한다.
다음의 설명에서는 본 발명의 보다 철저한 이해를 제공하기 위해 특정한 상세들이 예를들어 한정되고 자세하게 설명된다. 그러나, 당해 기술분야에 통상의 지식을 가진 자들에게 있어서는 본 발명이 이러한 상세한 항목들이 없이도 상기한 설명에 의해서만 실시될 수 있을 것이다.
도 2는 본 발명의 바람직한 실시예에 따른 SRAM 장치의 메모리 셀을 보여주는 회로도이고, 그리고 도 3은 본 발명에 따른 메모리 셀의 웰 구조를 보여주는 단면도이다.
도 2를 참조하면, SRAM 셀은 2 개의 스위치 트랜지스터들 (M10) 및 (M12), 2 개의 풀다운 트랜지스터들 (M16) 및 (M20), 그리고 2 개의 풀업 트랜지스터들 (M14) 및 (M18)로 이루어져 있다. 스위치 트랜지스터들 (M10) 및 (M12)의 게이트들은 워드 라인 (WL)에 연결되고, 그것의 전류 통로들은 노드들 (N1) 및 (N2)와 대응하는 비트 라인들 (BL) 및 (BLB) 사이에 각각 형성되어 있다. 트랜지스터들 (M14) 및 (M16)의 전류 통로들은 전원 전압 (VCC)와 접지 전위 (GND) 사이에 직렬로 순차적으로 형성되며, 그것의 게이트들은 노드 (N2)에 공통으로 연결되어서 하나의 인버터로서 작용한다.
트랜지스터들 (M18) 및 (M20)의 전류 통로들은 전원 전압 (VCC)와 접지 전위 (GND) 사이에 직렬로 순차적으로 형성되며, 그것의 게이트들은 노드 (N1)에 공통으로 연결되어서 하나의 인버터로서 작용한다. 여기서, 상기 트랜지스터들 (M10), (M12), (M16) 및 (M20)의 벌크는 상기 접지 전위 (GND)와 다른 전원 라인을 통해서 외부적으로 조절 가능한 전원 (TGND)이 인가된다. 이에 대한 관련된 동작은 이후 상세히 설명된다.
본 발명은 많은 메모리 셀들에 인위의 "스트레스"를 가하여 약한 메모리 셀을 패키지 이전에 스크린할 수 있도록 그라운드 전위를 분리 제공한다. 먼저, 메모리 칩 전체를 보면 셀 부분과 주변 부분으로 나누는데 이 두 부분은 대개의 경우 그 전원 전압 (VCC)와 접지 전위 (GND), 그리고 반도체 기판을 공유하고 있다. 그러나 본 발명에서는 셀 영역에만 임의의 "스트레스"를 주기 위해 셀 영역의 접지를 제 1 전원 접지 (GND)와 제 2 전원 접지 (TGND)로 분리하였다. 따라서 본 발명은 셀에서 NMOS 트랜지스터들 (M16) 및 (M20)의 소오스들과 기판을 분리하여 셀에 인위적으로 스트레스를 주어 셀 노드에 많은 전류를 흐르게 할 수 있는 메모리 셀을 구현하였다.
본 발명은 그러한 스트레스를 주기 위해서 셀의 NMOS 트랜지스터 영역, 즉 스위치 트랜지스터들 (M10) 및 (M12)와 풀다운 트랜지스터들 (M16) 및 (M2)의 반도체 기판 (P-SUB)을 분리하여 패드 본딩한다. 여기서, 도 2에 도시된 바와 같이, 풀다운 트랜지스터들 (M16) 및 (M20)의 소오스는 외부 접지인 제 1 전원 접지 (GND)로, NMOS 트랜지스터들의 기판은 N-웰에 의해서 분리되어서 제 2 전원 접지로 한다.
도 3에 도시된 바와 같이, 메모리 셀의 NMOS 트랜지스터 영역의 기판 부분에 음의 전압을 인가하게 되면 외부의 전원 전압에 관계없이 셀 노드 대 반도체 기판 간의 전위차로 인해 셀 노드 대 반도체 기판의 누설 전류가 증가하게 된다. 이러한 원리로 셀 노드에 임의의 스트레스를 줄 수 있다. 본 발명에 따른 회로 구성에 의하면 다음과 같은 효과를 얻을 수 있다.
SRAM의 셀 노드 하이 레벨은 "VCC-Vtn"이다. 이것은 비트 라인 전압에서 스위치 트랜지스터 (M10)/(M12)의 드레솔드 전압 (threshold voltage : Vth)을 뺀 값으로 셀 노드에는 Vcc가 인가되지 않는다. 만약 비트 라인 전압이 라인 로드 (Line Load)에 의해 Vcc보다 더 낮아지게 된다면 셀 노드 의 하이 레벨은 더 낮게 인가될 것이다. 이것은 외부 전원 전압의 한계로 아무리 외부 전원 전압을 높여도 셀 노드에는 외부 전원 전압보다 낮게 되어 셀에는 주변 영역에 비해서 그 스트레스가 감소된다. 본 발명은 셀의 NMOS 트랜지스터들이 형성되는 영역과 반도체 기판을 분리하여 음의 전압을 인가함으로 셀 노드에 외부 전원 전압과 같게 혹은 더 높게 인가한 효과를 볼 수 있다.
그리고, 셀 노드에 번-인 (Burn-in)과 같은 효과를 줄 수 있다. 만일 셀 노드 대 반도체 기판의 누설 전류가 동작 전압에서는 보통과 같으나 번-인 전압과 같은 고전압에서 급격히 증가하는 특성을 갖는데 주변 회로의 동작 때문에 어느 정도 이상의 고전압을 인가 할 수 없는 조건에서 본 발명은 주변 회로에 영향을 주지 않고 셀 노드에만 외부 번-인 전압 이상으로 가해 약한 셀을 스크린할 수 있다.
마지막으로, 저 전원 전압에서의 약한 셀을 스트린하는 테스트 방법으로 데이터 보유 모드 (Data Retention Mode)와 같은 주변 회로의 전원 전압이 동작할 수 있는 저 전원 전압일 때 임의로 셀 기판에 음의 전압을 인가하여 저 전원 전압에서의 셀 노드의 하이 레벨의 상태 불안으로 야기되는 데이터 플립에 의한 페일을 유발할 수 있다. 위와 같은 이유로 초기 웨이퍼 상태에서 접지 전위를 분리함으로써 약한 메모리 셀을 스크린하여서 제품의 수명 (Life Time) 조정과 수율 및 생산성을 향상시킬 수 있다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상기한 바와같이, 외부적으로 메모리 셀에 강한 스트레스를 줄 수 있도록 접지 전위를 분리함으로써 미리 약한 메모리 셀을 웨이퍼 상태에서 추출할 수 있고, 그 결과 반도체 메모리 장치의 신뢰성 및 수율을 향상시킬 수 있다.
Claims (7)
- 적어도 하나의 메모리 셀, 적어도 한 쌍의 비트 라인들 및 적어도 하나의 워드 라인을 가지는 스태틱 랜덤 액세스 메모리 장치에 있어서:상기 메모리 셀은 상기 워드 라인에 접속된 2 개의 스위치 트랜지스터들, 2 개의 래치된 풀다운 트랜지스터들 및 2 개의 로드 소자들로 이루어지며;상기 풀다운 트랜지스터들의 소오스들은 제 1 전압을 가지는 제 1 전원 라인에 연결되고 그리고 상기 스위치 트랜지스터들 및 상기 풀다운 트랜지스터들의 벌크는 제 2 전압을 가지는 제 2 전원 라인에 연결되며; 상기 풀다운 트랜지스터들은 기판과 분리된 포켓-웰에 형성되는 것을 특징으로 하는 스태틱 랜덤 액세스 메모리 장치.
- 제 1 항에 있어서,상기 제 1 및 제 2 전압들은 서로 다른 전압 레벨들을 가지는 것을 특징으로 하는 스태틱 랜덤 액세스 메모리 장치.
- 제 2 항에 있어서,상기 제 1 전압은 주변 회로에 제공되는 접지 전원의 레벨과 동일한 것을 특징으로 하는 스태틱 랜덤 액세스 메모리 장치.
- 제 2 항에 있어서,상기 제 2 전압은 신뢰성 테스트 모드시 외부 전압을 인가할 수 있고, 정상적인 동작 동안에 상기 제 1 전압과 동일한 레벨을 가지는 것을 특징으로 하는 스태틱 랜덤 액세스 메모리 장치.
- 적어도 한 쌍의 비트 라인들과;적어도 하나의 워드 라인과;상기 워드 라인에 접속된 2 개의 스위치 트랜지스터들, 2 개의 래치된 풀다운 트랜지스터들 및 2 개의 로드 소자들로 이루어진 적어도 하나의 메모리 셀과;비트 라인 방향으로 신장하며, 상기 풀다운 트랜지스터의 소오스들이 연결된 제 1 전원 라인 및;상기 제 1 전원 라인과 동일한 방향으로 신장하며, 상기 스위치 트랜지스터들 및 상기 풀다운 트랜지스터들의 벌크가 연결된 제 2 전원 라인을 포함하며;상기 제 1 및 제 2 전원 라인들은 서로 다른 레벨의 제 1 및 제 2 전압들이 인가되며; 상기 메모리 셀은 기판과 분리된 포켓 웰에 형성되는 스태틱 랜덤 액세스 메모리 장치.
- 제 5 항에 있어서,상기 제 1 전압은 주변 회로에 제공되는 접지 전원의 레벨과 동일한 것을 특징으로 하는 스태틱 랜덤 액세스 메모리 장치.
- 제 5 항에 있어서,상기 제 2 전압은 신뢰성 테스트 모드시 외부 전압을 인가할 수 있고, 정상적인 동작 동안에 상기 제 1 전압과 동일한 레벨을 가지는 것을 특징으로 하는 스태틱 랜덤 액세스 메모리 장치.
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|---|---|---|---|
| KR1019970062886A KR19990042164A (ko) | 1997-11-25 | 1997-11-25 | 스태틱 랜덤 액세스 메모리 장치 |
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|---|---|---|---|
| KR1019970062886A KR19990042164A (ko) | 1997-11-25 | 1997-11-25 | 스태틱 랜덤 액세스 메모리 장치 |
Publications (1)
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|---|---|
| KR19990042164A true KR19990042164A (ko) | 1999-06-15 |
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| KR1019970062886A KR19990042164A (ko) | 1997-11-25 | 1997-11-25 | 스태틱 랜덤 액세스 메모리 장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19990042164A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100463722B1 (ko) * | 1997-12-10 | 2005-04-06 | 삼성전자주식회사 | 스태틱 랜덤 액세스 메모리 장치 |
-
1997
- 1997-11-25 KR KR1019970062886A patent/KR19990042164A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100463722B1 (ko) * | 1997-12-10 | 2005-04-06 | 삼성전자주식회사 | 스태틱 랜덤 액세스 메모리 장치 |
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