JPH033515A - 積分器回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、サンプリングされた電流の形態の入力信号を
積分する積分回路であって、入力信号を受信する入力手
段及び出力信号を発生させる出力手段を有すると共に、
第１及び第２の電流メモリセルと、第１電流メモリセル
を第２電流メモリセルの入力部に接続する手段と、第２
電流メモリセルの第１出力部を第１電流メモリセルの入
力部に接続する手段と、積分器の入力手段を第１及び／
又は第２の電流メモリセルの入力部に接続する手段と、
第２の電流メモリの第２出力部を積分器の出力部に接続
する手段とを具え、第１の電流メモリセルを、各サンプ
リング周期の第１の部分中において次のサンプリング周
期の第２の部分中にその出力部に供給される電流と関連
する電流をその出力部で発生させるように配置し、第２
の電流メモリを、各サンプリング周期の第２の部分中に
おいてそのサンプリング周期の第１の部分中にその出力
部に供給される電流と関連する電流をその出力部で発生
させるように配置した積分器回路に関するものである。

（従来の技術） 上述した型式の積分回路は本願人が出願した英国特許出
願第７２１７５８号、第８７２１７５９号、第８７２９
９８７号、第８８１５６６８号、第８８２８６６６、１
号、及び第８８２８６６７、９号に開示されている。さ
らに、この積分回路は１９８９年２月１７日に発行され
た雑誌インステニージョン　オブ　ニレクリカル　エン
ジニアズ（Ｉｎｓｔｉｔｕｔｉｏｎ　ｏｆ　Ｅｌｅｃｔ
ｒｉｃａｌ　Ｅｎｇｉｎｅｅｒｓ）に記載されているジ
ュー。ビイ−、ヒユーズ（Ｊ、　Ｂ、　Ｈｕｇｈｅｓ）
。

エフ。シー、バード（Ｎ、　Ｃ，Ｂｉｒｄ）及びアイ、
ジ−マクベス（１，Ｃ，Ｍａｃｂｅｔｈ）による文献“
スイッチド　カーレンツ　ア　ニュー　チクニークツオ
ーアナログ　サンプルド　データ　シグナル　プロセシ
ング（Ｓｗｉｔｃｈｅｄ　Ｃｕｒｒｅｎｔｓ　Ａ　Ｎｕ
ｗ　Ｔｅｃｈｎｉｑｕｅｆｏｒ　Ａｎａｌｏｇｕｅ　Ｓ
ａｍｐｌｅｄ　Ｄａｔａ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓ
ｓｉｎｇ）”にも開示されている。この積分回路は、多
数のモジュールのうちの１個の回路であり、これらモジ
ュールは切換電流技術と称せられている技術を利用する
回路を利用するために考案され、この技術を用いる回路
は“切換電流回路”と呼ばれており、以後の説明におい
てその名称を用いることにする。

上記特許出願及び文献に開示されているように、切換電
流回路は、切換コンデンサ回路のような他のサンプリン
グデータ処理回路より秀れた利点を有しており、切換コ
ンデンサの設計に用いられる多数の数学的技術を利用す
ることができる。

（発明が解決しようとする課題） 時間連続したアクティブＲ，Ｃ，フィルタ及び切換コン
デンサ　フィルタを設計する場合、無損失、４乗ベキ級
数はしご段フィルタ回路においてフィード　フォワード
技術がしばしば必要になる。このフィード　フォワード
は、アクティブＲ，Ｃ，フィルタ及び非切換コンデンサ
を利用できる切換コンデンサフィルタにおいては容易に
達成できる。

しかしながら、切換電流回路においては、正確に規定さ
れた線形コンデンサを設けることができず、容量性フィ
ードフォワード手段を設けることができない。

従って、本発明の目的は、切換電流回路において積分器
を通る信号のフィード　フォワードを発生させることが
できるように構成することにある。

（発明の概要） 本発明による積分回路は、冒頭部で述べた型式の積分器
回路において、別の入力信号を受信する別の入力端子を
さらに具え、この別の入力端子を、少なくとも各サンプ
リング周期の第２部分中において第１の電流メモリセル
の入力部に結合すると共に少なくとも各サンプリング周
期の第１部分中において第２電流メモリの入力部に結合
するように構成したことを特徴とする。

このように構成することにより、フィード　フォワード
手段を切換電流積分器に組み込むことができ、この結果
切換電流技術を利用する無損失の４乗ベキ級数はしご段
フィルタ回路を実現することができる。従って、ＲＣ兼
切換コンザンサ回路構成から切換回路構成に直接マツピ
ングすることができる。

上記側の入力端子は、各サンプリング周期の第２部分中
だけ閉成する第１のスイッチを介して第１の電流メモリ
に結合すると共に、各サンプリング周期の第１部分中だ
け閉成する第２のスイッチを介して第２の電流メモリに
結合し、前記第１及び第２の部分を互いに重り合わない
ように構成することができる。

このように構成することにより、単一のフィード　フォ
ワード電流入力を発生させることができると共に、フィ
ード　フォワード入力手段に２個の等しい電流を供給す
る必要性がなくなる。電流は、積分器が作動する時だけ
積分器の必要な部分に供給される。

前記第１及び／又は第２の電流メモリセルは、電界効果
トランジスタに接続されているダイオードを具える入力
枝路及び第２の電界効果トランジスタを具える出力枝路
を有する電流ミラー回路と、前記ダイオードのゲート電
極と第２電界効果トランジスタとを接続するスイッチン
グ手段と、前記スイッチング手段が開放したとき第２電
界効果トランジスタを流れる電流を維持する第２電界効
果トランジスタと関連する電圧記憶手段とを具えること
ができる。

このように構成することにより、電流を蓄積する適切な
手段を設けることができ、はぼサンプリング周期全体に
亘って出力電流を発生させることができると共にトラン
ジスタのチャネル幅／長比を適切に選択することにより
出力電流が入力電流に対して所望の関係を有することが
できる利点が達成される。別の形態のメモリセルの場合
、入力電流を測定すると共に出力電流を発生させる単一
のトランジスタを用いる。この構成は、装置の不整合を
除去できる。しかし、勿論、入力電流及び出力電流が等
しくなく且つ入力電流がサンプリンされている間に出力
電流が発生しない場合には、このような構成を用いるこ
とはできない。

上記入力手段は第１及び第２の入力端子を具えることが
でき、第１の入力端子を第１電流メモリセルの第１入力
部に接続し、第２入力端子を各サンプリング周期の第１
部分中にだけ閉成するスイッチング手段を介して第２の
電流メモリの入力部に接続することができる。

このように構成することにより、付加的なフィード　フ
ォワード入力を有するパイリニア積分器を提供すること
ができる。

積分器は、第１電流メモリセルの入力部にバイアス電流
を供給する第１の電流源と、前記第２電流メモリセ／）
の第１出力と第２出カとを減算する適切に縮小又は拡大
されたバイアス電流を供給する第２電流源とを具えるこ
とができる。

このように構成することにより、２方向性入力電流を処
理することができ、電流メモリセルの入力ダイオードが
反転バイアスされるのが回避される。従って、この積分
器は２方向性入力電流を受信し処理することができると
共に、２方向性出カ電流を発生することができる。この
結果、積分器は信号処理装置内の自己保持モジュールと
なり、バイアス電流がモジュール間を通過する必要がな
（なる。

以下図面に基き本発明の詳細な説明する。

（実施例） 第１図は信号フィード　フォワード接続を有する既知の
時間連続積分器の構成を示す。この積分器は第１の入力
部を具え、この入力部を抵抗Ｒを介して増幅器Ａの反転
入力部に接続する。第２の入力部２もコンデンサＣＩを
介して増幅！Ａの反転入力部に接続し、コンデンサＣＯ
を増幅器Ａの出力部と反転入力部との間に接続する。増
幅器Ａの出力部を出力端子３に接続し、一方その非反転
入力部を接地する。当業者にとって周知のように、第１
図の回路構成によって生ずる出力電圧は次式で与えられ
る。

ここで、■。は端子３における出力電圧であり、Ｖｔ（
Ｓ）は第１の入力端子ｌの入力電圧であり、Ｖ２（Ｓ）
は入力端子２における入力電圧である。（１）式の第１
項は入力電圧■１の理想積分に対応し、第２項は入力電
圧ｖ２のフィードフォワードに対応する。このフィード
フォワードは、電圧ｖ２をＣ１／ＣＯ倍すると共に信号
反転することにより達成される。

第２図は既知のコンデンサ切換回路の構成を示し、この
回路は第１図に示す回路と同一の機能を達成する。第２
図の回路は第１図の抵抗ＲをコンデンサＣ２と４個のス
イッチ３１〜Ｓ４とによって置換したものである。各サ
ンプリング周期の第１の位相φｌの間スイッチＳ１と８
３は閉成し、各サンプリング周期の第２の非重畳位相φ
２の間はスイッチＳ２と３４を閉成する。当業者に周知
このように、第２の回路構成によって発生する出力電圧
は次式で与えられる。

（２）式の第１項は入力電圧■１の理想積分に対応し、
第２項は入力電圧■２のフィードフォワードに対応する
。このフィードフォワードは、電圧ｖ２をＣ１／Ｃ０倍
すると共に信号反転することにより達成される。

この回路構成を損失のない４乗べき級数はしご段フィル
タとして用い、信号伝達特性において信号伝送“０”を
発生させる。この点については、アール、グレゴリアン
（Ｒ，Ｇｒｅｇｒｉａｎ）及びジー、チーメス（Ｇ、Ｔ
ｅｍｅｓ）による参考書“アナログ　モス　インチダレ
テッド　サーキイッッ　フォー　シグナル　プロセシン
グ（Ａｎａｌｏｇ　　ＭＯＳ　　Ｉｎｔｅｇｒａｔｅｄ
Ｃｉｒｃｕｉｔｓ　　ｆｏｒ　　ＳｉｇｎａｌＰｒｏｃ
ｅｓｓｉｎｇ）″を参照されたい。

第３図は切換電流積分器において信号フィードフォワー
ド機能を実行する回路構成を示す。この回路は第１の入
力端子３Ｉを有し、この第１入力端子をｎチャネル電界
効果トランジスタＴ３２のドレイン電極並びにＰチャネ
ル電界効果トランジスタＴ３３のドレイン及びゲート電
極に接続する。電流源３４を正の給電線３５とｎチャネ
ル電界効果トランジスタＴ３１のドレイン電極及びゲー
ト電極との間に接続し、ｎチャネル電界効果トランジス
タＴ３１のソース電極を負の給電線３６に接続する。ト
ランジスタＴ３１のゲート電極をスイッチＳ３１を経て
トランジスタＴ３２のゲート電極に接続する。トランジ
スタＴ３３のゲート電極をスイッチＳ３２を介して２個
の別のＰチャネル電界効果トランジスタＴ３４及びＴａ
２のゲート電極に接続する。トランジスタＴ３３　、　
Ｔａ２及びＴａ２のソース電極は正の給電線３５に接続
する。コンデンサＣ３１をトランジスタＴ３２のゲート
電極と負の給電線３５との間に接続し、コンデンサＣ３
２をトランジスタＴ３４のゲート電極と正の給電線３５
との間に接続する。実際には、コンデンサＣ３１及びＣ
３２は、別個の素子ではなくトランジスタＴ３２及びＴ
ａ２のゲートーソース間容量で構成することができる。

トランジスタＴ３４のドレイン電極をトランジスタＴ３
１のドレイン電極及び別のｎチャネル電界効果トランジ
スタＴ３６のドレイン電極に接続し、トランジスタＴ３
５のドレイン電極を出力端子３３及びｎチャネル電界効
果トランジスタＴ３７のドレイン電極に接続する。電流
源３７を正の給電線３５とｎチャネル電界効果トランジ
スタＴ３８のゲート電極及びドレイン電極との間に接続
する。トランジスタ７３８のゲート電極をトランジスタ
Ｔ３６及びＴａ２のゲート電極にそれぞれ接続し、トラ
ンジスタＴ３２゜Ｔａ２　、　Ｔａ２及びＴａ２のソー
ス電極を負の給電線３６に接続する。別の入力端子３２
をスイッチＳ３３を介してトランジスタＴ３３及びＴａ
２のドレイン電極にそれぞれ接続すると共に、スイッチ
Ｓ３４を介してトランジスタＴ３１のドレイン電極にも
接続する。

第３図において、トランジスタＴ３１及びＴａ２゜スイ
ッチ３３１及びコンデンサＣ３１は第１の電流メモリセ
ルを構成する。入力端子３１は積分器の入力段を構成し
、この入力段に積分すべき電流ｉを供給する。入力端子
３２は別の入力部を構成し、この入力部にフォワードす
べき信号１２・Ｂ／Ａを供給する。第２の電流メモリセ
ルはトランジスタＴ３３゜Ｔａ２及びＴａ２．スイッチ
Ｓ３２及びコンデンサＣ３２で構成する。第２電流メモ
リセルの第１出力はトランジスタＴ３４のドレイン電極
から取り出され、このトランジスタは理想積分とした場
合トランジスタＴ３３のゲート幅／長比と同一のゲート
幅／長比を有している。損失性積分器が必要な場合、ト
ランジスタＴ３４のゲート幅／長比を適切に選択してト
ランジスタＴ３４のドレイン電極で発生する電流をトラ
ンジスタＴ３３に供給される電流の所望の分数となるよ
うに設定する。第２の電流メモリセルの第２の出力はト
ランジスタＴ３５のドレイン電極から取り出され、この
トランジスタのゲート幅／長比を適切に選択して所望の
利得率を与える。

トランジスタ７３６　、　Ｔａ２及びＴａ２は電流ミラ
ー回路を構成する。この電流ミラー回路は第２電流メモ
リセルの第１出力及び第２出力からの適切なバイアス電
流を減算するように構成され、この結果信号電流だけが
積分器の出力端子３３及び第１電流メモリセルの入力部
に供給される。

動作中、第１入力端子３Ｉに電流１□が供給され、第２
入力端子３２に電流ｉ２Ｂ／Ａが供給され、出力端子３
３に出力電流１０が発生するものとする。また、電流源
３４及び３７は電流ｊをそれぞれ発生し、入力電流は、
電流ミラー回路及び電流メモリセル回路の入力ダイオー
ドを反転バイアスすることなく２方向性を有することが
できるものとする。さらに、電流ミラー回路と電流メモ
リ回路とによって生ずる電流比は第３図に示すものとす
ると共に、スイッチＳ３２及びＳ３３は各サンプリング
周期の第１位相φｌ中に閉成しスイッチＳ３１及びＳ３
４は各サン４プリング周期の第２の非オーバラップ位相
φ２中において閉成するものとする。従って、サンプリ
ング周期ｎ−１の第２位相φ２において、次式が成立す
る。

ここで１２はトランジスタＴ３２で発生する電流である
。

サンプリング周期ｎの第１位相φ１において、トランジ
スタＴ３４で発生する電流は次式で与えられる。

Ｉａ＝Ｉｚ　　　　１ｔ（ｎ）　　１ｔ（ｎ）また、１
０（ｎ）＝　（Ｉ３−　ｊ）Ａ＝　ｊｏ（ｎ−１）−Ａ
ｉ＋　（ｎ）−Ｂ（ｉ２（ｎ）−ｉｔ（ｎ−１ン　）Ｚ
領域について変換すると、 １ｏ（ｚ）　（１−ｚ−’）＝−Ａｉ＋（ｚ）−Ｂｉｚ
（ｚ）（１−ｚ−’）ｊｏ（ｚ）　＝　　　　Ｌ（ｚ）
−Ｂｉ２（ｚ）　　　　−−−−−（３）１−Ｚ−’ （３）式は（２）式と正確に対応し、従って（３）式の
第１項は入力電流ｉｌの理想積分に対応し、第２項は入
力電流１２のフィードフォワードに対する。このフィー
ドフォワード電流１２に因子Ｂを乗算すると共に信号反
転することにより達成される。当業者にとって明らかな
ように、第３図に示す積分器はパックワード　オイラ積
分器である。

第４図に示す回路構成は、入力端子に供給される入力電
流１１とフォワード　オイラ理想積分器の出力端子３３
から取り出される出力電流との間の伝達関数を与える。

この回路構成は第３図に示す回路構成と以下の点におい
て相違する。すなわち、入力端子３１は、トランジスタ
Ｔ３２及びＴａ２のドレイン電極に接続される代りに、
電流源３４及びトランジスタＴ３１のドレイン電極に接
続されている。

第３図の回路に関する仮定と同様な仮定を適用すれば、
同様な解析を行なうことができる。サンプリング周期ｎ
−１の第２位相φ２中において、トランジスタＴ３２で
発生する電流１□は以下の式で規定される。

サンプリング周期ｎの第１位相φ１中において、トラン
ジスタＴ３４で発生する電流Ｉ３は以下の式で規定され
る。

１．＝１□−１２（ｎ） また、１ｏ（ｎ）　＝　（Ｉ３−Ｊ）　Ａ八 ＝　１ｏ（ｎ−１）＋Ａｉｉ　（ｎ−１）−Ｂ（ｉｚ（
ｎ）−ｉｔ（ｎ−１）上式の第１項はフォワード　オイ
ラ理想積積分器の伝達関数に対応し、第２項は入力端子
３２に供給される入力電流を８倍し反転したフィードフ
ォワードに対応する。

第５図は入力端子３２からのフィードフォワードと共に
理想パイリニア積分機能を実行する回路構成を示す。第
４図に示す回路構成と第５図に示す回路構成との間の差
異は、別の入力端子３８を付加したことである。この入
力端子３８は別のスイッチＳ３５を介してトランジスタ
Ｔ３２及びＴａ２のドレイン電極に接続する。

この回路構成の動作は、第１位相φ１において３３５が
閉成し、入力端子３８に電流ｉが供給され、入力端子３
１には電流＝１１が供給されるものとして解析できる。

サンプリング周期ｎ−１の第２位相において、トランジ
スタＴ３２で発生する電流Ｉ２は以下の式で規定される
。

サンプリング周期ｎの第１位相において、トランジスタ
Ｔ３４で発生する電流Ｉ３は次式で規定される。

工。＝Ｉｚ　　ｘ＋（ｎ）　− １ｚ（ｎ） また、１ｏ（ｎ）＝Ａ（Ｉｓ　　ｉ） ＝Ａ（−ｉｔ（ｎ−１）＋　−１２（ｎ−１）＋（ｎ＋
１）−ｉ、（ｎ）　−−ｉ、（ｎ）　） 上式において、第１項は理想パイリニア積分器伝達関数
に対応し、第２項は入力端子３２に供給される入力電流
１２に因子Ｂを乗算し反転させたフィ−ドフォワードに
対応する。

本発明は上述した実施例だけに限定されず種々の変形が
可能である。例えば、２個の電流１２が入力する場合、
入力端子３２を分割することによりスイッチＳ３３及び
Ｓ３４を削除することができる。２個の電流は、例えば
入力電流１２を発生する回路段の電流ミラー回路の多重
出力部から取り出すことができる。この技術は後述する
本願人の関連出願の１個又はそれ以上に開示した積分器
の特異的変形例に適用でき、信号電流を導通させる単一
極性装置を用いる例にも適用することができる。また、
電流移送を利用する積分器も同様に本発明に適用するこ
とができる。積分器の設計において、他の型式の電流メ
モリセルを用いることもでき、例えば本願人による英国
特許出願第８８１６０７２号の第７図〜第９図に示され
る電流メモリセルを用いることができる。

上述した電流メモリセル及び電流ミラー回路は最も簡単
な基本形態のものとして開示した。一方、最良の性能を
必要とする場合には、多段形態のものを用いることがで
きる。すなわち、カスコード接続した電流ミラー回路や
電流メモリを用いることができ、縮退抵抗体（ｓｏｕｒ
ｃｅ　ｄｅｇｅｎｅｒａｔｉｏｎ　ｒｅｓ−ｉｓｔｏｒ
）を用いることももでき、ダイナミックな素子整合も利
用でき、さらに、電流移送器或は入力部において電流が
加算される電流移送型電流メモリセルを用いることもで
きる。これらの技術は本願人の関連英国出願第８７２１
７５８号、第８７２１７５９号第８７２９９８７号、第
８８１５６６８．２号、第８８２８６６６、１号、第８
８２８６６８．７号、第８８２８６６７、９号、第８９
０３７０５．５号、及び第８９０３７０４．８号に開示
されている。これら英国特許出願の内容は関連するもの
として本願発明に組み込まれる。

【図面の簡単な説明】

第１図はフィードフォワード入力を有する時間連続ＲＣ
アクティブ積分器の構成を示す回路図、第２図はフィー
ドフォワード入力を有する切換コンデンサ積分器の構成
を示す回路図、第３図は本発明による積分器の第１実施
例を示す回路図、 第４図は本発明による積分器の第２実施例を示す回路図
、 第５図は本発明による積分器の第３実施例を示す回路図
である。 ３１、３２・・・入力端子 ３３・・・出力端子 ｓ３１：　　Ｓ３２．　　Ｓ３３．　　Ｓ３４・・・ス
イッチＴ３１．　　Ｔａ２．　　Ｔａ２．　　Ｔａ２．
　　Ｔａ２．　　Ｔａ２．　　Ｔ３７．　　Ｔａ２・・
・トランジスタ ３５・・・正の給電線 ３６・・・負の給電線 ３４、３７・・・電流源 Ｃ３１・・・コンデンサ

Claims (5)

【特許請求の範囲】
1. １．サンプリングされた電流の形態の入力信号を積分す
   る積分回路であって、入力信号を受信する入力手段及び
   出力信号を発生させる出力手段を有すると共に、第１及
   び第２の電流メモリセルと、第１電流メモリセルを第２
   電流メモリセルの入力部に接続する手段と、第２電流メ
   モリセルの第１出力部を第１電流メモリセルの入力部に
   接続する手段と、積分器の入力手段を第１及び／又は第
   ２の電流メモリセルの入力部に接続する手段と、第２の
   電流メモリの第２出力部を積分器の出力部に接続する手
   段とを具え、第１の電流メモリセルを、各サンプリング
   周期の第１の部分中において次のサンプリング周期の第
   ２の部分中にその出力部に供給される電流と関連する電
   流をその出力部で発生させるように配置し、第２の電流
   メモリを、各サンプリング周期の第２の部分中において
   そのサンプリング周期の第１の部分中にその出力部に供
   給される電流と関連する電流をその出力部で発生させる
   ように配置した積分器回路において、別の入力信号を受
   信する別の入力端子をさらに具え、この別の入力端子を
   、少なくとも各サンプリング周期の第２部分中において
   第１の電流メモリセルの入力部に結合すると共に少なく
   とも各サンプリング周期の第１部分中において第２電流
   メモリの入力部に結合するように構成したことを特徴と
   する積分器回路。
2. ２．前記別の入力端子を、各サンプリング周期の第２部
   分中だけ閉成する第１のスイッチを介して第１の電流メ
   モリに結合すると共に、各サンプリング周期の第１部分
   中だけ閉成する第２のスイッチを介して第２の電流メモ
   リに結合し、前記第１及び第２の部分を互いに重り合わ
   ないように構成したことを特徴とする請求項１に記載の
   積分器回路。
3. ３．前記第１及び／又は第２の電流メモリセルが、電界
   効果トランジスタに接続されているダイオードを具える
   入力枝路及び第２の電界効果トランジスタを具える出力
   枝路を有する電流ミラー回路と、前記ダイオードのゲー
   ト電極と第２電界効果トランジスタとを接続するスイッ
   チング手段と、前記スイッチング手段が開放したとき第
   ２電界効果トランジスタを流れる電流を維持する第２電
   界効果トランジスタと関連する電圧記憶手段とを具える
   ことを特徴とする請求項１又は２に記載の積分器回路。
4. ４．前記入力手段が第１及び第２の入力端子を具え、第
   １の入力端子を第１電流メモリセルの第１入力部に接続
   し、第２入力端子を各サンプリング周期の第１部分中に
   だけ閉成するスイッチング手段を介して第２の電流メモ
   リの入力部に接続したことを特徴とする請求項１から３
   までのいずれか１項に記載の積分器回路。
5. ５．前記第１電流メモリセルの入力部にバイアス電流を
   供給する第１の電流源と、前記第２電流メモリセルの第
   １出力と第２出力とを減算する適切に縮小又は拡大され
   たバイアス電流を供給する第２電流源とを具えることを
   特徴とする請求項１から４までのいずれか１項に記載の
   積分器回路。