JP3082090B2 - 積分器回路 - Google Patents
積分器回路Info
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- G11C27/024—Sample-and-hold arrangements using a capacitive memory element
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- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
- G06G7/18—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals
- G06G7/184—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals using capacitive elements
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、サンプリングされた電流の形態の入力信号
を積分する積分回路であって、入力信号を受信する入力
手段及び出力信号を発生させる出力手段を有すると共
に、第１及び第２の電流メモリセルと、第１電流メモリ
セルを第２電流メモリセルの入力部に接続する手段と、
第２電流メモリセルの第１出力部を第１電流メモリセル
の入力部に接続する手段と、積分器の入力手段を第１及
び／又は第２の電流メモリセルの入力部に接続する手段
と、第２の電流メモリの第２出力部を積分器の出力部に
接続する手段とを具え、第１の電流メモリセルを、各サ
ンプリング周期の第１の部分中において次のサンプリン
グ周期の第２の部分中にその出力部に供給される電流と
関連する電流をその出力部で発生させるように配置し、
第２の電流メモリを、各サンプリング周期の第２の部分
中においてそのサンプリング周期の第１の部分中にその
出力部に供給される電流と関連する電流をその出力部で
発生させるように配置した積分器回路に関するものであ
る。
を積分する積分回路であって、入力信号を受信する入力
手段及び出力信号を発生させる出力手段を有すると共
に、第１及び第２の電流メモリセルと、第１電流メモリ
セルを第２電流メモリセルの入力部に接続する手段と、
第２電流メモリセルの第１出力部を第１電流メモリセル
の入力部に接続する手段と、積分器の入力手段を第１及
び／又は第２の電流メモリセルの入力部に接続する手段
と、第２の電流メモリの第２出力部を積分器の出力部に
接続する手段とを具え、第１の電流メモリセルを、各サ
ンプリング周期の第１の部分中において次のサンプリン
グ周期の第２の部分中にその出力部に供給される電流と
関連する電流をその出力部で発生させるように配置し、
第２の電流メモリを、各サンプリング周期の第２の部分
中においてそのサンプリング周期の第１の部分中にその
出力部に供給される電流と関連する電流をその出力部で
発生させるように配置した積分器回路に関するものであ
る。
（従来の技術） 上述した型式の積分回路は本願人が出願した英国特許
出願第721758号、第8721759号、第8729987号、第881566
8号、第8828666.1号、及び第8828667.9号に開示されて
いる。さらに、この積分回路は1989年２月17日に発行さ
れた雑誌インステューション オブ エレクリカル エ
ンジニアズ（Institution of Electrical Engineers）
に記載されているジェー．ビィー．ヒューズ（J.B.Hugh
es）．エヌ．シー．バード（N.C.Bird）及びアイ．シ
ー．マクベス（I.C.Macbeth）による文献“スイッチド
カーレンツ ア ニュー テクニークフォーアナログ
サンプルド データ シグナル プロセシング（Swit
ched Currents A Nuw Technique for Analogue Sampled
Data Signal Processing）”にも開示されている。こ
の積分回路は、多数のモジュールのうちの１個の回路で
あり、これらモジュールは切換電流技術と称せられてい
る技術を利用する回路を利用するために考案され、この
技術を用いる回路は“切換電流回路”と呼ばれており、
以後の説明においてその名称を用いることにする。上記
特許出願及び文献に開示されているように、切換電流回
路は、切換コンデンサ回路のような他のサンプリングデ
ータ処理回路より秀れた利点を有しており、切換コンデ
ンサの設計に用いられる多数の数学的技術を利用するこ
とができる。
出願第721758号、第8721759号、第8729987号、第881566
8号、第8828666.1号、及び第8828667.9号に開示されて
いる。さらに、この積分回路は1989年２月17日に発行さ
れた雑誌インステューション オブ エレクリカル エ
ンジニアズ（Institution of Electrical Engineers）
に記載されているジェー．ビィー．ヒューズ（J.B.Hugh
es）．エヌ．シー．バード（N.C.Bird）及びアイ．シ
ー．マクベス（I.C.Macbeth）による文献“スイッチド
カーレンツ ア ニュー テクニークフォーアナログ
サンプルド データ シグナル プロセシング（Swit
ched Currents A Nuw Technique for Analogue Sampled
Data Signal Processing）”にも開示されている。こ
の積分回路は、多数のモジュールのうちの１個の回路で
あり、これらモジュールは切換電流技術と称せられてい
る技術を利用する回路を利用するために考案され、この
技術を用いる回路は“切換電流回路”と呼ばれており、
以後の説明においてその名称を用いることにする。上記
特許出願及び文献に開示されているように、切換電流回
路は、切換コンデンサ回路のような他のサンプリングデ
ータ処理回路より秀れた利点を有しており、切換コンデ
ンサの設計に用いられる多数の数学的技術を利用するこ
とができる。
（発明が解決しようとする課題） 時間連続したアクティブR.C.フィルタ及び切換コンデ
ンサ フィルタを設計する場合、無損失４乗ベキ級数は
しご段フィルタ回路においてフィード フォワード技術
がしばしば必要になる。このフィード フォワードは、
アクティブR.C.フィルタ及び非切換コンデンサを利用で
きる切換コンデンサフィルタにおいては容易に達成でき
る。しかしながら、切換電流回路においては、正確に規
定された線形コンデンサを設けることができず、容量性
フィードフォワード手段を設けることができない。
ンサ フィルタを設計する場合、無損失４乗ベキ級数は
しご段フィルタ回路においてフィード フォワード技術
がしばしば必要になる。このフィード フォワードは、
アクティブR.C.フィルタ及び非切換コンデンサを利用で
きる切換コンデンサフィルタにおいては容易に達成でき
る。しかしながら、切換電流回路においては、正確に規
定された線形コンデンサを設けることができず、容量性
フィードフォワード手段を設けることができない。
従って、本発明の目的は、切換電流回路において積分
器を通る信号のフィード フォワードを発生させること
ができるように構成することにある。
器を通る信号のフィード フォワードを発生させること
ができるように構成することにある。
（発明の概要） 本発明による積分回路は、冒頭部で述べた型式の積分
器回路において、別の入力信号を受信する別の入力端子
をさらに具え、この別の入力端子を、少なくとも各サン
プリング周期の第２部分中において第１の電流メモリセ
ルの入力部に結合すると共に少なくとも各サンプリング
周期の第１部分中において第２電流メモリの入力部に結
合するように構成したことを特徴とする。
器回路において、別の入力信号を受信する別の入力端子
をさらに具え、この別の入力端子を、少なくとも各サン
プリング周期の第２部分中において第１の電流メモリセ
ルの入力部に結合すると共に少なくとも各サンプリング
周期の第１部分中において第２電流メモリの入力部に結
合するように構成したことを特徴とする。
このように構成することにより、フィード フォワー
ド手段を切換電流積分器に組み込むことができ、この結
果切換電流技術を利用する無損失の４乗ベキ級数はしご
段フィルタ回路を実現することができる。従って、RC兼
切換コンザンサ回路構成から切換回路構成に直接マッピ
ングすることができる。
ド手段を切換電流積分器に組み込むことができ、この結
果切換電流技術を利用する無損失の４乗ベキ級数はしご
段フィルタ回路を実現することができる。従って、RC兼
切換コンザンサ回路構成から切換回路構成に直接マッピ
ングすることができる。
上記別の入力端子は、各サンプリング周期の第２部分
中だけ閉成する第１のスイッチを介して第１の電流メモ
リに結合すると共に、各サンプリング周期の第１部分中
だけ閉成する第２のスイッチを介して第２の電流メモリ
に結合し、前記第１及び第２の部分を互いに重り合わな
いように構成することができる。
中だけ閉成する第１のスイッチを介して第１の電流メモ
リに結合すると共に、各サンプリング周期の第１部分中
だけ閉成する第２のスイッチを介して第２の電流メモリ
に結合し、前記第１及び第２の部分を互いに重り合わな
いように構成することができる。
このように構成することにより、単一のフィード フ
ォワード電流入力を発生させることができると共に、フ
ィード フォワード入力手段に２個の等しい電流を供給
する必要性がなくなる。電流は、積分器が作動する時だ
け積分器の必要な部分に供給される。
ォワード電流入力を発生させることができると共に、フ
ィード フォワード入力手段に２個の等しい電流を供給
する必要性がなくなる。電流は、積分器が作動する時だ
け積分器の必要な部分に供給される。
前記第１及び／又は第２の電流メモリセルは、電界効
果トランジスタに接続されているダイオードを具える入
力枝路及び第２の電界効果トランジスタを具える出力枝
路を有する電流ミラー回路と、前記ダイオードのゲート
電極と第２電界効果トランジスタとを接続するスイッチ
ング手段と、前記スイッチング手段が開放したとき第２
電界効果トランジスタを流れる電流を維持する第２電界
効果トランジスタと関連する電圧記憶手段とを具えるこ
とができる。
果トランジスタに接続されているダイオードを具える入
力枝路及び第２の電界効果トランジスタを具える出力枝
路を有する電流ミラー回路と、前記ダイオードのゲート
電極と第２電界効果トランジスタとを接続するスイッチ
ング手段と、前記スイッチング手段が開放したとき第２
電界効果トランジスタを流れる電流を維持する第２電界
効果トランジスタと関連する電圧記憶手段とを具えるこ
とができる。
このように構成することにより、電流を蓄積する適切
な手段を設けることができ、ほぼサンプリング周期全体
に亘って出力電流を発生させることができると共にトラ
ンジスタのチャネル幅／長比を適切に選択することによ
り出力電流が入力電流に対して所望の関係を有すること
ができる利点が達成される。別の形態のメモリセルの場
合、入力電流を測定すると共に出力電流を発生させる単
一のトランジスタを用いる。この構成は、装置の不整合
を除去できる。しかし、勿論、入力電流及び出力電流が
等しくなく且つ入力電流がサンプリンされている間に出
力電流が発生しない場合には、このような構成を用いる
ことはできない。
な手段を設けることができ、ほぼサンプリング周期全体
に亘って出力電流を発生させることができると共にトラ
ンジスタのチャネル幅／長比を適切に選択することによ
り出力電流が入力電流に対して所望の関係を有すること
ができる利点が達成される。別の形態のメモリセルの場
合、入力電流を測定すると共に出力電流を発生させる単
一のトランジスタを用いる。この構成は、装置の不整合
を除去できる。しかし、勿論、入力電流及び出力電流が
等しくなく且つ入力電流がサンプリンされている間に出
力電流が発生しない場合には、このような構成を用いる
ことはできない。
上記入力手段は第１及び第２の入力端子を具えること
ができ、第１の入力端子を第１電流メモリセルの第１入
力部に接続し、第２入力端子を各サンプリング周期の第
１部分中にだけ閉成するスイッチング手段を介して第２
の電流メモリの入力部に接続することができる。
ができ、第１の入力端子を第１電流メモリセルの第１入
力部に接続し、第２入力端子を各サンプリング周期の第
１部分中にだけ閉成するスイッチング手段を介して第２
の電流メモリの入力部に接続することができる。
このように構成することにより、付加的なフィード
フォワード入力を有するバイリニア積分器を提供するこ
とができる。
フォワード入力を有するバイリニア積分器を提供するこ
とができる。
積分器は、第１電流メモリセルの入力部にバイアス電
流を供給する第１の電流源と、前記第２電流メモリセル
の第１出力と第２出力とを減算する適切に縮小又は拡大
されたバイアス電流を供給する第２電流源とを具えるこ
とができる。
流を供給する第１の電流源と、前記第２電流メモリセル
の第１出力と第２出力とを減算する適切に縮小又は拡大
されたバイアス電流を供給する第２電流源とを具えるこ
とができる。
このように構成することにより、２方向性入力電流を
処理することができ、電流メモリセルの入力ダイオード
が反転バイアスされるのが回避される。従って、この積
分器は２方向性入力電流を受信し処理することができる
と共に、２方向性出力電流を発生することができる。こ
の結果、積分器は信号処理装置内の自己保持モジュール
となり、バイアス電流がモジュール間を通過する必要が
なくなる。
処理することができ、電流メモリセルの入力ダイオード
が反転バイアスされるのが回避される。従って、この積
分器は２方向性入力電流を受信し処理することができる
と共に、２方向性出力電流を発生することができる。こ
の結果、積分器は信号処理装置内の自己保持モジュール
となり、バイアス電流がモジュール間を通過する必要が
なくなる。
以下図面に基き本発明を詳細に説明する。
（実施例） 第１図は信号フィード フォワード接続を有する既知
の時間連続積分器の構成を示す。この積分器は第１の入
力部を具え、この入力部を抵抗Ｒを介して増幅器Ａの反
転入力部に接続する。第２の入力部２もコンデンサC1を
介して増幅器Ａの反転入力部に接続し、コンデンサC0を
増幅器Ａの出力部と反転入力部との間に接続する。増幅
器Ａの出力部を出力端子３に接続し、一方その非反転入
力部を接地する。当業者にとって周知のように、第１図
の回路構成によって生ずる出力電圧は次式で与えられ
る。
の時間連続積分器の構成を示す。この積分器は第１の入
力部を具え、この入力部を抵抗Ｒを介して増幅器Ａの反
転入力部に接続する。第２の入力部２もコンデンサC1を
介して増幅器Ａの反転入力部に接続し、コンデンサC0を
増幅器Ａの出力部と反転入力部との間に接続する。増幅
器Ａの出力部を出力端子３に接続し、一方その非反転入
力部を接地する。当業者にとって周知のように、第１図
の回路構成によって生ずる出力電圧は次式で与えられ
る。
ここで、V0は端子３における出力電圧であり、V
1（Ｓ）は第１の入力端子１の入力電圧であり、V
2（Ｓ）は入力端子２における入力電圧である。（１）
式の第１項は入力電圧V1の理想積分に対応し、第２項は
入力電圧V2のフィードフォワードに対応する。このフィ
ードフォワードは、電圧V2をC1/C0倍すると共に信号反
転することにより達成される。
1（Ｓ）は第１の入力端子１の入力電圧であり、V
2（Ｓ）は入力端子２における入力電圧である。（１）
式の第１項は入力電圧V1の理想積分に対応し、第２項は
入力電圧V2のフィードフォワードに対応する。このフィ
ードフォワードは、電圧V2をC1/C0倍すると共に信号反
転することにより達成される。
第２図は既知のコンデンサ切換回路の構成を示し、こ
の回路は第１図に示す回路と同一の機能を達成する。第
２図の回路は第１図の抵抗ＲをコンデンサC2と４個のス
イッチS1〜S4とによって置換したものである。各サンプ
リング周期の第１の位相φ１の間スイッチS1とS3は閉成
し、各サンプリング周期の第２の非重畳位相φ２の間は
スイッチS2とS4を閉成する。当業者に周知このように、
第２の回路構成によって発生する出力電圧は次式で与え
られる。
の回路は第１図に示す回路と同一の機能を達成する。第
２図の回路は第１図の抵抗ＲをコンデンサC2と４個のス
イッチS1〜S4とによって置換したものである。各サンプ
リング周期の第１の位相φ１の間スイッチS1とS3は閉成
し、各サンプリング周期の第２の非重畳位相φ２の間は
スイッチS2とS4を閉成する。当業者に周知このように、
第２の回路構成によって発生する出力電圧は次式で与え
られる。
（２）式の第１項は入力電圧V1の理想積分に対応し、
第２項は入力電圧V2のフィードフォワードに対応する。
このフィードフォワードは、電圧V2をC1/C0倍すると共
に信号反転することにより達成される。
第２項は入力電圧V2のフィードフォワードに対応する。
このフィードフォワードは、電圧V2をC1/C0倍すると共
に信号反転することにより達成される。
この回路構成を損失のない４乗べき級数はしご段フィ
ルタとして用い、信号伝達特性において信号伝送“0"を
発生させる。この点については、アール．グレゴリアン
（R.Gregrian）及びジー．テーメス（G.Temes）による
参考書“アナログ モス インテグレテッド サーキィ
ッツ フォー シグナル プロセシング（Analog MOS
Integrated Circuits for Signal Processin
g）”を参照されたい。
ルタとして用い、信号伝達特性において信号伝送“0"を
発生させる。この点については、アール．グレゴリアン
（R.Gregrian）及びジー．テーメス（G.Temes）による
参考書“アナログ モス インテグレテッド サーキィ
ッツ フォー シグナル プロセシング（Analog MOS
Integrated Circuits for Signal Processin
g）”を参照されたい。
第３図は切換電流積分器において信号フィードフォワ
ード機能を実行する回路構成を示す。この回路は第１の
入力端子31を有し、この第１入力端子をｎチャネル電界
効果トランジスタT32のドレイン電極並びにＰチャネル
電界効果トランジスタT33のドレイン及びゲート電極に
接続する。電流源34を正の給電線35とｎチャネル電界効
果トランジスタT31のドレイン電極及びゲート電極との
間に接続し、ｎチャネル電界効果トランジスタT31のソ
ース電極を負の給電線36に接続する。トランジスタT31
のゲート電極をスイッチS31を経てトランジスタT32のゲ
ート電極に接続する。トランジスタT33のゲート電極を
スイッチS32を介して２個の別のＰチャネル電界効果ト
ランジスタT34及びT35のゲート電極に接続する。トラン
ジスタT33,T34及びT35のソース電極は正の給電線35に接
続する。コンデンサC31をトランジスタT32のゲート電極
と負の給電線35との間に接続し、コンデンサC32をトラ
ンジスタT34のゲート電極と正の給電線35との間に接続
する。実際には、コンデンサC31及びC32は、別個の素子
ではなくトランジスタT32及びT34のゲート−ソース間容
量で構成することができる。
ード機能を実行する回路構成を示す。この回路は第１の
入力端子31を有し、この第１入力端子をｎチャネル電界
効果トランジスタT32のドレイン電極並びにＰチャネル
電界効果トランジスタT33のドレイン及びゲート電極に
接続する。電流源34を正の給電線35とｎチャネル電界効
果トランジスタT31のドレイン電極及びゲート電極との
間に接続し、ｎチャネル電界効果トランジスタT31のソ
ース電極を負の給電線36に接続する。トランジスタT31
のゲート電極をスイッチS31を経てトランジスタT32のゲ
ート電極に接続する。トランジスタT33のゲート電極を
スイッチS32を介して２個の別のＰチャネル電界効果ト
ランジスタT34及びT35のゲート電極に接続する。トラン
ジスタT33,T34及びT35のソース電極は正の給電線35に接
続する。コンデンサC31をトランジスタT32のゲート電極
と負の給電線35との間に接続し、コンデンサC32をトラ
ンジスタT34のゲート電極と正の給電線35との間に接続
する。実際には、コンデンサC31及びC32は、別個の素子
ではなくトランジスタT32及びT34のゲート−ソース間容
量で構成することができる。
トランジスタT34のドレイン電極をトランジスタT31の
ドレイン電極及び別のｎチャネル電界効果トランジスタ
T36のドレイン電極に接続し、トランジスタT35のドレイ
ン電極を出力端子33及びｎチャネル電界効果トランジス
タT37のドレイン電極に接続する。電流源37を正の給電
線35とｎチャネル電界効果トランジスタT38のゲート電
極及びドレイン電極との間に接続する。トランジスタT3
8のゲート電極をトランジスタT36及びT37のゲート電極
にそれぞれ接続し、トランジスタT32,T36,T37及びT38の
ソース電極を負の給電線36に接続する。別の入力端子32
をスイッチS33を介してトランジスタT33及びT32のドレ
イン電極にそれぞれ接続すると共に、スイッチS34を介
してトランジスタT31のドレイン電極にも接続する。
ドレイン電極及び別のｎチャネル電界効果トランジスタ
T36のドレイン電極に接続し、トランジスタT35のドレイ
ン電極を出力端子33及びｎチャネル電界効果トランジス
タT37のドレイン電極に接続する。電流源37を正の給電
線35とｎチャネル電界効果トランジスタT38のゲート電
極及びドレイン電極との間に接続する。トランジスタT3
8のゲート電極をトランジスタT36及びT37のゲート電極
にそれぞれ接続し、トランジスタT32,T36,T37及びT38の
ソース電極を負の給電線36に接続する。別の入力端子32
をスイッチS33を介してトランジスタT33及びT32のドレ
イン電極にそれぞれ接続すると共に、スイッチS34を介
してトランジスタT31のドレイン電極にも接続する。
第３図において、トランジスタT31及びT32,スイッチS
31及びコンデンサC31は第１の電流メモリセルを構成す
る。入力端子31は積分器の入力段を構成し、この入力段
に積分すべき電流ｉを供給する。入力端子32は別の入力
部を構成し、この入力部にフォワードすべき信号i2・B/
Aを供給する。第２の電流メモリセルはトランジスタT3
3,T34及びT35,スイッチS32及びコンデンサC32で構成す
る。第２電流メモリセルの第１出力はトランジスタT34
のドレイン電極から取り出され、このトランジスタは理
想積分とした場合トランジスタT33のゲート幅／長比と
同一のゲート幅／長比を有している。損失性積分器が必
要な場合、トランジスタT34のゲート幅／長比を適切に
選択してトランジスタT34のドレイン電極で発生する電
流をトランジスタT33に供給される電流の所望の分数と
なるように設定する。第２の電流メモリセルの第２の出
力はトランジスタT35のドレイン電極から取ら出され、
このトランジスタのゲート幅／長比を適切に選択して所
望の利得率を与える。トランジスタT36,T37及びT38は電
流ミラー回路を構成する。この電流ミラー回路は第２電
流メモリセルの第１出力及び第２出力からの適切なバイ
アス電流を減算するように構成され、この結果信号電流
だけが積分器の出力端子33及び第１電流メモリセルの入
力部に供給される。
31及びコンデンサC31は第１の電流メモリセルを構成す
る。入力端子31は積分器の入力段を構成し、この入力段
に積分すべき電流ｉを供給する。入力端子32は別の入力
部を構成し、この入力部にフォワードすべき信号i2・B/
Aを供給する。第２の電流メモリセルはトランジスタT3
3,T34及びT35,スイッチS32及びコンデンサC32で構成す
る。第２電流メモリセルの第１出力はトランジスタT34
のドレイン電極から取り出され、このトランジスタは理
想積分とした場合トランジスタT33のゲート幅／長比と
同一のゲート幅／長比を有している。損失性積分器が必
要な場合、トランジスタT34のゲート幅／長比を適切に
選択してトランジスタT34のドレイン電極で発生する電
流をトランジスタT33に供給される電流の所望の分数と
なるように設定する。第２の電流メモリセルの第２の出
力はトランジスタT35のドレイン電極から取ら出され、
このトランジスタのゲート幅／長比を適切に選択して所
望の利得率を与える。トランジスタT36,T37及びT38は電
流ミラー回路を構成する。この電流ミラー回路は第２電
流メモリセルの第１出力及び第２出力からの適切なバイ
アス電流を減算するように構成され、この結果信号電流
だけが積分器の出力端子33及び第１電流メモリセルの入
力部に供給される。
動作中、第１入力端子31に電流i1が供給され、第２入
力端子32に電流i2 B/Aが供給され、出力端子33に出力電
流i0が発生するものとする。また、電流源34及び37は電
流ｊをそれぞれ発生し、入力電流は、電流ミラー回路及
び電流メモリセル回路の入力ダイオードを反転バイアス
することなく２方向性を有することができるものとす
る。さらに、電流ミラー回路と電流メモリ回路とによっ
て生ずる電流比は第３図に示すものとすると共に、スイ
ッチS32及びS33は各サンプリング周期の第１位相φ１中
に閉成しスイッチS31及びS34は各サンプリング周期の第
２の非オーバラップ位相φ２中において閉成するものと
する。従って、サンプリング周期ｎ−１の第２位相φ２
において、次式が成立する。
力端子32に電流i2 B/Aが供給され、出力端子33に出力電
流i0が発生するものとする。また、電流源34及び37は電
流ｊをそれぞれ発生し、入力電流は、電流ミラー回路及
び電流メモリセル回路の入力ダイオードを反転バイアス
することなく２方向性を有することができるものとす
る。さらに、電流ミラー回路と電流メモリ回路とによっ
て生ずる電流比は第３図に示すものとすると共に、スイ
ッチS32及びS33は各サンプリング周期の第１位相φ１中
に閉成しスイッチS31及びS34は各サンプリング周期の第
２の非オーバラップ位相φ２中において閉成するものと
する。従って、サンプリング周期ｎ−１の第２位相φ２
において、次式が成立する。
ここでI2はトランジスタT32で発生する電流である。
サンプリング周期ｎの第１位相φ１において、トラン
ジスタT34で発生する電流は次式で与えられる。
ジスタT34で発生する電流は次式で与えられる。
Ｚ領域について変換すると、 （３）式は（２）式と正確に対応し、従って（３）式の
第１項は入力電流i1の理想積分に対応し、第２項は入力
電流i2のフィードフォワードに対する。このフィードフ
ォワード電流i2に因子Ｂを乗算すると共に信号反転する
ことにより達成される。当業者にとって明らかなよう
に、第３図に示す積分器はバックワード オイラ積分器
である。
第１項は入力電流i1の理想積分に対応し、第２項は入力
電流i2のフィードフォワードに対する。このフィードフ
ォワード電流i2に因子Ｂを乗算すると共に信号反転する
ことにより達成される。当業者にとって明らかなよう
に、第３図に示す積分器はバックワード オイラ積分器
である。
第４図に示す回路構成は、入力端子に供給される入力
電流i1とフォワード オイラ理想積分器の出力端子33か
ら取り出される出力電流との間の伝達関数を与える。こ
の回路構成は第３図に示す回路構成と以下の点において
相違する。すなわち、入力端子31は、トランジスタT32
及びT33のドレイン電極に接続される代りに、電流源34
及びトランジスタT31のドレイン電極に接続されてい
る。第３図の回路に関する仮定と同様な仮定を適用すれ
ば、同様な解析を行なうことができる。サンプリング周
期ｎ−１の第２位相φ２中において、トランジスタT32
で発生する電流I2は以下の式で規定される。
電流i1とフォワード オイラ理想積分器の出力端子33か
ら取り出される出力電流との間の伝達関数を与える。こ
の回路構成は第３図に示す回路構成と以下の点において
相違する。すなわち、入力端子31は、トランジスタT32
及びT33のドレイン電極に接続される代りに、電流源34
及びトランジスタT31のドレイン電極に接続されてい
る。第３図の回路に関する仮定と同様な仮定を適用すれ
ば、同様な解析を行なうことができる。サンプリング周
期ｎ−１の第２位相φ２中において、トランジスタT32
で発生する電流I2は以下の式で規定される。
サンプリング周期ｎの第１位相φ１中において、トラ
ンジスタT34で発生する電流I3は以下の式で規定され
る。
ンジスタT34で発生する電流I3は以下の式で規定され
る。
上式の第１項はフォワード オイラ理想積積分器の伝
達関数に対応し、第２項は入力端子32に供給される入力
電流をＢ倍し反転したフィードフォワードに対応する。
達関数に対応し、第２項は入力端子32に供給される入力
電流をＢ倍し反転したフィードフォワードに対応する。
第５図は入力端子32からのフィードフォワードと共に
理想バイリニア積分機能に実行する回路構成を示す。第
４図に示す回路構成と第５図に示す回路構成との間の差
異は、別の入力端子38を付加したことである。この入力
端子38は別のスイッチS35を介してトランジスタT32及び
T33のドレイン電極に接続する。
理想バイリニア積分機能に実行する回路構成を示す。第
４図に示す回路構成と第５図に示す回路構成との間の差
異は、別の入力端子38を付加したことである。この入力
端子38は別のスイッチS35を介してトランジスタT32及び
T33のドレイン電極に接続する。
この回路構成の動作は、第１位相φ１においてS35が
閉成し、入力端子38に電流ｉが供給され、入力端子31に
は電流−i1が供給されるものとして解析できる。
閉成し、入力端子38に電流ｉが供給され、入力端子31に
は電流−i1が供給されるものとして解析できる。
サンプリング周期ｎ−１の第２位相において、トラン
ジスタT32で発生する電流I2は以下の式で規定される。
ジスタT32で発生する電流I2は以下の式で規定される。
サンプリング周期ｎの第１位相において、トランジス
タT34で発生する電流I3は次式で規定される。
タT34で発生する電流I3は次式で規定される。
上式において、第１項は理想バイリニア積分器伝達関
数に対応し、第２項は入力端子32に供給される入力電流
i2に因子Ｂを乗算し反転させたフィードフォワードに対
応する。
数に対応し、第２項は入力端子32に供給される入力電流
i2に因子Ｂを乗算し反転させたフィードフォワードに対
応する。
本発明は上述した実施例だけに限定されず種々の変形
が可能である。例えば、２個の電流i2が入力する場合、
入力端子32を分割することによりスイッチS33及びS34を
削除することができる。２個の電流は、例えば入力電流
i2を発生する回路段の電流ミラー回路の多重出力部から
取り出すことができる。この技術は後述する本願人の関
連出願の１個又はそれ以上に開示した積分器の特異的変
形例に適用でき、信号電流を導通させる単一極性装置を
用いる例にも適用することができる。また、電流移送を
利用する積分器も同様に本発明に適用することができ
る。積分器の設計において、他の型式の電流メモリセル
を用いることもでき、例えば本願人による英国特許出願
第8816072号の第７図〜第９図に示される電流メモリセ
ルを用いることができる。
が可能である。例えば、２個の電流i2が入力する場合、
入力端子32を分割することによりスイッチS33及びS34を
削除することができる。２個の電流は、例えば入力電流
i2を発生する回路段の電流ミラー回路の多重出力部から
取り出すことができる。この技術は後述する本願人の関
連出願の１個又はそれ以上に開示した積分器の特異的変
形例に適用でき、信号電流を導通させる単一極性装置を
用いる例にも適用することができる。また、電流移送を
利用する積分器も同様に本発明に適用することができ
る。積分器の設計において、他の型式の電流メモリセル
を用いることもでき、例えば本願人による英国特許出願
第8816072号の第７図〜第９図に示される電流メモリセ
ルを用いることができる。
上述した電流メモリセル及び電流ミラー回路は最も簡
単な基本形態のものとして開示した。一方、最良の性能
を必要とする場合には、多段形態のものを用いることが
できる。すなわち、カスコード接続した電流ミラー回路
や電流メモリを用いることができ、縮退抵抗体（source
degeneration resistor）を用いることももでき、ダイ
ナミックな素子整合も利用でき、さらに、電流移送器或
は入力部において電流が加算される電流移送型電流メモ
リセルを用いることもできる。これらの技術は本願人の
関連英国出願第8721758号、第8721759号第8729987号、
第8815668.2号、第8828666.1号、第8828668.7号、第882
8667.9号、第8903705.5号、及び第8903704.8号に開示さ
れている。これら英国特許出願の内容は関連するものと
して本願発明に組み込まれる。
単な基本形態のものとして開示した。一方、最良の性能
を必要とする場合には、多段形態のものを用いることが
できる。すなわち、カスコード接続した電流ミラー回路
や電流メモリを用いることができ、縮退抵抗体（source
degeneration resistor）を用いることももでき、ダイ
ナミックな素子整合も利用でき、さらに、電流移送器或
は入力部において電流が加算される電流移送型電流メモ
リセルを用いることもできる。これらの技術は本願人の
関連英国出願第8721758号、第8721759号第8729987号、
第8815668.2号、第8828666.1号、第8828668.7号、第882
8667.9号、第8903705.5号、及び第8903704.8号に開示さ
れている。これら英国特許出願の内容は関連するものと
して本願発明に組み込まれる。
第１図はフィードフォワード入力を有する時間連続RCア
クティブ積分器の構成を示す回路図、 第２図はフィードフォワード入力を有する切換コンデン
サ積分器の構成を示す回路図、 第３図は本発明による積分器の第１実施例を示す回路
図、 第４図は本発明による積分器の第２実施例を示す回路
図、 第５図は本発明による積分器の第３実施例を示す回路図
である。 31,32……入力端子 33……出力端子 S31,S32,S33,S34……スイッチ T31,T32,T33,T34,T35,T36,T37,T38……トランジスタ 35……正の給電線 36……負の給電線 34,37……電流源 C31……コンデンサ
クティブ積分器の構成を示す回路図、 第２図はフィードフォワード入力を有する切換コンデン
サ積分器の構成を示す回路図、 第３図は本発明による積分器の第１実施例を示す回路
図、 第４図は本発明による積分器の第２実施例を示す回路
図、 第５図は本発明による積分器の第３実施例を示す回路図
である。 31,32……入力端子 33……出力端子 S31,S32,S33,S34……スイッチ T31,T32,T33,T34,T35,T36,T37,T38……トランジスタ 35……正の給電線 36……負の給電線 34,37……電流源 C31……コンデンサ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−243717（ＪＰ，Ａ) 特開 昭61−264812（ＪＰ，Ａ) 特開 昭59−202598（ＪＰ，Ａ) 特開 昭56−67480（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06G 7/18 G06G 7/186 H03H 19/00
Claims (5)
- 【請求項１】サンプリングされた電流の形態の入力信号
を積分する積分回路であって、入力信号を受信する入力
手段及び出力信号を発生させる出力手段を有すると共
に、第１及び第２の電流メモリセルと、第１電流メモリ
セルを第２電流メモリセルの入力部に接続する手段と、
第２電流メモリセルの第１出力部を第１電流メモリセル
の入力部に接続する手段と、積分器の入力手段を第１及
び／又は第２の電流メモリセルの入力部に接続する手段
と、第２の電流メモリの第２出力部を積分器の出力部に
接続する手段とを具え、第１の電流メモリセルを、各サ
ンプリング周期の第１の部分中において次のサンプリン
グ周期の第２の部分中にその出力部に供給される電流と
関連する電流をその出力部で発生させるように配置し、
第２の電流メモリを、各サンプリング周期の第２の部分
中においてそのサンプリング周期の第１の部分中にその
出力部に供給される電流と関連する電流をその出力部で
発生させるように配置した積分器回路において、別の入
力信号を受信する別の入力端子をさらに具え、この別の
入力端子を、少なくとも各サンプリング周期の第２部分
中において第１の電流メモリセルの入力部に結合すると
共に少なくとも各サンプリング周期の第１部分中におい
て第２電流メモリの入力部に結合するように構成したこ
とを特徴とする積分器回路。 - 【請求項２】前記別の入力端子を、各サンプリング周期
の第２部分中だけ閉成する第１のスイッチを介して第１
の電流メモリに結合すると共に、各サンプリング周期の
第１部分中だけ閉成する第２のスイッチを介して第２の
電流メモリに結合し、前記第１及び第２の部分を互いに
重り合わないように構成したことを特徴とする請求項１
に記載の積分器回路。 - 【請求項３】前記第１及び／又は第２の電流メモリセル
が、電界効果トランジスタに接続されているダイオード
を具える入力枝路及び第２の電界効果トランジスタを具
える出力枝路を有する電流ミラー回路と、前記ダイオー
ドのゲート電極と第２電界効果トランジスタとを接続す
るスイッチング手段と、前記スイッチング手段が開放し
たとき第２電界効果トランジスタを流れる電流を維持す
る第２電界効果トランジスタと関連する電圧記憶手段と
を具えることを特徴とする請求項１又は２に記載の積分
器回路。 - 【請求項４】前記入力手段が第１及び第２の入力端子を
具え、第１の入力端子を第１電流メモリセルの第１入力
部に接続し、第２入力端子を各サンプリング周期の第１
部分中にだけ閉成するスイッチング手段を介して第２の
電流メモリの入力部に接続したことを特徴とする請求項
１から３までのいずれか１項に記載の積分器回路。 - 【請求項５】前記第１電流メモリセルの入力部にバイア
ス電流を供給する第１の電流源と、前記第２電流メモリ
セルの第１出力と第２出力とを減算する適切に縮小又は
拡大されたバイアス電流を供給する第２電流源とを具え
ることを特徴とする請求項１から４までのいずれか１項
に記載の積分器回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB8910755A GB2231423A (en) | 1989-05-10 | 1989-05-10 | Integrator circuit |
| GB8910755.1 | 1989-05-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH033515A JPH033515A (ja) | 1991-01-09 |
| JP3082090B2 true JP3082090B2 (ja) | 2000-08-28 |
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ID=10656520
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02118837A Expired - Fee Related JP3082090B2 (ja) | 1989-05-10 | 1990-05-10 | 積分器回路 |
Country Status (6)
| Country | Link |
|---|---|
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| EP (1) | EP0397252B1 (ja) |
| JP (1) | JP3082090B2 (ja) |
| KR (1) | KR0161512B1 (ja) |
| DE (1) | DE69012415T2 (ja) |
| GB (1) | GB2231423A (ja) |
Families Citing this family (14)
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|---|---|---|---|---|
| IT1246598B (it) * | 1991-04-12 | 1994-11-24 | Sgs Thomson Microelectronics | Circuito di riferimento di tensione a band-gap campionato |
| GB9424810D0 (en) * | 1994-12-08 | 1995-02-08 | Philips Electronics Uk Ltd | Current comparator arrangement |
| KR970705796A (ko) * | 1995-07-05 | 1997-10-09 | 요트. 게. 아. 롤페즈 | 입력 전류에 응답하여 출력 전압을 발생하는 전류 적분기(Current integrator) |
| GB9517787D0 (en) * | 1995-08-31 | 1995-11-01 | Philips Electronics Uk Ltd | Current memory |
| GB9517785D0 (en) * | 1995-08-31 | 1995-11-01 | Philips Electronics Uk Ltd | Current memory |
| US5760616A (en) * | 1995-09-05 | 1998-06-02 | Lucent Technologies, Inc. | Current copiers with improved accuracy |
| US5783952A (en) * | 1996-09-16 | 1998-07-21 | Atmel Corporation | Clock feedthrough reduction system for switched current memory cells |
| GB9720712D0 (en) * | 1997-10-01 | 1997-11-26 | Philips Electronics Nv | Current comparator |
| US6191637B1 (en) * | 1999-03-05 | 2001-02-20 | National Semiconductor Corporation | Switched capacitor bias circuit for generating a reference signal proportional to absolute temperature, capacitance and clock frequency |
| DE19947118C1 (de) | 1999-09-30 | 2001-03-15 | Infineon Technologies Ag | Verfahren und Schaltungsanordnung zum Bewerten des Informationsgehalts einer Speicherzelle |
| GB0200289D0 (en) * | 2002-01-08 | 2002-02-20 | Koninkl Philips Electronics Nv | Switched-current integrator |
| JP2011188250A (ja) * | 2010-03-09 | 2011-09-22 | Renesas Electronics Corp | 時定数調整回路 |
| CN104333347B (zh) * | 2014-10-14 | 2017-07-04 | 北京交通大学 | 一种开关电流高斯低通滤波器 |
| KR101767172B1 (ko) | 2016-09-12 | 2017-08-10 | 서울과학기술대학교 산학협력단 | 클락-피드스루(clock-feedthrough) 최소화하기 위한 전류메모리 회로 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2187316B (en) * | 1986-02-28 | 1989-11-29 | Plessey Co Plc | Improvements in or relating to integrate circuits. |
| GB2213011B (en) * | 1987-09-16 | 1991-09-25 | Philips Electronic Associated | A method of and a circuit arrangement for processing sampled analogue electricals |
| GB2209895B (en) * | 1987-09-16 | 1991-09-25 | Philips Electronic Associated | A circuit arrangement for storing sampled analogue electrical currents |
| GB2214018A (en) * | 1987-12-23 | 1989-08-23 | Philips Electronic Associated | Current mirror circuit arrangement |
| US4958123A (en) * | 1987-12-23 | 1990-09-18 | U.S. Philips Corporation | Circuit arrangement for processing sampled analogue electrical signals |
-
1989
- 1989-05-10 GB GB8910755A patent/GB2231423A/en not_active Withdrawn
-
1990
- 1990-05-04 EP EP90201129A patent/EP0397252B1/en not_active Expired - Lifetime
- 1990-05-04 DE DE69012415T patent/DE69012415T2/de not_active Expired - Fee Related
- 1990-05-08 US US07/520,683 patent/US5059832A/en not_active Expired - Fee Related
- 1990-05-10 JP JP02118837A patent/JP3082090B2/ja not_active Expired - Fee Related
- 1990-05-10 KR KR1019900006595A patent/KR0161512B1/ko not_active IP Right Cessation
Also Published As
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| GB2231423A (en) | 1990-11-14 |
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| EP0397252A3 (en) | 1991-07-03 |
| GB8910755D0 (en) | 1989-06-28 |
| DE69012415T2 (de) | 1995-04-20 |
| DE69012415D1 (de) | 1994-10-20 |
| EP0397252A2 (en) | 1990-11-14 |
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| EP0397252B1 (en) | 1994-09-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |