JPH02173575A - ピーク値保持回路 - Google Patents
ピーク値保持回路Info
- Publication number
- JPH02173575A JPH02173575A JP32985788A JP32985788A JPH02173575A JP H02173575 A JPH02173575 A JP H02173575A JP 32985788 A JP32985788 A JP 32985788A JP 32985788 A JP32985788 A JP 32985788A JP H02173575 A JPH02173575 A JP H02173575A
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- Japan
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- vin
- signal
- circuit
- input signal
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- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 230000003321 amplification Effects 0.000 description 3
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- 230000000694 effects Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Landscapes
- Measurement Of Current Or Voltage (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
本発明は印加信号のピーク値を容量素子に保持して取り
出す回路に関し、 回路を構成する素子の数を必要最小限とし、且つ動作遅
れのないピーク値保持回路を提供することを目的とし、 印加信号のピーク値を容量素子に保持するピーク値保持
回路において、トランジスタ素子のソース電極と接地と
の間に前記容量素子を接続し、前記トランジスタ素子の
ゲート電極にピーク値を保持すべき信号を印加し、前記
容量素子の両端から印加信号のピーク値を取り出すこと
で構成する。
出す回路に関し、 回路を構成する素子の数を必要最小限とし、且つ動作遅
れのないピーク値保持回路を提供することを目的とし、 印加信号のピーク値を容量素子に保持するピーク値保持
回路において、トランジスタ素子のソース電極と接地と
の間に前記容量素子を接続し、前記トランジスタ素子の
ゲート電極にピーク値を保持すべき信号を印加し、前記
容量素子の両端から印加信号のピーク値を取り出すこと
で構成する。
［産業上の利用分野］
本発明は印加信号のピーク値を容量素子に保持して取り
出す回路に関する。
出す回路に関する。
従来のピーク値保持回路としては、増幅回路・電圧比較
回路にそれぞれ演算増幅器を使用するものが公知であり
、部品点数が多くて動作時に遅延時間が発生した。その
ため簡易な構成であって前記欠点のない回路を開発する
ことが要望された。
回路にそれぞれ演算増幅器を使用するものが公知であり
、部品点数が多くて動作時に遅延時間が発生した。その
ため簡易な構成であって前記欠点のない回路を開発する
ことが要望された。
［従来の技術］
第４図は従来のピーク値保持回路を示す回路図であって
、ｌは信号のピーク値を保持する容量素子、２は入力信
号の印加端子で電圧をＶｉｎとする。
、ｌは信号のピーク値を保持する容量素子、２は入力信
号の印加端子で電圧をＶｉｎとする。
３はピーク値を出力する端子で電圧をＶｏｕｔとする。
４は演算回路で増幅回路として動作するもの、５は演算
回路で比較器として動作するもの、６はスイッチを示す
。
回路で比較器として動作するもの、６はスイッチを示す
。
入力信号の端子２から印加された信号は増幅回路４によ
り増幅されるが、通常はインピーダンス変換を行うのみ
で増幅率はほぼＩである。増幅回路４の出力端子の電圧
と、容量素子１の電圧とを比較器５において比較する。
り増幅されるが、通常はインピーダンス変換を行うのみ
で増幅率はほぼＩである。増幅回路４の出力端子の電圧
と、容量素子１の電圧とを比較器５において比較する。
当初は容量素子１に電荷が蓄積されていないため増幅回
路４の出力電圧が高いと判断する。比較器５がそのよう
に判断したとき、出力信号はスイッチ６を閉じるように
動作するため、容量素子１は増幅回路４の出力電圧、即
ち入力電圧Ｖｉｎに略等しい値まで充電される。比較器
６ば容量素子１の両端電圧Ｖｏｕｔが入力電圧Ｖｉｎと
等しいか、より大きくなったときは、直ぐスイッチ６を
開（ように動作する。容量素子ｌの電荷の放電回路がな
いため容量電圧は保持される。そして次にＶｉｎがＶｏ
ｕｔより大きくなったとき、スイッチ６を閉じる。した
がってＶｏｕｔは、Ｖｉｎが変化してもそのピーク値を
容量素子１に蓄積電荷として保持していることが判る。
路４の出力電圧が高いと判断する。比較器５がそのよう
に判断したとき、出力信号はスイッチ６を閉じるように
動作するため、容量素子１は増幅回路４の出力電圧、即
ち入力電圧Ｖｉｎに略等しい値まで充電される。比較器
６ば容量素子１の両端電圧Ｖｏｕｔが入力電圧Ｖｉｎと
等しいか、より大きくなったときは、直ぐスイッチ６を
開（ように動作する。容量素子ｌの電荷の放電回路がな
いため容量電圧は保持される。そして次にＶｉｎがＶｏ
ｕｔより大きくなったとき、スイッチ６を閉じる。した
がってＶｏｕｔは、Ｖｉｎが変化してもそのピーク値を
容量素子１に蓄積電荷として保持していることが判る。
［発明が解決しようとする課題］
第４図の回路によると、演算回路を２個とスイッチ１個
とを接続使用することが必要となり、部品点数が多い。
とを接続使用することが必要となり、部品点数が多い。
また２段にわたる演算回路のオフセット電圧が保持ピー
ク値に影響を与えることとなる。更にスイッチ６をオン
としたとき、スイッチのン抵抗が容量素子の電荷蓄積時
間に関連し１、オン抵抗が大きいほどそれだけ蓄積時間
を長く必要とする。更にピーク値を保持することに要す
る時間としては増幅回路４と比較器５の各動作遅延が余
計に加わるため、動作速度が遅くなる。そのためこの回
路では入力信号のピーク値に直ちに対応できない、即ち
Ｖｉｎが時間軸上で烈しく変化するとき、ピーク値をそ
の時々に正確に保持し切れない欠点があった。
ク値に影響を与えることとなる。更にスイッチ６をオン
としたとき、スイッチのン抵抗が容量素子の電荷蓄積時
間に関連し１、オン抵抗が大きいほどそれだけ蓄積時間
を長く必要とする。更にピーク値を保持することに要す
る時間としては増幅回路４と比較器５の各動作遅延が余
計に加わるため、動作速度が遅くなる。そのためこの回
路では入力信号のピーク値に直ちに対応できない、即ち
Ｖｉｎが時間軸上で烈しく変化するとき、ピーク値をそ
の時々に正確に保持し切れない欠点があった。
本発明の目的は前述の欠点を改善し、回路を構成する素
子の数を必要最小限とし、且つ動作遅れの少ないピーク
値保持回路を提供することにある。
子の数を必要最小限とし、且つ動作遅れの少ないピーク
値保持回路を提供することにある。
し課題を解決するための手段］
第１図は本発明の原理構成を示す図である。第１図にお
いて、■は容量素子、２は入力信号の印加端子で電圧を
Ｖｉｎとする。３はピーク値を出力。
いて、■は容量素子、２は入力信号の印加端子で電圧を
Ｖｉｎとする。３はピーク値を出力。
する端子で電圧をＶｏｕｔとする。７はトランジスタ素
子、７ａはトランジスタ゛素子７のソース電極、７ｂは
同ドレイン電極、７ｃば同ゲート電極、７ｄはバックゲ
ート電極を示す。８は接地、９は動作電源を示す。
子、７ａはトランジスタ゛素子７のソース電極、７ｂは
同ドレイン電極、７ｃば同ゲート電極、７ｄはバックゲ
ート電極を示す。８は接地、９は動作電源を示す。
印加信号Ｖｉｎのピーク値を容量素子１に保持するピー
ク値保持回路において、本発明は下記の構成とする。即
ち、 トランジスタ素子７のソース電極７ａと接地８との間に
前記容量素子ｌを接続し、【ｊ訂記トランジスタ素子７
のゲート電極７ｃにピーク値を保持すべき信号Ｖｉｎを
印加し、前記容量素子ｌの両端から印加信号のピーク値
Ｖｏｕｔを取り出すことで構成する。
ク値保持回路において、本発明は下記の構成とする。即
ち、 トランジスタ素子７のソース電極７ａと接地８との間に
前記容量素子ｌを接続し、【ｊ訂記トランジスタ素子７
のゲート電極７ｃにピーク値を保持すべき信号Ｖｉｎを
印加し、前記容量素子ｌの両端から印加信号のピーク値
Ｖｏｕｔを取り出すことで構成する。
［作用］
第１図において入力信号の印加端子２から信号を印加し
たとき、その電圧Ｖｉｎと、トランジスタ素子７の動作
しきい値ｖｔｈとの大小関係により、トランジスタ素子
７が導通となったり、不導通となる。即ち、Ｖ ｉｎ
−Ｖｏｕｔ ＞ Ｖ ｔｈとなったときにトランジスタ
素子７は導通し、トランジスタ素子７と接地８間に接続
した容量素子１には、入力信号に基づく電荷が蓄積され
る。若し、ｖｔｈとの大小関係が逆転すると、トランジ
スタ素子７は不導通となり、容量素子１の電荷は移動し
ない。なおＶｉｎが小さくなったとき、上述の式を満足
しない限りトランジスタ素子７は導通とならないため、
容量素子１の電荷即ち、容量素子１の端子電圧Ｖｏｕｔ
は保持される。そのため、印加信号の最大ピーク値が容
量素子１に保持できる。
たとき、その電圧Ｖｉｎと、トランジスタ素子７の動作
しきい値ｖｔｈとの大小関係により、トランジスタ素子
７が導通となったり、不導通となる。即ち、Ｖ ｉｎ
−Ｖｏｕｔ ＞ Ｖ ｔｈとなったときにトランジスタ
素子７は導通し、トランジスタ素子７と接地８間に接続
した容量素子１には、入力信号に基づく電荷が蓄積され
る。若し、ｖｔｈとの大小関係が逆転すると、トランジ
スタ素子７は不導通となり、容量素子１の電荷は移動し
ない。なおＶｉｎが小さくなったとき、上述の式を満足
しない限りトランジスタ素子７は導通とならないため、
容量素子１の電荷即ち、容量素子１の端子電圧Ｖｏｕｔ
は保持される。そのため、印加信号の最大ピーク値が容
量素子１に保持できる。
本発明では増幅回路などを使用せずトランジスタ素子を
１個使用するのみであり、時間遅れのない動作が可能で
ある。
１個使用するのみであり、時間遅れのない動作が可能で
ある。
［実施例］
第１図においてはトランジスタ素子１をＮチャネルＦＥ
Ｔとして、入力信号の最大ピーク値を保持することにつ
いて説明したが、本発明の実施例としては、第１図のト
ランジスタ素子１をＰチャネルＦＥＴに取り替えたとき
、動作状態が逆となり、ピーク値として入力信号の最小
値を保持する回路とすることができる。
Ｔとして、入力信号の最大ピーク値を保持することにつ
いて説明したが、本発明の実施例としては、第１図のト
ランジスタ素子１をＰチャネルＦＥＴに取り替えたとき
、動作状態が逆となり、ピーク値として入力信号の最小
値を保持する回路とすることができる。
またトランジスタ素子はＭＯＳ ＦＥＴ、バイポーラ
型など何れもこの回路に適用することが出来る。
型など何れもこの回路に適用することが出来る。
次に第２図は本発明の実施例として、第１図の構成の回
路でより高精度の動作を必要とするときの回路を示す。
路でより高精度の動作を必要とするときの回路を示す。
第２図において、１）は増幅回路を示し、他の第１図と
同一符号は同様のものを示す。増幅回路１）の出力端子
はトランジスタ素子７のゲート電極７ｃと接続され、ト
ランジスタ素子７のソース電極７ａは増幅回路１）の入
力端子に負帰還接続されている。そのため、増幅回路１
）は増幅率を１以上とした増幅動作を行うが、負帰還接
続によりＶｉｎとＶｏｕｔの両型圧を、同一レベルとす
るように動作する。換言すれば、ゲート電極７ｃに入力
する信号が大きくなったことに対応して、トランジスタ
素子７のしきい値のばらつきが小さくなったことに相当
する。したがってＶｉｎとＶｏｕｔとの差は増幅回路１
）のオフセット電圧程度となって、Ｖｉｎにおける僅か
の電圧変化も直ちに増幅され、且つピーク値のみがＶｏ
ｕＬとするように動作できる。
同一符号は同様のものを示す。増幅回路１）の出力端子
はトランジスタ素子７のゲート電極７ｃと接続され、ト
ランジスタ素子７のソース電極７ａは増幅回路１）の入
力端子に負帰還接続されている。そのため、増幅回路１
）は増幅率を１以上とした増幅動作を行うが、負帰還接
続によりＶｉｎとＶｏｕｔの両型圧を、同一レベルとす
るように動作する。換言すれば、ゲート電極７ｃに入力
する信号が大きくなったことに対応して、トランジスタ
素子７のしきい値のばらつきが小さくなったことに相当
する。したがってＶｉｎとＶｏｕｔとの差は増幅回路１
）のオフセット電圧程度となって、Ｖｉｎにおける僅か
の電圧変化も直ちに増幅され、且つピーク値のみがＶｏ
ｕＬとするように動作できる。
第３図はトランジスタ素子７をＰチャネルＦＥＴ素子と
する場合を示している。
する場合を示している。
［発明の効果］
このようにして本発明によると、容量素子に電荷を蓄積
するための素子は、トランジスタ素子１個のみで簡単に
構成できるから、入力信号に変化があったときピーク値
を検出してから、保持するまでに動作遅れが発生しない
。したがって入力イε号の変化が烈しい場合、即ちより
高周波帯域にまで適用できる回路が容易に得られる。
するための素子は、トランジスタ素子１個のみで簡単に
構成できるから、入力信号に変化があったときピーク値
を検出してから、保持するまでに動作遅れが発生しない
。したがって入力イε号の変化が烈しい場合、即ちより
高周波帯域にまで適用できる回路が容易に得られる。
第１図は本発明の原理構成を示す図、
第２図・第３図は本発明の実施例の構成を示す回路図、
第４図は従来の回路を示す図である。
１・−・容量素子
２−人力信号の印加端子
３−保持電圧の出力端子
７・−・トランジスタ素子
７ ａ −−−トランジスタ素子のソース電極７０−同
ゲート電極 ８・−接地
ゲート電極 ８・−接地
Claims (1)
- 【特許請求の範囲】 印加信号（Ｖｉｎ）のピーク値を容量素子（１）に保持
するピーク値保持回路において、 トランジスタ素子（７）のソース電極（７ａ）と接地（
８）との間に前記容量素子（１）を接続し、 前記トランジスタ素子（７）のゲート電極（７ｃ）にピ
ーク値を保持すべき信号（Ｖｉｎ）を印加し、前記容量
素子（１）の両端から印加信号のピーク値（ｖｏｕｔ）
を取り出すこと を特徴とするピーク値保持回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32985788A JPH02173575A (ja) | 1988-12-27 | 1988-12-27 | ピーク値保持回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32985788A JPH02173575A (ja) | 1988-12-27 | 1988-12-27 | ピーク値保持回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02173575A true JPH02173575A (ja) | 1990-07-05 |
Family
ID=18226011
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32985788A Pending JPH02173575A (ja) | 1988-12-27 | 1988-12-27 | ピーク値保持回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02173575A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0582289A1 (en) * | 1992-08-04 | 1994-02-09 | Nec Corporation | Transistor circuit for holding peak/bottom level of signal |
| JPH06195992A (ja) * | 1992-10-30 | 1994-07-15 | Internatl Business Mach Corp <Ibm> | 信号の追従及び保持回路 |
-
1988
- 1988-12-27 JP JP32985788A patent/JPH02173575A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0582289A1 (en) * | 1992-08-04 | 1994-02-09 | Nec Corporation | Transistor circuit for holding peak/bottom level of signal |
| JPH06195992A (ja) * | 1992-10-30 | 1994-07-15 | Internatl Business Mach Corp <Ibm> | 信号の追従及び保持回路 |
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