JP2019096821A - 半導体装置 - Google Patents

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Abstract

【課題】レイアウト面積の削減が可能な半導体装置を提供すること。【解決手段】半導体基板２０と、半導体基板２０の主面３１上に形成されるとともに予め定められた機能を有する少なくとも１つの回路ブロックと、回路ブロックを接続する複数の金属層Ｍ１〜Ｍ４を備えた配線層と、回路ブロックに接続されるとともに金属層Ｍ１〜Ｍ４を用いた第１の容量ＣＭ、および半導体基板２０の主面３１内に形成されたアクティブ領域２１を用いた第２の容量ＣＣとが混在した複数の容量と、を含み、第１の容量ＣＭの少なくとも１つと第２の容量ＣＣの少なくとも１つが半導体層の積層方向に積層されている。【選択図】図５

Description

本発明は、半導体装置、特にチャージポンプを用いた昇圧回路を含む半導体装置に関する。
チャージポンプを用いた昇圧回路は、例えば、フラッシュメモリ等の不揮発性半導体記憶素子において用いられている。このチャージポンプを用いた昇圧回路を備えたフラッシュメモリ等がさらにマイクロプロセッサ等に組み込まれる場合もある。フラッシュメモリでは読み出し、書き込み、消去の各動作が行われるが、各々の動作で異なる電圧の電源が必要とされるのが一般的である。チャージポンプを用いた昇圧回路は異なる電圧を比較的容易に発生させることができるため、組込み用電源回路として用いられることが多い。
従来、チャージポンプを用いた電源回路として、特許文献１に開示されたチャージポンプ回路が知られている。特許文献１に開示されたチャージポンプ回路は、各段が、それぞれ、前段よりの出力電圧を後段に出力するためのスイッチングトランジスタと、該スイッチングトランジスタの出力に一方の電極が接続される、後段への出力電圧昇圧用コンデンサとを有する、ｎ段（ｎ：２以上の整数）の昇圧段と、上記スイッチングトランジスタのゲートに一方の電極が接続されるゲート電圧昇圧用コンデンサの他方の電極、および上記出力電圧昇圧用コンデンサの他方の電極に、それぞれ、所定の位相を有する第１クロック信号、および第２クロック信号を供給するクロック信号供給回路とを有するチャージポンプ回路において、上記クロック信号供給回路よりのクロック信号を昇圧するクロック信号昇圧回路を設け、上記ｎ段の昇圧段のうちの、最終段を含む、後段側ｍ段（ｍ：正整数）に対しては、上記クロック信号昇圧回路よりの昇圧クロック信号を供給し、前段側（ｎ−ｍ）段に対しては、上記クロック信号供給回路よりのクロック信号を供給する構成としたことを特徴としている。
特開平１１−２７３３７９号公報
ところで、昨今の集積規模の増大、機能の多様化等に伴って、半導体装置では回路レイアウト規模の抑制が喫緊の課題となっている。半導体装置に組み込まれる昇圧回路においても例外ではなく、レイアウト面積がより小さくてすむ回路の実現が課題となっている。
一方、チャージポンプを用いた昇圧回路では、特許文献１でもみられるように、昇圧用のキャパシタが必須の構成となっている。昇圧回路に必要とされるキャパシタの容量値は比較的大きいので、必然的にレイアウト面積も大きくなる。昇圧回路の出力電圧が大きくなると、なおさら昇圧回路のレイアウト全体に占める昇圧用キャパシタの面積が大きくなる。従って、チャージポンプを用いた昇圧回路のレイアウト面積削減においては、昇圧用キャパシタのレイアウト面積をいかに削減するかがポイントの一つとなる。
この点、特許文献１も昇圧用キャパシタのレイアウト面積の削減を課題の一つとしているが、特許文献１は、一部のクロック信号の昇圧を行わないようにし、そのクロック信号が充電するキャパシタの大きさを抑える構成になっている。従って、特許文献１は、同じ容量値に対する昇圧用キャパシタのレイアウト面積の削減を目的とするものではない。
本発明は、以上のような問題点に鑑み、レイアウト面積の削減が可能な半導体装置を提供することを目的とする。
本発明に係る半導体装置は、半導体基板と、前記半導体基板の主面上に形成されるとともに予め定められた機能を有する少なくとも１つの回路ブロックと、前記回路ブロックを接続する複数の金属層を備えた配線層と、前記回路ブロックに接続されるとともに前記金属層を用いた第１の容量、および前記半導体基板の主面内に形成されたアクティブ領域を用いた第２の容量とが混在した複数の容量と、を含み、前記第１の容量の少なくとも１つと前記第２の容量の少なくとも１つが半導体層の積層方向に積層されたものである。
本発明によれば、レイアウト面積の削減が可能な半導体装置を提供することが可能となる。
第１の実施の形態に係る昇圧回路を示す回路図である。 第１の実施の形態に係る、（ａ）はＭＩＭキャパシタを用いたポンプ回路の回路図、（ｂ）はＭＯＳキャパシタを用いたポンプ回路の回路図である。 第１の実施の形態に係る最終段のポンプ回路の回路図である。 第１の実施の形態に係る昇圧回路の動作を示すタイミングチャートである。 第１の実施の形態に係るＭＩＭキャパシタおよびＭＯＳキャパシタの縦方向の配置を示す断面図である。 第１の実施の形態に係るポンプ部の平面配置の一例を示すレイアウト図である。 第２の実施の形態に係るＭＩＭキャパシタおよびＭＯＳキャパシタの縦方向の配置を示す断面図である。
以下、図面を参照して、本発明を実施するための形態について詳細に説明する。
［第１の実施の形態］
図１から図６を参照して、本実施の形態に係る半導体装置について説明する。本実施の形態に係る半導体装置は、以下で説明する昇圧回路単体の形態、または以下で説明する昇圧回路が他の機能の回路とともに搭載された半導体集積回路の形態をとりえる。以下では、本実施の形態に係る半導体装置における昇圧回路の部分について説明する。
図１に示すように、本実施の形態に係る昇圧回路１０は、ポンプ回路１１−１、１１−２、１８、１９、分圧部１３、比較部１４、ＮＡＮＤ回路１５、インバータ１６、クロック生成部１７、レベルシフタ２７、Ｐ型のＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ（以下、「ＰＭＯＳトランジスタ」）ＰＴ１、ＰＴ２を含んで構成されている。ポンプ回路１１−１、１１−２、１８、１９によって本実施の形態に係るポンプ部３０が構成されている。
また、昇圧回路１０は、イネーブル端子ＥＮ、クロック入力端子ＣＫＥＰを備えている。以下では、イネーブル端子ＥＮに入力される信号を「イネーブル信号ｅｎ」、クロック入力端子ＣＫＥＰに入力されるクロック信号を「クロック信号ｃｋｅｐ」という場合がある。イネーブル信号ｅｎは昇圧回路１０の有効、無効を切り替える制御信号であり、昇圧回路１０を動作させる「昇圧回路動作モード」では電源ＶＤＤの電位Ｖｄの信号（以下、「Ｈ」）とされ、昇圧回路１０を動作させない「昇圧回路非動作モード」では接地レベルの信号（以下、「Ｌ」）とされる。一方、昇圧回路動作モードではクロック入力端子ＣＫＥＰにクロック信号ｃｋｅｐが入力され、昇圧回路非動作モードではクロック入力端子ＣＫＥＰにＬが入力される。
また、図１に示すリファレンス端子ＲＥＦは、昇圧電位（出力電位）の基準となる電位の入力端子であり、リファレンス電位Ｖｒｅｆが常時入力される。出力端子ＶＥＰは昇圧電源端子であり、昇圧回路動作モードでは昇圧回路１０の電源電位よりも高い電位となり、昇圧回路非動作モードでは電源電位となる。なお、図１に示すように本実施の形態では昇圧回路１０の高電位側は、電源電位Ｖｄの電源ＶＤＤに接続されている。
ポンプ回路１１−１、１１−２、１８、１９は、ポンプ回路１１−１の入力端子ＩＮに入力された電位（本実施の形態では、電源ＶＤＤの電位Ｖｄ）に基づいて逐次昇圧を行い、目標とする電位を昇圧回路１０の出力端子ＶＥＰから出力する。ポンプ回路１１−１の入力端子ＩＮ（ポンプ部３０の入力端子でもある）は電源ＶＤＤに接続される一方、出力端子ＯＵＴはポンプ回路１１−２の入力端子ＩＮと共通にノードＮ４に接続されている。
ポンプ回路１１−２の出力端子ＯＵＴはポンプ回路１８の入力端子ＩＮと共通にノードＮ５に接続されている。ポンプ回路１８の出力端子ＯＵＴはポンプ回路１９の入力端子ＩＮと共通にノードＮ６に接続されている。ポンプ回路１９の出力端子ＯＵＴはＰＭＯＳトランジスタＰＴ２のドレイン端子、分圧部１３の入力端子ＩＮ０、レベルシフタ２７の入力端子ＩＮ０と共通に出力端子ＶＥＰに接続されている。
分圧部１３は、出力端子ＶＥＰに出力された電圧を分圧し、負帰還用の電位を生成する。分圧部１３の入力端子ＩＮ１は比較部１４の入力端子ＩＮ２、レベルシフタ２７の入力端子ＩＮ１、ＰＭＯＳトランジスタＰＴ１のゲート端子と共通にイネーブル端子ＥＮに接続されている。分圧部１３の出力端子ＯＵＴは比較部１４の入力端子ＩＮ１に接続されている。
比較部１４は、分圧部１３から出力された電位をリファレンス電位Ｖｒｅｆと比較し、比較結果を出力する。比較部１４の入力端子ＩＮ０はリファレンス端子ＲＥＦに接続されている。比較部１４の出力端子ＯＵＴはＮＡＮＤ回路１５の一方の入力端子と共通にノードＮ７に接続されている。ＮＡＮＤ回路１５の他方の入力端子はクロック入力端子ＣＫＥＰに接続されている。ＮＡＮＤ回路１５の出力端子はインバータ１６の入力端子に接続されている。インバータ１６の出力端子はクロック生成部１７の入力端子ＩＮと共通にノードＮ８に接続されている。
レベルシフタ２７の出力端子ＯＵＴはＰＭＯＳトランジスタＰＴ２のゲート端子に接続されている。ＰＭＯＳトランジスタＰＴ２のソース端子はＰＭＯＳトランジスタＰＴ１のドレイン端子に接続されている。ＰＭＯＳトランジスタＰＴ１のソース端子は電源ＶＤＤに接続されている。
クロック生成部１７はポンプ回路１１−１、１１−２、１８、１９で用いるクロック信号を、クロック信号ｃｋｅｐに基づいて生成する回路である。クロック生成部１７の出力端子ＯＵＴ０は、ポンプ回路１１−１の入力端子ＣＬＫ１、ポンプ回路１８の入力端子ＣＬＫ１と共通にノードＮ０に接続されている。クロック生成部１７の出力端子ＯＵＴ１は、ポンプ回路１１−１の入力端子ＣＬＫ２、ポンプ回路１８の入力端子ＣＬＫ２と共通にノードＮ１に接続されている。クロック生成部１７の出力端子ＯＵＴ２は、ポンプ回路１１−２の入力端子ＣＬＫ１、ポンプ回路１９の入力端子ＣＬＫ１と共通にノードＮ２に接続されている。クロック生成部１７の出力端子ＯＵＴ３は、ポンプ回路１１−２の入力端子ＣＬＫ２、ポンプ回路１９の入力端子ＣＬＫ２と共通にノードＮ３に接続されている。
なお、以下では、出力端子ＯＵＴ０から出力されるクロック信号を「クロック信号ｃｌｏｃｋ０」、出力端子ＯＵＴ１から出力されるクロック信号を「クロック信号ｃｌｏｃｋ１」、出力端子ＯＵＴ２から出力されるクロック信号を「クロック信号ｃｌｏｃｋ２」、出力端子ＯＵＴ３から出力されるクロック信号を「クロック信号ｃｌｏｃｋ３」と表記する。
図４を参照して、クロック信号ｃｌｏｃｋ０〜ｃｌｏｃｋ３の位相関係について説明する。図４（ｂ）はクロック信号ｃｋｅｐの波形を、図４（ｄ）のノードＮ０、Ｎ３はクロック信号ｃｌｏｃｋ０、ｃｌｏｃｋ３の波形を、図４（ｅ）のノードＮ１、Ｎ２はクロック信号ｃｌｏｃｋ１、ｃｌｏｃｋ２の波形を、各々示している。図４に示すように、本実施の形態では、クロック信号ｃｌｏｃｋ０およびｃｌｏｃｋ３をクロック信号ｃｋｅｐと同相の信号とし、クロック信号ｃｌｏｃｋ１およびｃｌｏｃｋ２をクロック信号ｃｋｅｐの反転信号としている。
レベルシフタ２７は昇圧回路非動作モードにおいて、出力端子ＶＥＰの電位を電源ＶＤＤの電位Ｖｄに固定する機能を有する。すなわち、昇圧回路非動作モードではイネーブル信号ｅｎはＬであることからＰＭＯＳトランジスタＰＴ１、ＰＴ２はオンとなり、出力端子ＶＥＰの電位は電源ＶＤＤの電位Ｖｄとなる。一方、昇圧回路動作でモードにおいてはイネーブル信号ｅｎがＨであることからＰＭＯＳトランジスタＰＴ１、ＰＴ２はオフし、出力端子ＶＥＰの電位はポンプ回路で昇圧された電位となる。換言すると、昇圧回路１０の出力電位の初期値は電位Ｖｄであり、電位Ｖｄから順次昇圧される。
次に、図２および図３を参照して、本実施の形態に係るポンプ回路１１−１、１１−２、１８、１９について説明する。
ここで、ポンプ部３０は、ポンプ部３０の入力端子に入力された電位に基づき、クロック信号に同期して、直列に接続されたポンプ回路が前段から受け渡された昇圧電位をさらに昇圧する動作を順次実行することにより、高電位の電圧を発生する。従って、ポンプ回路の後段になるほど昇圧用キャパシタ（容量）に印加される電位差が大きくなる。一方、キャパシタは、一般に種類によって耐圧、専有面積等が異なる。換言すれば、ポンプ部３０を構成する個々のポンプ回路について、必ずしもすべて同じ種類のキャパシタを用いる必要はない。
より具体的には、例えばＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）キャパシタとＭＯＳキャパシタとを比較すると、ＭＯＳキャパシタの方がＭＩＭキャパシタより耐圧が大きい場合がある。そこで、本実施の形態では、ポンプ部３０の初段を含む所定の個数のポンプ回路の昇圧用キャパシタをＭＩＭキャパシタとし、残余のポンプ回路の昇圧用キャパシタをＭＯＳキャパシタで構成することとした。さらに、本実施の形態では、ＭＩＭキャパシタとＭＯＳキャパシタとは半導体集積回路で構成した場合に互いに異なる層に配置されることに着目し、ＭＩＭキャパシタとＭＯＳキャパシタとを半導体集積回路の縦方向（積層方向）に積層することとした。このことにより、昇圧回路１０、さらには昇圧回路１０を搭載した半導体装置のレイアウト面積の大幅な削減が可能となった。
より具体的には、本実施の形態では、図１に示すポンプ回路１１−１、１１−２（以下、総称する場合は「ポンプ回路１１」）にＭＩＭキャパシタを用い、ポンプ回路１８、１９にＭＯＳキャパシタを用いている。また、本実施の形態に係る昇圧回路１０では、出力端子ＶＥＰに接続されるポンプ回路には出力段用として付加的な回路が追加されており、ポンプ回路１９がこの出力段用ポンプ回路に相当する。なお、本実施の形態ではポンプ回路の段数を４段としているが、これに限られず、昇圧回路１０の出力電位に応じて必要となる段数としてよい。また、ＭＩＭキャパシタを用いたポンプ回路の段数と、ＭＯＳキャパシタを用いたポンプ回路の段数の割り振りも特に限定されず、各キャパシタの耐圧、出力される昇圧電位等を勘案して決定してよい。例えば、フラッシュメモリでは消去電位として最大１１Ｖ程度要求される。この場合、ＭＩＭキャパシタの耐圧を仮に５Ｖとすれば、例えば４Ｖ程度までの昇圧電位のポンプ回路にＭＩＭキャパシタを用い、４Ｖを越える昇圧電位のポンプ回路にＭＯＳキャパシタを用いてポンプ部を構成すればよい。
図２（ａ）に示すように、本実施の形態に係るポンプ回路１１は、Ｎ型のＭＯＳトランジスタ（以下、「ＮＭＯＳトランジスタ」）ＮＴ１、ＮＴ２、キャパシタＣＭ１、ＣＭ２を含んで構成されている。キャパシタＣＭ１、ＣＭ２がＭＩＭキャパシタである。入力端子ＩＮ、入力端子ＣＬＫ１、入力端子ＣＬＫ２、出力端子ＯＵＴは、図１のポンプ回路１１−１、ポンプ回路１１−２の入力端子ＩＮ、入力端子ＣＬＫ１、入力端子ＣＬＫ２、出力端子ＯＵＴに各々相当する。
ＮＭＯＳトランジスタＮＴ１のドレイン端子はＮＭＯＳトランジスタＮＴ２のドレイン端子と共通に入力端子ＩＮに接続されている。ＮＭＯＳトランジスタＮＴ１のゲート端子はＮＭＯＳトランジスタＮＴ２のソース端子、キャパシタＣＭ２の一方の電極と共通に出力端子ＯＵＴに接続されている。ＮＭＯＳトランジスタＮＴ１のソース端子はＮＭＯＳトランジスタＮＴ２のゲート端子、キャパシタＣＭ１の一方の電極と共通にノードＮ１１に接続されている。ポンプ回路１１−１では、キャパシタＣＭ２の他方の電極に接続された入力端子ＣＬＫ１からクロック信号ｃｌｏｃｋ０が入力され、キャパシタＣＭ１の他方の電極に接続された入力端子ＣＬＫ２からクロック信号ｃｌｏｃｋ１が入力される。一方、ポンプ回路１１−２では、キャパシタＣＭ２の他方の電極に接続された入力端子ＣＬＫ１からクロック信号ｃｌｏｃｋ２が入力され、キャパシタＣＭ１の他方の電極に接続された入力端子ＣＬＫ２からクロック信号ｃｌｏｃｋ３が入力される。
図２（ｂ）に示すように、ポンプ回路１８は、ＮＭＯＳトランジスタＮＴ３、ＮＴ４、キャパシタＣＣ１、ＣＣ２を含んで構成されている。キャパシタＣＣ１、ＣＣ２はＭＯＳキャパシタである。すなわち、キャパシタＣＣ１、ＣＣ２は、各々ソースとドレインを接続させたＮＭＯＳトランジスタで構成されている。入力端子ＩＮ、ＣＬＫ１、ＣＬＫ２、出力端子ＯＵＴは、図１のポンプ回路１８の入力端子ＩＮ、ＣＬＫ１、ＣＬＫ２、出力端子ＯＵＴに各々相当する。回路接続は図２（ａ）に示すポンプ回路１１と同様なので説明を省略する。ポンプ回路１８では、キャパシタＣＣ２の他方の電極に接続された入力端子ＣＬＫ１からクロック信号ｃｌｏｃｋ０が入力され、キャパシタＣＣ１の他方の電極に接続された入力端子ＣＬＫ２からクロック信号ｃｌｏｃｋ１が入力される。
図３に示すように、ポンプ回路１９は、ＮＭＯＳトランジスタＮＴ５、ＮＴ６、ＮＴ７、キャパシタＣＣ３、ＣＣ４を含んで構成されている。キャパシタＣＣ３、ＣＣ４はＭＯＳキャパシタである。すなわち、キャパシタＣＣ３、ＣＣ４は、各々ソースとドレインを接続させたＮＭＯＳトランジスタで構成されている。入力端子ＩＮ、ＣＬＫ１、ＣＬＫ２、出力端子ＯＵＴは、図１のポンプ回路１９の入力端子ＩＮ、ＣＬＫ１、ＣＬＫ２、出力端子ＯＵＴに各々相当する。ポンプ回路１９は、図２（ｂ）に示すポンプ回路１８にＮＭＯＳトランジスタＮＴ７を追加して構成されている。ＮＴ７は出力段における逆流防止用のＮＭＯＳトランジスタであり、出力端子ＶＥＰから電流が逆方向（負荷と反対の方向）に流れるのを防いでいる。ポンプ回路１９では、キャパシタＣＣ４の他方の電極に接続された入力端子ＣＬＫ１からクロック信号ｃｌｏｃｋ２が入力され、キャパシタＣＣ３の他方の電極に接続された入力端子ＣＬＫ２からクロック信号ｃｌｏｃｋ３が入力される。
次に、ポンプ回路の動作についてより詳細に説明する。ポンプ回路１１−１、１１−２、１８、１９は各々入力されるクロック信号に応じた動作をするが、基本的な動作は同じなので、図２（ａ）を参照し、主としてポンプ回路１１を例示して説明する。
図２（ａ）において、まず、入力端子ＩＮには電位ＶＩＮが印加され、入力端子ＣＬＫ１がＬ（＝０Ｖ）、入力端子ＣＬＫ２がＨ（＝Ｖｄ）の状態で停止している場合を考える。ノードＮ１１と出力端子ＯＵＴの電位は、ＮＭＯＳトランジスタＮＴ１、ＮＭＯＳトランジスタＮＴ２のリークによりともにＶＩＮとなっている。そのため、キャパシタＣＭ２には電位差ＶＩＮに応じた電荷が蓄えられ、キャパシタＣＭ１にはＶＩＮからＶｄを差し引いた電位差（ＶＩＮ−Ｖｄ）に応じた電荷が蓄えられる。
次に、入力端子ＣＬＫ１にＨ、入力端子ＣＬＫ２にＬの信号が印加されると、キャパシタＣＭ２の他方の端子には電位Ｖｄが印加されるため、カップリングにより出力端子ＯＵＴの電位は（ＶＩＮ＋Ｖｄ）となる。その結果ＮＭＯＳトランジスタＮＴ１はオンとなるため、ノードＮ１１の電位はＶＩＮとなり、ＮＭＯＳトランジスタＮＴ２はオフとなる。
この時、キャパシタＣＭ１の他方の電極の電位はＬであることから、キャパシタＣＭ１には電位差ＶＩＮに応じた電荷が蓄えられ、キャパシタＣＭ２は出力端子ＯＵＴにおいて電流が消費されない限り電位差ＶＩＮに応じた電荷が蓄えられたままである。
さらに入力端子ＣＬＫ１にＬ、入力端子ＣＬＫ２にＨの信号が印加されると、キャパシタＣＭ１の他方の電極には電位Ｖｄが印加されるため、カップリングによりノードＮ１１は（ＶＩＮ＋Ｖｄ）となる。その結果、ＮＭＯＳトランジスタＮＴ２はオンとなるため、出力端子ＯＵＴの電位はＶＩＮとなり、ＮＭＯＳトランジスタＮＴ１はオフとなる。この時、キャパシタＣＭ２には、出力端子ＯＵＴにおいて電流の消費が無い限り電位差ＶＩＮに応じた電荷が蓄えられ、キャパシタＣＭ１には電位差ＶＩＮに応じた電荷が蓄えられたままである。
ＭＯＳキャパシタを用いたポンプ回路１８、１９も基本的には上記のポンプ回路１１と同様に動作するが、昇圧用キャパシタがＭＯＳキャパシタであることから、キャパシタＣＣＣ１とＣＣ２、あるいはキャパシタＣＣ３とＣＣ４に蓄えられる電荷が、ＮＭＯＳトランジスタの閾値をＮＶＴとした場合に、電位差（ＶＩＮ−ＮＶＴ）に応じた電荷となる点が異なる。ポンプ部３０では、ポンプ部３０を構成する各ポンプ回路が、クロック信号ｃｌｏｃｋ０〜ｃｌｏｃｋ３に基づいて上記の動作を順次行い、昇圧電位を逐次伝達することによって昇圧が行われる。
次に、昇圧動作に伴う各部の波形を示す図４を併せて参照し、昇圧回路１０による昇圧動作について説明する。まず、図１における各ブロックの動作は以下のようになっている。すなわち、図１において、レベルシフタ２７はＩＮ１がＨの時、ＯＵＴにＩＮ０の電位レベルを出力し、ＩＮ１がＬの時、ＯＵＴにＬを出力する。分圧部１３はＩＮ１がＨの時、ＩＮ０の電位レベルを分圧してＯＵＴに出力し、ＩＮ１がＬの時、ＯＵＴはＬを出力する。比較部１４はＩＮ２がＨの時、ＩＮ０とＩＮ１の電位レベルを比較し、ＯＵＴに判定結果を出力する。この時、ＩＮ０の電位レベルよりＩＮ１の電位レベルが高いとＯＵＴはＬを出力し、ＩＮ０の電位レベルよりＩＮ１の電位レベルが低いとＯＵＴはＨを出力する。一方、ＩＮ２がＬの時は、ＯＵＴはＬを出力する。クロック生成部１７はＩＮに入力されたクロック信号ｃｋｅｐと同相の信号をＯＵＴ０とＯＵＴ３に出力し、クロック信号ｃｋｅｐの反転信号をＯＵＴ１とＯＵＴ２に出力する。
図１において、昇圧回路非動作モードの場合、イネーブル端子ＥＮとクロック入力端子ＣＫＥＰはともにＬとなる。その時、ノードＮ０、ノードＮ３、ノードＮ７、ノードＮ８の各々はＬとなり、ノードＮ１、ノードＮ２はともにＨとなる。また、ＰＭＯＳトランジスタＰＴ１とＰＭＯＳトランジスタＰＴ２はともにオンとなるため、出力端子ＶＥＰの電位はＶｄとなる。この時、ポンプ回路１１−２、１１−２、１８、１９は入力端子ＩＮと同じ電位レベルが出力端子ＯＵＴに出力されるため、ノードＮ４、ノードＮ５、ノードＮ６の電位もすべてＶｄとなる。図４のタイミングチャートにおける時刻ｔ１までの昇圧回路非動作モードの波形がこの状態を表している。
一方、昇圧回路動作モードの場合、イネーブル端子ＥＮにＨが印加され、クロック入力端子ＣＫＥＰにクロック信号ｃｋｅｐが入力される。その時、分圧部１３は出力端子ＶＥＰの電位を分圧して出力し、比較部１４は出力端子ＶＥＰを分圧した電位とリファレンス電位Ｖｒｅｆを比較する。また、ＰＭＯＳトランジスタＰＴ１とＰＭＯＳトランジスタＰＴ２はともにオフとなる。イネーブル端子ＥＮがＬからＨに遷移した直後は、出力端子ＶＥＰの電位はＶｄであり、所望の電位レベルに達していないため、比較部１４はＨを出力する。その結果クロック信号ｃｋｅｐはノードＮ８に出力される。
クロック入力端子ＣＫＥＰがＨの時、ノードＮ０とノードＮ３はＨ、ノードＮ１とノードＮ２はＬとなり、ノードＮ４とノードＮ５はともに２ＶＤＤとなる。その状態からクロック入力端子ＣＫＥＰがＬに遷移した時、ノードＮ５とノードＮ６の電位は３ＶＤＤとなる。その状態からクロック入力端子ＣＫＥＰがＨに遷移した時、ノードＮ６と出力端子ＶＥＰの電位は（４ＶＤＤ−ＮＶＴ）となる。図４のタイミングチャートにおける時刻ｔ１からｔ２までの昇圧回路動作モードの昇圧動作部分の波形図がこの状態を表している。出力端子ＶＥＰの電位が上昇し、所望の電位に達すると。比較部１４はＬを出力するため、ノードＮ８はクロック入力端子ＣＫＥＰのレベルに関わらずＬ固定となる。図４のタイミングチャートにおける時刻ｔ２以降の昇圧回路動作モードの昇圧停止部分の波形図がこの状態を表している。
次に、図５を参照して、本実施の形態に係るＭＩＭキャパシタとＭＯＳキャパシタの積層方法について説明する。図５は、昇圧回路１０のＭＩＭキャパシタＣＭ、ＭＯＳキャパシタＣＣが積層された領域の縦断面図である。上述したように、本実施の形態に係る昇圧回路１０では、レイアウト面積削減のためにＭＩＭキャパシタＣＭとＭＯＳキャパシタＣＣとを混用し、さらにＭＩＭキャパシタＣＭとＭＯＳキャパシタＣＣとを半導体装置の積層方向（縦方向）に積層する構成を採用している。本実施の形態では、配線層として４層の配線層を適用した形態を例示して説明するが、むろん何層の配線層に適用した形態としてもよい。ここで、４層の配線層の各々を、基板に近い側から「第１メタルＭ１」、「第２メタルＭ２」、「第３メタルＭ３」、「第４メタルＭ４」とよぶ。
ＭＯＳキャパシタＣＣは、昇圧回路１０が搭載された半導体装置のＭＯＳトランジスタを用いて形成される。図５に示すように、半導体基板２０の主面３１上に形成されたＭＯＳトランジスタのソース、ドレインに相当するアクティブ領域２１は、その両端がコンタクト２３に接続され、第１メタルＭ１を経由し、ビア２４を介して第２メタルＭ２で短絡されている。一方、ＭＯＳトランジスタのゲート２２はコンタクト２３を介して第１メタルＭ１に接続されている。つまり、ＭＯＳキャパシタＣＣでは、ゲート２２が一方の電極、アクティブ領域２１が他方の電極となっている。そして、ゲート２２とアクティブ領域２１との間にキャパシタの誘電体が配置されるが、本実施の形態ではこの誘電体をゲート酸化膜を用いて形成している。なお、本実施の形態では、アクティブ領域２１側の電極を第２メタルＭ２まで上げて配線接続する形態を例示して説明したが、これに限られず、第１メタルＭ１内で双方の電極を配線する形態としてもよい。
一方、ＭＩＭキャパシタＣＭは、電極に配線層を用い、間に誘電体を挟んだ構成となっている。すなわち、第３メタルＭ３で一方の電極が形成され、該電極はビア２６によって第４メタルに接続されている。また、配線層とは異なる層のキャパシタメタル２５で他方の電極が形成され、該電極はビアを介して第４メタルＭ４に接続されている。本実施の形態では、第３メタルＭ３とキャパシタメタル２５との間に配置される誘電体に、一例としてシリコン酸窒化膜（ＳｉＯＮ膜）を用いている。なお、本実施の形態では、配線層とは別にキャパシタメタル２５を設ける形態を例示して説明したが、これに限られず、キャパシタメタル２５の代わりに配線層、例えば第４メタルＭ４を用いてもよい。
以上のように、本実施の形態に係る昇圧回路１０では、ＭＩＭキャパシタＣＭとＭＯＳキャパシタＣＣとが積層して配置されるので、レイアウトにおけるＭＩＭキャパシタＣＭとＭＯＳキャパシタＣＣとの重複部分の面積に相当する面積を削減することができる。例えば、レイアウト上におけるＭＩＭキャパシタＣＭの面積とＭＯＳキャパシタＣＣの面積とが略等しければ、レイアウト面積は半分ですむ。
次に、図６を参照して、ＭＩＭキャパシタＣＭ、ＭＯＳキャパシタＣＣを含む昇圧回路１０のレイアウトの一例について説明する。図６は、５段のポンプ回路を備えたポンプ部３０Ａのレイアウトの例である。ポンプ部３０Ａでは、初段を含む最初の２つのポンプ回路をＭＩＭキャパシタＣＭを用いたポンプ回路とし、最終段を含む残余のポンプ回路をＭＯＳキャパシタＣＣを用いたポンプ回路としている。
図６（ａ）は、ポンプ回路１８（図２（ｂ）参照）のレイアウトの一例を示している。
図６（ａ）において、ＮＭＯＳトランジスタＮＴ３、ＮＴ４はトランジスタ領域ＴＡ１に配置され、キャパシタＣＣ１、ＣＣ２はキャパシタ領域ＣＡ１に配置されている。すなわち、キャパシタ領域ＣＡ１にはＭＯＳキャパシタＣＣが配置される。一方、図６（ｂ）は、ポンプ回路１１（図２（ａ）参照）のレイアウトの一例を示している。図６（ｂ）において、ＮＭＯＳトランジスタＮＴ１、ＮＴ２はトランジスタ領域ＴＡ２に配置され、キャパシタＣＭ１、ＣＭ２はキャパシタ領域ＣＡ２に配置されている。すなわち、キャパシタ領域ＣＡ２にはＭＩＭキャパシタＣＭが配置される。
図６（ｃ）は、図６（ａ）と（ｂ）とを組み合わせたポンプ部３０Ａ全体のレイアウトを示している。図６（ｃ）のレイアウト例では、ポンプ回路１８であるポンプ回路１８−１、１８−２、１８−３を横一列に並べ、その上にポンプ回路１１であるポンプ回路１１−１、１１−２を重ねた配置としている。ただし、ポンプ回路１１−２は左右を反転させている。図６（ｃ）に示すように、トランジスタ領域ＴＡ１とＴＡ２とは重ねて配置させることはできないが、キャパシタ領域ＣＡ２は、トランジスタ領域ＴＡ１、キャパシタ領域ＣＡ１に重ねて配置することができる。
以上のようなレイアウト方法を採用した本実施の形態に係る昇圧回路１０、あるいは昇圧回路１０を搭載した半導体装置によれば、レイアウト面積を大幅に削減することが可能となる。
［第２の実施の形態］
図７を参照して、本実施の形態に係る昇圧回路について説明する。本実施の形態は、上記昇圧回路１０において、ＭＩＭキャパシタＣＭとＭＯＳキャパシタＣＣとの間にシールド配線を配置した形態である。従って、昇圧回路、ポンプ回路の構成は上記昇圧回路１０と同様なので、説明を省略する。
図７に示すように、本実施の形態に係る昇圧回路では第１メタルＭ１〜第５メタルＭ５を備えた５層の配線層を用いている。第１メタルＭ１および第２メタルＭ２を含んで構成されたＭＯＳキャパシタＣＣの部分は図５と同様である。また、第４メタルＭ４と第５メタルＭ５を含んで構成されたＭＩＭキャパシタＣＭの部分は、図５における第３メタルＭ３、第４メタルＭ４を各々第４メタルＭ４、第５メタルＭ５としたものであり、基本的には図５におけるＭＩＭキャパシタＣＭと同じである。
図７に示すように、本実施の形態では、ＭＯＳキャパシタＣＣとＭＩＭキャパシタＣＭとの間に第３メタルＭ３を用いたシールド配線を設けている。該シールド配線により、昇圧回路の動作時におけるＭＩＭキャパシタＣＭとＭＯＳキャパシタＣＣとの間の干渉を抑制することができる。ＭＩＭキャパシタＣＭとＭＯＳキャパシタＣＣとの間の干渉が抑制されると波形の歪等も抑制されるので、昇圧効率の劣化も抑制される。本シールド配線は、特にＭＩＭキャパシタＣＭとＣＭＯＳキャパシタＣＣとが近い位置に配置される場合に特に有効である。本シールド配線により、相互の干渉を抑制しつつ、ＭＩＭキャパシタＣＭの下層にＭＯＳキャパシタＣＣを配置することが可能となり、本昇圧回路、あるいは本昇圧回路が組み込まれた半導体装置のレイアウト面積を効果的に縮小し、かつ昇圧効率の劣化を抑制させることが可能となる。
ここで、本実施の形態では、シールド配線を１層設ける形態を例示して説明したが、これに限られず必要となる層数設ける形態としてもよい。例えば、ＭＩＭキャパシタＣＭの下層に１層のシールド配線、ＭＯＳキャパシタＣＣの上層に１層のシールド配線を配置させて、２層のシールド配線を設ける形態としてもよい。
なお、上記各実施の形態では、ポンプ回路に用いる昇圧用キャパシタを積層させる形態を例示して説明したが、これに限られず、半導体装置内の他のキャパシタ同士を積層させる形態としてもよい。例えば、半導体装置内の各機能ブロックごとのバイパスコンデンサをＭＩＭキャパシタとＭＯＳキャパシタに割り振り、両者を積層させる構成としてもよい。
また、上記各実施の形態では、ＭＩＭキャパシタを最上層の配線層（トップメタル）とその下層の配線層で構成する形態を例示して説明したが、これに限られず、トップメタルを用いないで、両方の電極を内層の配線層を用いて構成してもよい。
また、上記各実施の形態では、昇圧用キャパシタとしてＭＩＭキャパシタ、ＭＯＳキャパシタを用いる形態を例示して説明したが、これに限られず、他の種類のキャパシタを用いた形態としてもよい。例えば、ＭＩＭキャパシタの代わりにＭＯＭ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｍｅｔａｌ）キャパシタを用い、ＭＯＭキャパシタとＭＯＳキャパシタを積層させる形態としてもよい。
また、上記各実施の形態では、図１に示す昇圧回路１０に本発明を適用した形態を例示して説明したが、昇圧回路１０は一例であって他の方式の昇圧回路に本発明を適用してもよい。同様に、上記各実施の形態では、図２、図３に示すポンプ回路に本発明を適用した形態を例示して説明したが、図２、図３に示すポンプ回路は一例であって他の方式のポンプ回路に本発明を適用してもよい。
１０ 昇圧回路
１１−１、１１−２ ポンプ回路
１３ 分圧部
１４ 比較部
１５ ＮＡＮＤ回路
１６ インバータ
１７ クロック生成部
１８、１９ ポンプ回路
２０ 半導体基板
２１ アクティブ領域
２２ ゲート
２３ コンタクト
２４ ビア
２５ キャパシタメタル
２６ ビア
２７ レベルシフタ
３０、３０Ａ ポンプ部
３１ 主面
Ｍ１ 第１メタル
Ｍ２ 第２メタル
Ｍ３ 第３メタル
Ｍ４ 第４メタル
Ｍ５ 第５メタル
Ｎ１〜Ｎ１４ ノード
ＮＴ１〜ＮＴ７ ＮＭＯＳトランジスタ
ＰＴ１、ＰＴ２ ＰＭＯＳトランジスタ
ＣＣ、ＣＣ１〜ＣＣ４ ＭＯＳキャパシタ
ＣＭ、ＣＭ１〜ＣＭ２ ＭＩＭキャパシタ
ＣＡ１、ＣＡ２ キャパシタ領域
ＴＡ１、ＴＡ２ トランジスタ領域
ＥＮ イネーブル端子
ＣＫＥＰ クロック入力端子
ＶＥＰ 出力端子
ＲＥＦ リファレンス端子
ＶＤＤ 電源
Ｖｄ 電位
ｃｌｏｃｋ０〜ｃｌｏｃｋ３ クロック信号

Claims (8)

  1. 半導体基板と、
    前記半導体基板の主面上に形成されるとともに予め定められた機能を有する少なくとも１つの回路ブロックと、
    前記回路ブロックを接続する複数の金属層を備えた配線層と、
    前記回路ブロックに接続されるとともに前記金属層を用いた第１の容量、および前記半導体基板の主面内に形成されたアクティブ領域を用いた第２の容量とが混在した複数の容量と、を含み、
    前記第１の容量の少なくとも１つと前記第２の容量の少なくとも１つが半導体層の積層方向に積層された
    半導体装置。
  2. 前記第１の容量を構成する誘電体が前記半導体層の層間膜で形成された
    請求項１に記載の半導体装置。
  3. 前記層間膜がシリコン酸窒化膜である
    請求項２に記載の半導体装置。
  4. 前記回路ブロックが、各々昇圧用容量を備え入力された電圧を順次昇圧するとともに直列に接続された複数のチャージポンプ回路を含む昇圧回路であり、
    前記複数のチャージポンプ回路の最初のチャージポンプ回路を含む予め定められた個数のチャージポンプ回路の前記昇圧用容量が前記第１の容量で形成され、前記複数のチャージポンプ回路の残りのチャージポンプ回路の前記昇圧用容量が前記第２の容量で形成されるとともに少なくとも１つの前記第１の容量と少なくとも１つの前記第２の容量とが積層された
    請求項１から請求項３のいずれか１項に記載の半導体装置。
  5. 前記複数のチャージポンプ回路の各々は、前記昇圧用容量の電荷流入を制御するＭＯＳトランジスタを備え、
    前記第２の容量は、前記ＭＯＳトランジスタを用いて形成されるとともに前記ＭＯＳトランジスタのゲート酸化膜が誘電体とされた
    請求項４に記載の半導体装置。
  6. 前記第２の容量と前記ＭＯＳトランジスタとが同じ層に形成されている
    請求項５に記載の半導体装置。
  7. 前記第１の容量が、ＭＩＭ容量またはＭＯＭ容量である
    請求項１から請求項６のいずれか１項に記載の半導体装置。
  8. 前記第１の容量と前記第２の容量との間に、前記第１の容量と前記第２の容量とを相互に遮蔽する少なくとも１層の遮蔽層をさらに含む
    請求項１から請求項７のいずれか１項に記載の半導体装置。
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