JP5058081B2 - 昇圧回路 - Google Patents

Description

本発明は、高電圧を生成するドライバＩＣ、不揮発性半導体メモリ、及び半導体集積回路などに使用される昇圧回路に関する。

従来、昇圧回路としては、コイルを用いたものと、容量素子を用いたものとがある。容量素子を用いたものは、一般的にチャージポンプと呼ばれている（例えば、特許文献１参照）。特許文献１に示すような従来の昇圧回路において、入力電圧をＶ_ＩＮ、出力電圧をＶ_ＯＵＴとすると、Ｖ_ＯＵＴのノードには出力電圧昇圧用の大きな容量が接続されている。また、Ｖ_ＩＮのノードとＶ_ＯＵＴのノードとの間には、トランスファーゲートトランジスタと呼ばれるＮＭＯＳトランジスタが挿入されている。従って、トランスファーゲートトランジスタによってＶ_ＩＮのノードとＶ_ＯＵＴのノードとは切り離されている。

なお、トランスファーゲートトランジスタのゲート電極には、ゲート電圧昇圧用の容量の一端が接続されている。ゲート電圧昇圧用の容量の他端はクロック端子に接続されており、適切なクロック信号が入力される。

更に、Ｖ_ＩＮのノードとトランスファーゲートトランジスタのゲート電極との間には、スイッチングトランジスタが挿入されている。従って、スイッチングトランジスタがＯＮ状態の場合に、トランスファーゲートトランジスタのゲート電極の電位とＶ_ＩＮのノードの電位とが同電位になる。

昇圧回路自身のリーク電流を低減するためには、トランスファーゲートトランジスタとしては閾値の高いＮＭＯＳ型のトランジスタを使用する。また、昇圧された電圧による基板バイアス効果により、トランスファーゲートトランジスタ自身の閾値も高い値にシフトされる。

このように閾値の高いトランスファーゲートトランジスタを動作させるには、ゲート電極に高い電圧をかける必要がある。トランスファーゲートトランジスタのゲート電極が接続されるノード（以下、ノードＡと示す）の電圧を高くするためには、スイッチングトランジスタのゲート電極が接続されるノード（以下、ノードＢと示す）の電圧を高くする必要がある。

昇圧回路から取り出される電圧Ｖ_ＯＵＴは、電源電圧Ｖ_ＤＤや、温度、使用されている各トランジスタの閾値のばらつきに依存する。しかし、昇圧回路からは、どのような条件下においても要求されるレベルの電圧値を出力する必要がある。すなわち、電源電圧Ｖ_ＤＤが低く、温度が低く、使用されている各トランジスタの閾値が高い条件下においても、トランスファーゲートトランジスタをＯＮさせるために、ノードＡとノードＢとに高い電圧を印加する必要がある。

しかしながら、上述のような従来の回路においては、電源電圧Ｖ_ＤＤが高く、温度が高く、使用されている各トランジスタの閾値が低い場合、必要以上の高電圧がノードＢに印加される可能性がある。すると、トランスファーゲートトランジスタやスイッチングトランジスタの各ジャンクションの耐圧限界との兼ね合いから、トランジスタの動作に不具合が発生したり、ジャンクションリークが発生したりするという問題が発生していた。
特開２００３−２５０２６３号公報（図２）

本発明は、以上の点に鑑みてなされたもので、電源電圧が高く、温度が高く、トランジスタの閾値が低い条件下においても、トランスファーゲートトランジスタに必要以上の高電圧が印加されるのを防ぐことできる、昇圧回路を提供することを目的とする。

本発明の一形態に係る昇圧回路は、電源電圧を所定の電圧値に昇圧する第１の昇圧ユニットと、前記第１の昇圧ユニットから入力された電圧を出力端子に転送するトランスファーゲートトランジスタと、前記第１の昇圧ユニットから電圧が入力される入力端子と前記トランスファーゲートトランジスタのゲート電極との間に接続されたスイッチングトランジスタと、前記スイッチングトランジスタのゲート電極に印加する電圧を昇圧するための第２のユニットと、を備えた昇圧回路であって、前記第２の昇圧ユニットは、ＮＭＯＳ型の昇圧用トランジスタを備えており、前記昇圧用トランジスタのドレイン電極は前記出力端子に接続され、前記昇圧用トランジスタのソース端子は昇圧対象の端子に接続され、前記昇圧用トランジスタのゲート電極は昇圧用容量に接続されていることを特徴とする。

電源電圧が高く、温度が高く、トランジスタの閾値が低い条件下においても、トランスファーゲートトランジスタに必要以上の高電圧が印加されるのを防ぐことできる。

以下、図面を参照して本発明の実施の形態を説明する。

始めに、本発明の実施の形態の基となる昇圧回路の構成について、図１を用いて説明する。図１は、昇圧回路の構成を説明するブロック図である。

図１に示す昇圧回路は、４相のクロック信号で駆動される昇圧回路であって、第１の昇圧ユニットとしての３基の昇圧セル１ａ，１ｂ，１ｃと、１段の昇圧回路２とが直列に接続されて構成されている。昇圧回路２の出力側には、図示しない整流トランジスタとリミッタ回路とが接続されており、これらを介して昇圧された出力電圧Ｖ_ＯＵＴが一定の値で出力される。なお、昇圧回路を構成する昇圧セルは３基でなくてもよく、４基以上を直列に接続してもよいし、逆に１基のみでもよい。

各昇圧セル１ａ〜１ｃは互いに同一構成である。ここでは代表例として、昇圧セル1ａの内部構成を図２を用いて説明する。図２は、昇圧セル１ａの内部構成を説明する回路図である。図２に示すように、昇圧セル１ａは、同一の構成を有する２段の昇圧回路１１ａ，１２ａから構成されている。ただし、昇圧回路１１ａは、２つのクロック信号ＣＬＫ１，ＬＫ４により駆動されるが、昇圧回路１２ａは、これと位相が異なる２つのクロック信号ＣＬＫ２，ＣＬＫ３により駆動される。

昇圧回路１１ａは、ＮＭＯＳ型のトランスファーゲートトランジスタＴ_１１と、ＮＭＯＳ型のスイッチングトランジスタＴ_１２と、ゲート電圧昇圧用の容量Ｃ_１１と、出力電圧昇圧用のブート容量Ｃ_１２とから構成されている。

トランスファーゲートトランジスタＴ_１１は、昇圧回路１１ａに入力された入力電圧Ｖｉを後段の昇圧回路１２ａに転送するものである。スイッチングトランジスタＴ_１２は、トランスファーゲートトランジスタＴ_１１のゲート電極と昇圧回路１１ａの入力端子とに接続されており、ＯＮ状態のときにトランスファーゲートトランジスタＴ_１１のゲート電圧と昇圧回路１１ａの入力端子の電圧とを同電位にするものである。

ゲート電圧昇圧用の容量Ｃ_１１は、一方の電極がトランスファーゲートトランジスタＴ_１１のゲート電極に接続されている。また、ゲート電圧昇圧用の容量Ｃ_１１の他方の電極は、図示しないクロック端子に接続されており、クロック信号ＣＬＫ４が入力される。ブート容量Ｃ_１２は、一方の電極がトランスファーゲートトランジスタＴ_１１の出力側（ドレイン電極）に接続されている。また、ブート容量Ｃ_１２の他方の電極は、図示しないクロック端子に接続されており、クロック信号ＣＬＫ１が入力される。

昇圧セル１ａに入力されるクロック信号ＣＬＫ１〜ＣＬＫ４は、図３に示すように、所定の”Ｈ”及び”Ｌ”の期間と周期とを有する方形波である。図３は、昇圧回路を駆動するクロック信号のタイミングチャートである。

次に、昇圧回路２の内部構成を図１を用いて説明する。昇圧回路２は、昇圧セル１ｃからの昇圧電圧を受けて、電圧Ｖ_ＯＵＴを出力する。昇圧回路２は、電圧出力回路２ａと、トランジスタＴ_３とから構成される。

電圧出力回路２ａは、トランスファーゲートトランジスタＴａ、スイッチングトランジスタＴｂ、ゲート電圧昇圧用の容量Ｃａ、及びトランジスタＴａゲート電圧プリチャージ用トランジスタＴｂのゲートブート容量Ｃｂとから構成されており、各トランジスタ、及び容量の接続は、図２を用いて説明した、昇圧セル１ａ内の１段の昇圧回路１１ａと同様である。

トランジスタＴ_３は、トランジスタＴｂのゲート電極と昇圧回路２の出力端子との間に接続されている。また、トランジスタＴ_３のゲート電極とドレイン電極（昇圧回路２の出力端子）とは接続されている。このトランジスタＴ_３によって、昇圧回路２の出力端子の電圧Ｖ_ＯＵＴがトランジスタＴｂのゲート電極に引き込まれ、スイッチングトランジスタＴｂのゲート電極が接続されているノードであるノードＮｂに印加される。

ノードＮｂに印加する電圧を更に高くする回路として、図４に示す昇圧回路が考えられる。図４は、昇圧回路の別の構成を説明するブロック図である。

図４に示す昇圧回路は、ノードＮｂに印加する電圧を更に高くするために、第２の昇圧ユニットとしてのゲート電圧昇圧回路２ｂを有する点が、図１に示す昇圧回路と異なる。ゲート電極昇圧回路２ｂは、昇圧用トランジスタとしてのトランジスタＴ_４、Ｔ_５、及び容量Ｃ_５で構成されている。

具体的には、昇圧回路２´の出力端子とノードＮｂとの間に昇圧用のＮＭＯＳトランジスタＴ_４、Ｔ_５が挿入されており、この昇圧用トランジスタＴ_５のゲート電極には、トランスファーゲートトランジスタＴａと同様にゲート電圧昇圧用の容量Ｃ_５が接続されている。この容量の他端は図示しないクロック端子ＣＬＫ４に接続されており、トランスファーゲートトランジスタＴａのゲート電圧昇圧用の容量Ｃａに入力されるクロック信号と同じクロック信号が入力される。また、昇圧用トランジスタＴ_４のゲート電極とドレイン電極（昇圧回路２´の出力端子）とは接続されている。

すなわち、昇圧用トランジスタＴ_４，Ｔ_５とゲート電極昇圧用の容量Ｃ_５とから構成されるゲート電圧昇圧回路２ｂを昇圧回路２´の出力端子とノードＮｂとの間に挿入することで、ノードＮｂの電圧を高くする。なお、上述の回路において、昇圧回路２´の出力端子とノードＮｂとの間に複数個の昇圧用トランジスタを直列的に接続して挿入すれば、ノードＮｂの電圧値をより高くすることができる。

図４に示すように、Ｖ_ＯＵＴのノードとノードＮｂとの間に２個の昇圧用トランジスタを挿入した場合、ノードＮｂを昇圧したときの電圧をＶ_Ｎｂ、電源電圧をＶ_ＤＤ、昇圧用トランジスタの閾値をＶ_{ｔｈ_ｎ１}とすると、電圧をＶ_Ｎｂは次の（１）式で表すことができる。

Ｖ_Ｎｂ＝Ｖ_ＯＵＴ＋２＊Ｖ_ＤＤ−２＊Ｖ_{ｔｈ_ｎ１} …… （１）
すなわち、図１に示す昇圧回路に比べ、右辺の第２項と第３項（Ｖ_ＤＤ−Ｖ_{ｔｈ_ｎ１}）分だけノードＮｂの電圧を昇圧することができる。

この図４に示す昇圧回路を更に改良した本発明の実施の形態に係わる昇圧回路として、図５に示す昇圧回路が考えられる。図５は、本発明の実施の形態に係わる昇圧回路の構成を説明するブロック図である。

図５に示す昇圧回路は、ノードＮｂに印加する電圧を安定化させるために、第２の昇圧ユニットとしてのゲート電圧昇圧回路２ｂ´の回路構成を改良した点が、図４に示す昇圧回路と異なる。図２を用いて説明した第１の昇圧ユニットとしての３基の昇圧セル１ａ〜１ｃの構成、昇圧回路２”を構成する電圧出力回路２ａの構成、及び、図３に示す昇圧回路を駆動するクロック信号のタイミングは、図１及び図４の昇圧回路と同様であるので、同一の構成要素については説明を省略し、ゲート電圧昇圧回路２ｂ´の回路構成についてのみ以下に説明する。

ゲート電圧昇圧回路２ｂ´は、昇圧用トランジスタとしてのトランジスタＴｃ、Ｔｄ、Ｔｅ、及び容量Ｃｃ、Ｃｄで構成されている。トランジスタＴｃは、スイッチングトランジスタＴｂのゲート電極と昇圧回路２の出力端子との間に接続されており、そのゲート電極には、容量Ｃｃ一方の電極が接続されている。容量Ｃｃの他方の電極は、図示しないクロック端子に接続されており、クロック信号ＣＬＫ４が入力される。

また、トランジスタＴｄは、トランジスタＴｃのゲート電極と昇圧回路２の出力端子との間に接続されており、そのゲート電極には、容量Ｃｄ一方の電極が接続されている。容量Ｃｄの他方の電極は、図示しないクロック端子に接続されており、クロック信号ＣＬＫ１が入力される。

更に、トランジスタＴｅは、トランジスタＴｄのゲート電極と昇圧回路２”の出力端子との間に接続されている。また、トランジスタＴｅのゲート電極とドレイン電極とは接続されている。

このように構成された昇圧回路２”において、スイッチングトランジスタＴｂのゲート電極に加えられる電圧について、説明する。ノードＮｂに加えられる電圧は、ゲート電圧昇圧回路２ｂ´により生成される。

ゲート電圧昇圧回路２ｂ´において、トランジスタＴｃのゲート電極が接続されているノードをＮｃ、トランジスタＴｄのゲート電極が接続されているノードをＮｄとし、各ノードＮｃ、Ｎｄの昇圧された電圧を説明する。なお、ゲート電圧昇圧回路２ｂ´内のトランジスタＴｃ〜Ｔｅの閾値は全て同じ値（＝Ｖｔｈ）とする。

ノードＮｄを昇圧したときの電圧Ｖ_Ｎｄは、トランジスタＴｅを経由して引き込まれた昇圧回路２の出力端子の電圧Ｖ_ＯＵＴに、トランジスタＴｅでの電圧降下と容量Ｃｄによる昇圧分を加味した値となる。すなわち、ノードＮｄを昇圧したときの電圧Ｖ_Ｎｄは、次の（２）式で表すことができる。

Ｖ_Ｎｄ＝Ｖ_ＯＵＴ＋Ｖ_ＤＤ−Ｖｔｈ …… （２）
次に、ノードＮｃを昇圧したときの電圧Ｖ_Ｎｃであるが、トランジスタＴｄのゲート電極に印加される電圧の値によって異なる。すなわち、ゲート電極に印加される電圧がＶ_ＯＵＴ＋Ｖｔｈより低い場合、トランジスタＴｄのソース電極には、ゲート電極に印加された電圧の値にトランジスタＴｄでの電圧降下分を加味した値（＝Ｖ_ＯＵＴ＋Ｖ_ＤＤ−２＊Ｖｔｈ）が出力される。

一方、ゲート電極に印加される電圧がＶ_ＯＵＴ＋Ｖｔｈ以上の場合、トランジスタＴｄのソース電極には、ドレイン電極から引き込まれた昇圧回路２の出力端子の電圧Ｖ_ＯＵＴが出力される。ノードＮｃを昇圧したときの電圧Ｖ_Ｎｃは、トランジスタＴｄのソース電極から引き込まれた電圧に、容量Ｃｃによる昇圧分を加味した値となる。すなわち、ノードＮｃを昇圧したときの電圧Ｖ_Ｎｃは、次の（３）式で表すことができる。

Ｖ_Ｎｃ＝ｍｉｎ（Ｖ_ＯＵＴ＋Ｖ_ＤＤ−２＊Ｖｔｈ，Ｖ_ＯＵＴ）＋Ｖ_ＤＤ …… （３）
なお、（３）式において、ｍｉｎ（Ａ，Ｂ）とは、ＡとＢとを比較した場合の小さいほうの値を意味する。以下、式中において同様の表記法を用いた場合、上記を意味するものとする。

次に、ノードＮｂを昇圧したときの電圧Ｖ_Ｎｂであるが、トランジスタＴｃのゲート電極に印加される電圧の値によって異なる。（ノードＮｃと同様である。）すなわち、ゲート電極に印加される電圧がＶ_ＯＵＴ＋Ｖｔｈより低い場合、トランジスタＴｃのソース電極には、ゲート電極に印加された電圧の値にトランジスタＴｃでの電圧降下分を加味した値（＝Ｖ_ＯＵＴ＋２Ｖ_ＤＤ−３＊Ｖｔｈ）が出力される。

一方、ゲート電極に印加される電圧がＶ_ＯＵＴ＋Ｖｔｈ以上の場合、トランジスタＴｃのソース電極には、ドレイン電極から引き込まれた昇圧回路２”の出力端子の電圧Ｖ_ＯＵＴが出力される。ノードＮｂを昇圧したときの電圧Ｖ_Ｎｂは、トランジスタＴｃのソース電極から引き込まれた電圧に、容量Ｃｂによる昇圧分を加味した値となる。すなわち、ノードＮｂを昇圧したときの電圧Ｖ_Ｎｂは、次の（４）式で表すことができる。

Ｖ_Ｎｂ＝ｍｉｎ（Ｖ_ＯＵＴ＋２Ｖ_ＤＤ−３＊Ｖｔｈ，Ｖ_ＯＵＴ）＋Ｖ_ＤＤ …… （４）
このように、ノードＮｂ、すなわち、スイッチングトランジスタＴｂのゲート電極には、ゲート電圧昇圧回路２ｂ´によって出力電圧Ｖ_ＯＵＴから昇圧された電圧が印加される。従って、トランスファーゲートトランジスタＴａのゲート電極（ノードＮａ）にも、ノードＮｂの電圧に応じた高い電圧が印加される。

このように、本実施の形態においては、ゲート電圧昇圧回路２ｂ´内のトランジスタＴｃ，Ｔｄは、ゲート電極に印加される電圧の値とＶ_ＯＵＴとを常に比較して、ソース電極に出力する電圧をコントロールする特性を有する。

これにより、電源電圧Ｖ_ＤＤが低く、温度が低く、かつ、トランジスタの閾値が高い条件下で、トランスファーゲートトランジスタＴａがＯＮするような高い電圧をノードＮａに印加するように回路設計を行なった場合に、電源電圧Ｖ_ＤＤが高く、温度が高く、トランジスタの閾値が低い状態で回路が動作する際にも、スイッチングトランジスタＴｂやトランスファーゲートトランジスタＴａのゲート電極に必要以上の高電圧が印加されることを防ぐことができる。従って、トランスファーゲートトランジスタＴａやスイッチングトランジスタＴｂの動作に不具合が発生したり、ジャンクションリークが発生したりすることを防ぐことができる。

なお、本実施の形態においては、ゲート電圧昇圧回路２ｂ´内に昇圧用のトランジスタＴｃ，Ｔｄを２つ配置しているが、Ｔｃのみでもよいし、逆に３つ以上配置してもよい。トランジスタＴｃのみを配置する場合、トランジスタＴｄと共に容量Ｃｄも不要となる。また、追加のトランジスタを配置する場合、昇圧用の容量も追加する必要がある。なお、追加したトランジスタと容量との接続方法はトランジスタＴｄ及び容量Ｃｄに準ずる。

本発明の昇圧回路は、例えば、ＭＥＭＳ可変容量方式に関し、ＭＥＭＳ内の駆動電極間の距離を縮めたり一定に保ったりするために必要な電圧を生成・供給するドライバＩＣ内の昇圧回路などに用いることができる。また、電源電圧よりも高い電圧を必要とする一般的な各種昇圧回路に適用できる。

昇圧回路の構成を説明するブロック図。 昇圧セル１ａの内部構成を説明する回路図。 昇圧回路を駆動するクロック信号のタイミングチャート。 昇圧回路の別の構成を説明するブロック図。 本発明の実施の形態に係わる昇圧回路の構成を説明するブロック図。

符号の説明

１ａ，１ｂ，１ｃ…昇圧セル、２…昇圧回路、２ａ…電圧出力回路、２ｂ…ゲート電圧昇圧回路、Ｔａ…トランスファーゲートトランジスタ、Ｔｂ…スイッチングトランジスタ、Ｔｃ，Ｔｄ，Ｔｅ…昇圧用トランジスタ、Ｃａ…ゲート電圧昇圧用の容量、Ｃｂ…トランジスタＴｂのゲートブート容量、Ｃｃ，Ｃｄ…昇圧用容量、

Claims (5)

1. 電源電圧を所定の電圧値に昇圧する第１の昇圧ユニットと、
   前記第１の昇圧ユニットから入力された電圧を出力端子に転送するトランスファーゲートトランジスタと、
   前記第１の昇圧ユニットから電圧が入力される入力端子と前記トランスファーゲートトランジスタのゲート電極との間に接続されたスイッチングトランジスタと、
   前記スイッチングトランジスタのゲート電極に印加する電圧を昇圧するための第２のユニットと、
   を備えた昇圧回路であって、
   前記第２の昇圧ユニットは、ＮＭＯＳ型の昇圧用トランジスタを備えており、前記昇圧用トランジスタのドレイン電極は前記出力端子に接続され、前記昇圧用トランジスタのソース端子は昇圧対象の端子に接続され、前記昇圧用トランジスタのゲート電極は昇圧用容量に接続されていることを特徴とする、昇圧回路。
2. 前記第２の昇圧ユニットは前記昇圧用トランジスタを複数備えており、複数の前記昇圧用トランジスタのそれぞれのゲート電極には、自身以外の一の前記昇圧用トランジスタのソース電極が接続されていることを特徴とする、請求項１に記載の昇圧回路。
3. 前記トランスファーゲートトランジスタの閾値が、前記スイッチングトランジスタの閾値及び前記昇圧用トランジスタの閾値よりも高い値であることを特徴とする、請求項１又は請求項２に記載の昇圧回路。
4. 前記出力端子に、電圧値が一定になるよう出力電圧を制御するためのリミッタ回路が更に接続されていることを特徴とする、請求項１から請求項３のいずれか一項に記載の昇圧回路。
5. 電源電圧を昇圧して所定の電圧を得る昇圧回路と、
   前記昇圧回路から出力された電圧が一定の値になるように制御するリミッタ回路と、
   を備えた半導体装置であって、
   前記昇圧回路は、
   電源電圧を所定の電圧値に昇圧する第１の昇圧ユニットと、
   前記第１の昇圧ユニットから入力された電圧を出力端子に転送するトランスファーゲートトランジスタと、
   前記第１の昇圧ユニットから電圧が入力される入力端子と前記トランスファーゲートトランジスタのゲート電極との間に接続されたスイッチングトランジスタと、
   ドレイン電極が前記出力端子に接続され、ソース端子が昇圧対象の端子に接続され、ゲート電極が昇圧用容量に接続された、ＮＭＯＳ型の昇圧用トランジスタを備えており、前記スイッチングトランジスタのゲート電極に印加する電圧を昇圧するための第２のユニットと、
   を備えていることを特徴とする、半導体装置。

Images