JP4109831B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、データ書き込みや消去に用いる高電圧を発生する昇圧回路を内蔵したＥＥＰＲＯＭ等の半導体装置に関する。
【０００２】
【従来の技術】
図２２は、従来よりＥＥＰＲＯＭ等に用いられる昇圧電源回路を示している。昇圧回路１は、昇圧パルスにより駆動されてチャージポンピングにより一方向に電荷転送を行う昇圧ユニットを複数段直列接続して構成される。昇圧パルスを発生するのがオシレータ３である。リミッタ２は、昇圧電圧ＶＰＰを監視して、一定レベルで昇圧動作を停止するべく、オシレータ３を制御する。これにより、図２３に示すような昇圧電圧ＶＰＰの特性が得られる。
【０００３】
一般にオシレータ３は、電源電圧依存性を有し、電源電圧が高くなるとポンピングの周期は早くなる。また昇圧回路１の能力も電源電圧が高くなると大きくなる。従って、オシレータ３の電源電圧依存性と昇圧回路１の電源電圧依存性によって、昇圧電圧ＶＰＰの立ち上がり特性は電源電圧により大きく変化する。
【０００４】
通常、昇圧回路の設計には、立ち上がり速度と電流供給能力に留意して、最悪条件下で一定の条件を満たすように昇圧ユニットのサイズを決定する。例えば、電源仕様が２．１Ｖから３．８Ｖといった広範囲にわたる場合には、昇圧回路の能力は、２．１Ｖで転送トランジスタのしきい値が高めにばらついた条件を想定して決定する。このため、３．８Ｖでしきい値が低めになった場合は、昇圧回路の能力が高くなりすぎ、昇圧電圧のオーバーシュートやリップルが大きな問題になる。
【０００５】
この様な問題を解決するため、図２４に示すように、オシレータ３の出力する昇圧パルスをクランプ回路４により振幅制限して昇圧回路１に与える方式が提案されている。クランプ回路４は、クランプ基準電圧ＣＬｒｅｆを入力することにより、電源電圧によらず一定のクランプレベルで振幅制限された昇圧パルスを発生するように構成される。
【０００６】
【発明が解決しようとする課題】
図２４の方式を用いれば、昇圧回路の電源電圧依存性なくなり、特に高電源電圧で昇圧電圧のオーバーシュートやリップルを改善できる。
しかしこの方式は、昇圧回路のすべての昇圧ユニットに対してクランプ動作を行うため、電源電圧が低くなった場合に昇圧能力の低下が問題になる。低電源電圧での昇圧能力を確保しようとすると、クランプレベルをあまり低くすることはできず、従ってオーバーシュートやリップルが残る。
【０００７】
この発明は、上記事情を考慮してなされたもので、広い電源電圧範囲で必要な昇圧能力を発揮できしかもオーバーシュートやリップル低減を可能とした昇圧回路を内蔵する半導体装置を提供することを目的としている。
【０００８】
【課題を解決するための手段】
この発明は、電源負荷と昇圧出力端子の間に複数段の昇圧ユニットを接続して構成される昇圧回路と、この昇圧回路の各昇圧ユニットを駆動する昇圧パルスの振幅を制限するためのクランプ回路と、前記昇圧回路の出力電圧を監視して前記昇圧回路及びクランプ回路の制御を行うリミッタ回路とを備えた半導体装置において、前記複数段の昇圧ユニットは、前記電源負荷側から複数の領域に分けられ、前記クランプ回路は、前記複数の領域のうち出力段側の昇圧ユニットに対して電源負荷側の昇圧ユニットに比べて大きく振幅制限された昇圧パルスを与えるように構成されていることを特徴とする。
【０００９】
この発明によると、複数段の昇圧ユニットの昇圧パルスのクランプレベルを、昇圧出力端子側で低く設定することにより、オーバーシュートやリップルを小さく抑えることができる。電源負荷側の昇圧ユニットではクランプレベルが高く、従って昇圧パルスの振幅制限が小さいため、電源電圧が低い場合も十分な昇圧能力が得られる。
【００１０】
この発明の具体的な態様として、例えば、複数段の昇圧ユニットは、電源負荷側の所定段数を含む第１の領域と、昇圧出力端子側において併設された第２の領域及び第３の領域とに分けられる。
この場合、クランプ回路による昇圧パルスのクランプによる昇圧モードとして、次のようなモードが考えられる。
【００１１】
第１モードでは、クランプ回路は、第１の領域に対して第１のクランプレベルを持ち、第２の領域に対して昇圧動作の初期に第１のクランプレベルを持ち、昇圧動作の途中でリミッタ回路からのフラグ信号に基づいて動作停止するように構成され、第３の領域に対して、第１のクランプレベルより低い第２のクランプレベルを持つように構成される。
【００１２】
第２モードでは、クランプ回路は、第１の領域に対して第１のクランプレベルを持ち、第２の領域に対して、昇圧動作の初期に第１のクランプレベルより低い第２のクランプレベルを持ち、昇圧動作の途中でリミッタ回路から得られるフラグ信号に基づいて動作停止するように構成され、第３の領域に対して、第２のクランプレベルを持つように構成される。
【００１３】
第３モードでは、クランプ回路は、第１の領域に対して第１のクランプレベルを持ち、第２の領域に対して、昇圧動作の初期に第１のクランプレベルを持ち、昇圧動作の途中でリミッタ回路から得られるフラグ信号に基づいて動作停止するように構成され、第３の領域に対して、昇圧動作の初期に第１のクランプレベルを持ち、昇圧動作の途中でリミッタ回路から得られるフラグ信号に基づいて第１のクランプレベルより低い第２のクランプレベルを持つように構成される。
【００１４】
上述の各昇圧モードにおいては、好ましくは、第２の領域の昇圧ユニットは、昇圧パルスが印加されるキャパシタの容量が、第１の領域に比べて小さく、第３の領域に比べて大きく設定されるものとする。
【００１５】
この発明の他の態様として、複数段の昇圧ユニットは、電源負荷側の所定段数を含む第１の領域と、昇圧出力端子側の第２の領域に分けられる。
この場合、昇圧ユニットの昇圧パルスが印加されるキャパシタの容量切り換えと、クランプ回路による昇圧パルスのクランプによる昇圧モードとして、次のような第４乃至第６モードが考えられる。
【００１６】
第４モードでは、第２の領域の昇圧ユニットは、昇圧パルスが印加されるキャパシタの容量が切り換え可能に構成され、クランプ回路は、第１の領域に対して第１のクランプレベルを持ち、第２の領域に対して、第１のクランプレベルより低い第２のクランプレベルを持つように構成され、且つ第２の領域の昇圧ユニットのキャパシタの容量が、昇圧動作の途中でリミッタ回路からのフラグ信号に基づいて大きい値から小さい値に切り換えられる。
【００１７】
第５モードでは、クランプ回路は、第１の領域に対して第１のクランプレベルを持ち、第２の領域に対して、昇圧動作の初期に第１のクランプレベルを持ち、昇圧動作の途中でリミッタ回路から得られるフラグ信号に基づいて第１のクランプレベルより低い第２のクランプレベルを持つように構成される。
【００１８】
第６モードでは、第２の領域の昇圧ユニットは、昇圧パルスが印加されるキャパシタの容量が切り換え可能に構成され、クランプ回路は、第１の領域に対して第１のクランプレベルを持ち、第２の領域に対して、昇圧動作の初期に第１のクランプレベルを持ち、昇圧動作の途中でリミッタ回路から得られるフラグ信号に基づいて第１のクランプレベルより低い第２のクランプレベルを持つように構成され、且つ第２の領域の昇圧ユニットのキャパシタの容量が、昇圧動作の途中でリミッタ回路からのフラグ信号に基づいて大きい値から小さい値に切り換えられる。
【００１９】
なおこの発明は、昇圧回路が４相駆動方式の場合と２相駆動方式の場合いずれにも有効である。
【００２０】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
［実施の形態１］
図１は、実施の形態１による半導体装置における昇圧回路部の構成を示す。昇圧回路１１は、後に説明するように、複数段の昇圧ユニットにより構成され且つ、複数段が３つの領域に分けられている。オシレータ１３は、昇圧回路１１を駆動するための昇圧パルスＦＡＩａを発生する回路であり、クランプ回路１４は、オシレータ１３からの昇圧パルスＦＡＩａを、昇圧回路１１の３つの領域に応じて最適のレベルで振幅制限して、昇圧回路１１に与えられる昇圧パルスＦＡＩｂ，ＦＡＩｃ，ＦＡＩｄを発生する。リミッタ回路１２は、昇圧回路１１の昇圧出力電圧を監視して、オシレータ１３やクランプ回路１４を制御するフラグ信号ＥＮＢ１，ＥＮＢ２を出力する。
【００２１】
昇圧回路１１が４相駆動型の場合には、図２に示すように、オシレータ１３が出力する昇圧パルスＦＡＩａは、φ３ａ，φ４ａ，φ５ａ，φ６ａの４相パルスであり、これがクランプ回路１４において、昇圧回路１１の領域Ａ，Ｂ，Ｃに対してそれぞれ最適化された４相の昇圧パルスＦＡＩｂ，ＦＡＩｃ，ＦＡＩｄを出力する。
昇圧回路１１が２相駆動型の場合には、図３に示すように、オシレータ１３が出力する昇圧パルスＦＡＩａは、φ１ａ，φ２ａの２相パルスであり、これがクランプ回路１４において、昇圧回路１１の領域Ａ，Ｂ，Ｃに対してそれぞれ最適化された２相の昇圧パルスＦＡＩｂ，ＦＡＩｃ，ＦＡＩｄを出力する。
【００２２】
図４は、４相駆動の場合の昇圧回路１１の構成を示している。昇圧回路１１は、ダイオード接続されたＮＭＯＳトランジスタＱＮ０からなる電源負荷を介して、電源ＶＣＣと昇圧出力端子ＶＰＰの間に複数の昇圧ユニットを接続して構成される。図４の場合、電源負荷側の４段の昇圧ユニットＡＵの範囲が第１の領域Ａであり、出力端子側には第２の領域Ｂと第３の領域Ｃが併設されている。第２の領域Ｂは２つの昇圧ユニットＢＵ，ＢＵ（ＯＵＴ）からなり、第３の領域Ｃは同様に、２つの昇圧ユニットＣＵ，ＣＵ（ＯＵＴ）からなる。
【００２３】
図５は、２相駆動の場合の昇圧回路１１の構成を示している。昇圧回路１１は、ダイオード接続されたＮＭＯＳトランジスタＱＮ０からなる電源負荷を介して、電源ＶＣＣと昇圧出力端子ＶＰＰの間に複数の昇圧ユニットを接続して構成される。この図５の場合も、電源負荷側の４段の昇圧ユニットＡＵの範囲が第１の領域Ａであり、出力端子側には第２の領域Ｂと第３の領域Ｃが併設されている。第２の領域Ｂは２つの昇圧ユニットＢＵからなり、第３の領域Ｃは同様に、２つの昇圧ユニットＣＵからなる。
【００２４】
４相駆動の場合の昇圧ユニットＡＵ，ＢＵ，ＣＵは、図６（ａ）のように構成される。ノードＮ１，Ｎ２の間で一方向に電荷転送するためのＮＭＯＳトランジスタＱＮ１と、このＮＭＯＳトランジスタＱＮ１のゲートとドレインの間に介在させたＮＭＯＳトランジスタＱＮ２を有する。ノードＮ１及びＮＭＯＳトランジスタＱＮ１のゲートには、それぞれ昇圧パルスで駆動されるキャパシタＣ１，Ｃ２が接続されている。ＮＭＯＳトランジスタＱＮ２は、各サイクルの電荷転送動作の初期に、転送用ＮＭＯＳトランジスタＱＮ１のゲートを充電するために設けられている。実際には隣接する二つの昇圧ユニットの間で、図８に示すような４相の昇圧パルスφ３〜φ６が与えられる。
【００２５】
４相駆動の場合の最終段昇圧ユニットＢＵ（ＯＵＴ），ＣＵ（ＯＵＴ）は、図６（ｂ）に示すように、通常の転送段と異なり、転送用ＮＭＯＳトランジスタＱＮ１と別に、出力用ＮＭＯＳトランジスタＱＮ３が併設される。ノードＮ２には、ダミーのキャパシタＣ３が接続される。
【００２６】
２相駆動の場合の昇圧ユニットＡＵ，ＢＵ，ＣＵは、図７に示すように、ノードＮ１，Ｎ２間に介在させた、ダイオード接続された一つの転送用ＮＭＯＳトランジスタＱＮ１１とそのゲートを駆動するキャパシタＣ１１とから構成される。この様な構成として、隣接する昇圧ユニットの間が図９に示すような２相の昇圧パルスφ１，φ２により駆動される。
【００２７】
この実施の形態において、基本的な特徴は、昇圧回路１１の前段の領域Ａには一定のクランプレベルの昇圧パルスが用いられ、後段の領域Ｂ，Ｃでは少なくとも一つの昇圧ユニットに対して、領域Ａに対するクランプレベルより低いクランプレベルを持つ昇圧パルスが用いられることである。更に、より具体的には、領域Ｂ，Ｃでは、場合により昇圧動作の途中で昇圧動作を停止し、或いは昇圧動作の途中でクランプレベルを切り換えるように、クランプ回路が構成される。
【００２８】
図１０は、この実施の形態での昇圧電圧波形を示している。この実施の形態では、上述のように昇圧回路の領域Ｂ，Ｃに対して、途中で動作停止やクランプレベル切り換えを行うために、リミッタ回路１２は二つの検知レベルＶ１，Ｖ２を持つ。即ちリミッタ回路１２は、第１の検知レベルＶ１で昇圧動作を停止するためのフラグ信号ＥＮＢ１を出力し、第１の検知レベルＶ１より低い第２の検知レベルＶ２で、領域Ｂ，Ｃの動作制御を行うフラグ信号ＥＮＢ２を出力する。
【００２９】
図１に示すように、一方のフラグ信号ＥＮＢ１は、オシレータ１３及びクランプ回路１４に活性化信号として供給され、他方のフラグ信号ＥＮＢ２は、クランプ回路１４の一部（即ち、昇圧回路１１の領域Ｂ，Ｃに対応する部分）に、動作制御信号として供給される。またクランプ回路１４には、昇圧パルスのクランプレベルを決定するための二つのクランプ基準電圧ＣＬｒｅｆ１，ＣＬｒｅｆ２が与えられる。二つのクランプ基準電圧ＣＬｒｅｆ１，ＣＬｒｅｆ２を必要とするのは、領域ＢやＣの昇圧パルスのクランプレベルを領域毎に、或いはフラグ信号ＥＮＢ２による制御により切り換えるためである。
【００３０】
以上のように、クランプ回路１４は、昇圧回路１１の各領域Ａ，Ｂ，Ｃ毎に異なる構成となる。その詳細は後述するが、この実施の形態において、図１０の昇圧電圧波形との関係で、昇圧回路１１の各領域Ａ，Ｂ，Ｃに対して供給される昇圧パルスの３つのモードをまとめて示している。
【００３１】
なおこの実施の形態において、昇圧回路１１の領域Ｂの昇圧ユニットの容量は、領域Ｃのそれより大きく設定されているものとする。具体的に、領域Ａの容量を１として、領域Ｂは０．８、領域Ｃは０．２に設定される。ここで、”昇圧ユニットの容量”とは、昇圧パルスが印加されるポンピング用キャパシタ（図６の４相駆動の場合、Ｃ１，Ｃ２、図７の２相駆動の場合、Ｃ１１）の容量を指している。この容量の大小は、昇圧ユニット自体の電荷転送能力の大小に対応する。
【００３２】
図１１において、φＡは、クランプ基準電圧ＣＬｒｅｆ１により振幅制限された昇圧パルスであり、φＢは、クランプ基準電圧ＣＬｒｅｆ１より低いクランプ基準電圧ＣＬｒｅｆ２により振幅制限された昇圧パルスを示している。また、図１１では、図１０の昇圧特性のうち、昇圧動作開始から第２の検知レベルＶ２までの期間Ｘと、第２の検知レベルＶ２から第１の検知レベルＶ１までの期間Ｙについて、どの様に昇圧パルスが制御されるかを示している。
【００３３】
図１１の各昇圧モードは、後に説明する各領域に対応するクランプ回路の構成により、いずれかに固定的に設定されるもので、４相駆動の場合と２層駆動の場合に共通である。第１モードでは、昇圧回路１１の領域Ａに対して、期間Ｘ，Ｙに拘わらず、従って昇圧動作の全期間にわたって、昇圧パルスφＡが用いられる。領域Ｂに対しては、期間Ｘでは昇圧パルスφＡが用いられ、期間Ｙでは、動作停止とされる。領域Ｃに対しては、全期間にわたって、クランプレベルの低い昇圧パルスφＢが用いられる。
【００３４】
第２モードでは、昇圧回路１１の領域Ａに対して、昇圧動作の全期間にわたって、昇圧パルスφＡが用いられる。領域Ｂに対しては、期間Ｘでは昇圧パルスφＢが用いられ、期間Ｙでは、動作停止とされる。領域Ｃに対しては、全期間にわたって、ランプレベルの低い昇圧パルスφＢが用いられる。
第３モードでは、昇圧回路１１の領域Ａに対して、昇圧動作の全期間にわたって、昇圧パルスφＡが用いられる。領域Ｂに対しては、期間Ｘでは昇圧パルスφＡが用いられ、期間Ｙでは、動作停止とされる。領域Ｃに対しては、期間Ｘに昇圧パルスφＡが用いられ、期間Ｙではクランプレベルの低い昇圧パルスφＢが用いられる。
【００３５】
これらの第１乃至第３モードに共通する特徴は、昇圧回路の前段の領域Ａには振幅制限の小さい昇圧パルスφＡが用いられ、出力段側の領域Ｂ，Ｃでは振幅制限の大きい昇圧パルスφＢが用いられることである。従って、電源電圧の低い場合にも、領域Ａでは振幅制限が小さいため、十分な昇圧能力が得られる。また電源電圧が高い場合には、領域Ｂ，Ｃに対するクランプレベルの低い昇圧パルスφＢによって、オーバーシュートやリップルの小さい昇圧特性が得られる。
【００３６】
より具体的に、第１モードに設定すれば、後段の領域Ｂを昇圧動作の途中で動作停止とするから、図１０に示すように、途中まで昇圧速度が速く、その後昇圧速度が低下する昇圧カーブが得られる。また、領域Ｃに対しては低いクランプレベルの昇圧パルスφＢを用いているから、領域Ｂの動作停止と相俟って、オーバーシュート及びリップルが小さくなる。
第２モードでは、第１モードに比べて、初期の昇圧速度が更に低くなり、オーバーシュート及びリップルが更に小さくなる。
第３モードでは、第１モードと第２モードに比べて初期の昇圧速度が速く、その分オーバーシュートやリップルが大きいが、領域Ｂの動作停止と領域Ｃのクランプレベル切り換えにより、従来に比べてやはりオーバーシュートやリップルは小さくなる。
【００３７】
以上のように、昇圧回路１１の各領域毎に異なる昇圧パルスを与えるために、クランプ回路１４は、各領域Ａ，Ｂ及びＣに応じてそれぞれ、図１２Ａ，図１２Ｂ及び図１２Ｃのように構成される。
【００３８】
図１２Ａのクランプ回路は、オシレータ１３の出力パルスがインバータＩＮＶ１を介して供給される、ＰＭＯＳトランジスタＱＰ２１とＮＭＯＳトランジスタＱＮ２１からなるＣＭＯＳドライバ１２１を基本とする。ＰＭＯＳトランジスタＱＰ２１のソースは、クランプ用のＤタイプＮＭＯＳトランジスタＱＮ２２を介して電源ＶＣＣに接続される。このＮＭＯＳトランジスタＱＮ２２のゲートにクランプ基準電圧ＣＬｒｅｆが与えられる。ＰＭＯＳトランジスタＱＰ２１のソースはまた、クランプ動作停止時にこのソースノードがフローティングになることを防止するために、フラグ信号ＥＮＢ１により制御されるＰＭＯＳトランジスタＱＰ２２を介して電源ＶＣＣに接続されている。
【００３９】
図１２Ｂに示す領域Ｂ用のクランプ回路は、図１２Ａと同様の構成のＣＭＯＳドライバ１２２を有し、これに加えて、ＰＭＯＳトランジスタＱＰ２１とＮＭＯＳトランジスタＱＮ２２の間に、第２の検知レベルＶ２で発生されるフラグ信号ＥＮＢ２が“Ｈ”のときにオンするＰＭＯＳトランジスタＱＰ２３が挿入されている。更に、ドライバ１２２の出力端子には、フラグ信号ＥＮＢ２が“Ｌ”のときにオンして出力をリセットするためのＮＭＯＳトランジスタＱＮ２３が設けられている。
【００４０】
図１２Ｃに示す領域Ｃ用のクランプ回路は、図１２Ａと同様の構成のＣＭＯＳドライバ１２３を有し、これに加えて、ＮＭＯＳトランジスタＱＮ２２のゲートに、異なるクランプ基準電圧ＣＬｒｅｆ１，ＣＬｒｅｆ２を切り換えて供給する切り換え回路１２４が設けられている。
【００４１】
これらのクランプ回路本体に用いられるクランプ基準電圧ＣＬｒｅｆの発生回路は、図１３ＡのようにオペアンプＯＰを用いて構成される。オペアンプＯＰの一つの入力端に基準電圧Ｖｒｅｆが入り、その出力によりゲートが制御される電流源ＰＭＯＳトランジスタＱＰ４１と抵抗Ｒ１を直列接続した出力回路１３１が設けられる。ＰＭＯＳトランジスタＱＰ４１と抵抗Ｒ１の接続ノードがクランプ基準電圧ＣＬｒｅｆの出力端子となる。この出力端子には、ＤタイプのＮＭＯＳトランジスタＱＮ４１と抵抗Ｒ２，Ｒ３の直列回路からなるモニター回路が設けられ、抵抗Ｒ２，Ｒ３の接続ノードのモニター電圧ＶｍがオペアンプＯＰの他の入力端子に帰還される。
これにより、基準電圧Ｖｒｅｆに基づいて安定なクランプ基準電圧ＣＬｒｅｆが発生される。
【００４２】
図１２Ａ〜図１２Ｃのクランプ回路では、昇圧動作の間“Ｈ”であるフラグ信号ＥＮＢ１により、ＰＭＯＳトランジスタＱＰ２２はオフである。従って、クランプ用ＮＭＯＳトランジスタＱＮ２２のしきい値と、そのゲートに印加されるクランプ基準電圧ＣＬｒｅｆにより振幅制限された昇圧パルス出力ＯＵＴＡ，ＯＵＴＢ，ＯＵＴＣを出す。この様に、昇圧動作の全期間にわたって出力される昇圧パルスをクランプすることにより、昇圧パルスの電源電圧依存性がないようにしていることが、これらのクランプ回路本体の基本的な特徴である。
【００４３】
そして、領域Ｂに対する図１２Ｂのドライバ１２２は、昇圧動作初期は、フラグ信号ＥＮＢ２が“Ｈ”であって、ＰＭＯＳトランジスタＱＰ２３がオン、従って活性状態に保たれる。第２の検知レベルＶ２でフラグ信号ＥＮＢ２が“Ｌ”になると、ＰＭＯＳトランジスタＱＰ２３がオフになる。従って図１１に示したように、領域Ｂに対するクランプ回路のドライバ１２２は、昇圧動作の途中から期間Ｙでは動作停止する。
【００４４】
また、図１１に示すように、各モードの昇圧パルスφＡ，φＢは、クランプ基準電圧ＣＬｒｅｆにより決められる。
例えば、第１モードの場合には、図１２Ａのクランプ回路と図１２Ｂのクランプ回路に与えるクランプ基準電圧をＣＬｒｅｆ＝ＣＬｒｅｆ１とし、図１２Ｂのクランプ回路に与えるクランプ基準電圧をＣＬｒｅｆ＝ＣＬｒｅｆ２とする。
第２モードの場合には、図１２Ａのクランプ回路に与えるクランプ基準電圧をＣＬｒｅｆ＝ＣＬｒｅｆ１とし、図１２Ｂと図１２Ｃのクランプ回路に与えるクランプ基準電圧をＣＬｒｅｆ＝ＣＬｒｅｆ２とする。
【００４５】
図１１に示す第３モードでは、領域Ｃについて、昇圧動作の途中から昇圧パルスがφＡからφＢに切り換えられる。これは、図１２Ｃのクランプ回路に与えるクランプ基準電圧を、切り換え回路１２４により途中で切り換えることで行われる。この様な昇圧パルスのクランプレベル切り換えを必要とするモードの場合には、クランプ基準電圧発生回路として、図１３Ｂのように、二つのクランプ基準電圧ＣＬｒｅｆ１，ＣＬｒｅｆ２を発生できるものを用いればよい。
【００４６】
図１３Ｂは、図１３Ａの構成を基本として、電流源ＰＭＯＳトランジスタＱＰ４１を共通にする２系統の出力回路１３１，１３２を設けたものである。即ち、一方の出力回路１３１側は抵抗Ｒ１により決まるクランプ基準電圧ＣＬｒｅｆ１を発生するものであり、他方の出力回路１３２は、抵抗Ｒ４とＲ５により分圧された、ＣＬｒｅｆ１より低いクランプ基準電圧ＣＬｒｅｆ２を発生するものである。
【００４７】
各出力回路１３１，１３２には、スイッチ用ＮＭＯＳトランジスタＱＮ４２，ＱＮ４３がそれぞれ挿入されている。出力回路１３２側のＮＭＯＳトランジスタＱＮ４３は、フラグ信号ＥＮＢ２をインバータＩＮＶ３で反転した信号で駆動され、出力回路１３１側のＮＭＯＳトランジスタＱＮ４２はフラグ信号ＥＮＢ２で駆動される。
【００４８】
従ってこの図１３Ｂのクランプ基準電圧発生回路では、昇圧電圧の第２の検知レベルＶ２に達するまでの期間Ｘでは、ＥＮＢ２＝“Ｈ”により、出力回路１３１側が活性、出力回路１３２は非活性であり、クランプ基準電圧ＣＬｒｅｆ１が出力される。第２の検知レベルＶ２に達してフラグ信号ＥＮＢ２が“Ｌ”になると、出力回路１３１は非活性、出力回路１３２が活性になり、従って期間Ｙではより低いクランプ基準電圧ＣＬｒｅｆ２が得られる。
【００４９】
これらのクランプ基準電圧ＣＬｒｅｆ１，ＣＬｒｅｆ２が、図１２Ｃのクランプ基準電圧の入るＮＭＯＳトランジスタＱＮ２２のゲートに切り換えて供給されるようにする。これにより、図１１の第３モードが実現される。即ち、領域Ｃに対しては、クランプ基準電圧ＶＬｒｅｆ１，ＣＬｒｅｆ２の切り換えにより、ドライバ１２３からクランプレベルの異なる昇圧パルスφＡ，φＢが期間Ｘ，Ｙに応じて与えられる。領域Ｂでは、前述したように、期間Ｘに、クランプ基準電圧ＣＬｒｅｆ１により振幅制限された昇圧パルスφＡが与えられ、期間Ｙは動作停止する。
【００５０】
以上のようにこの実施の形態によれば、昇圧回路の出力段部をその前段より振幅制限の大きい昇圧パルスで駆動することにより、広い電源電圧範囲で必要な昇圧能力が得られ、しかもオーバーシュートやリップルの小さい昇圧特性が得られる。特に、昇圧回路の出力段部を容量の異なる二つの領域Ｂ，Ｃの併設構造とし、これらの領域Ｂ，Ｃに対して昇圧動作の途中で動作停止、或いは昇圧パルスのレベル切り換えを行うことにより、昇圧速度を確保しながら、オーバーシュートやリップルを効果的に低減することができる。
【００５１】
［実施の形態２］
図１４は、別の実施の形態による半導体装置の昇圧回路部の構成である。基本的な構成は図１と同様であるが、先の実施の形態と異なりこの実施の形態では、昇圧回路１１が二つの領域Ａ，Ｂに分けられている。即ち、４相駆動の場合の昇圧回路１１は、図１７に示すように、前段部の昇圧ユニットＡＵにより構成される領域Ａと、出力段部の昇圧ユニットＢＵ，ＢＵ（ＯＵＴ）により構成される領域Ｂに分けられている。２相駆動の場合の昇圧回路１１は、図１８に示すように、前段部の昇圧ユニットＡＵにより構成される領域Ａと、出力段部の昇圧ユニットＢＵ，ＢＵ（ＯＵＴ）により構成される領域Ｂに分けられている。
【００５２】
オシレータ１３からの昇圧パルスＦＡＩａは、４相駆動の場合、図１５に示すように、φ３ａ，φ４ａ，φ５ａ，φ６ａからなる。２相駆動の場合は図１６に示すように、昇圧パルスＦＡＩａは、φ１ａ，φ２ａからなる。これらの昇圧パルスＦＡＩａは、クランプ回路１４により、昇圧回路１１の２つの領域Ａ，Ｂに対して、最適のクランプレベルをもって振幅制限された昇圧パルスＦＡＩｂ，ＦＡＩｃとして与えられる。
【００５３】
この実施の形態の場合、昇圧回路１１の領域Ｂの昇圧ユニットは、容量が切り換え可能に構成されている。ここで”昇圧ユニットの容量”とは、先の実施の形態で説明したと同様に、昇圧パルスが印加されるキャパシタの容量をいう。具体的に、昇圧回路１１の昇圧ユニット構成を示すと、４相駆動の場合は図１９にようになり、２相駆動の場合は図２０のようになる。
【００５４】
４相駆動の場合の領域Ａの昇圧ユニットＡＵは、図１９（ａ）に示すように、先の実施の形態と同様である。領域Ｂの昇圧ユニットＢＵは、図１９（ｂ）に示すように、ノードＮ１に二つのポンピング用キャパシタＣ１１，Ｃ１２が切り換えスイッチ１９１により切り換え可能に接続されている。同様にＮＭＯＳトランジスタＱＮ１のゲートにも二つのキャパシタＣ２１，Ｃ２２が切り換えスイッチ１９２により切り換え可能に接続されている。
【００５５】
キャパシタＣ１１の容量は、キャパシタＣ１２のそれより大きく、またキャパシタＣ２１の容量はキャパシタＣ２２のそれより大きい。これが”昇圧ユニットの容量”の差であり、キャパシタＣ１１，Ｃ２１を用いたときに昇圧ユニットの能力は、キャパシタＣ１２，Ｃ２２を用いた場合に比べて大きい。
切り換えスイッチ１９１，１９２は、先の実施の形態におけると同様、昇圧動作の途中で第２の検知レベルを検知して発生されるフラグ信号ＥＮＢ２により制御される。
【００５６】
４相駆動の場合の領域Ｂの最終段昇圧ユニットＢＵ（ＯＵＴ）は、図１９（ｃ）に示すように、図１９（ｂ）の構成を基本として、転送用ＮＭＯＳトランジスタＱＮ１に対して並列に出力用ＮＭＯＳトランジスタＱＮ３を設け、且つノードＮ２にダミーのキャパシタＣ３１，Ｃ３２を接続して構成される。
【００５７】
２相駆動の場合の領域Ａの昇圧ユニットＡＵは、図２０（ａ）に示すように、転送用ＮＭＯＳトランジスタＱＮ１１とキャパシタＣ１１とから構成される。これは先の実施の形態と同じである。出力段の領域Ｂの昇圧ユニットＢＵは、図２０（ｂ）に示すように、二つのキャパシタＣ１１１，Ｃ１１２を併設して、これらを切り換えスイッチ２０１により切り換え可能に構成されている。キャパシタＣ１１１の容量は、キャパシタＣ１１２のそれより大きい。これにより、昇圧ユニットの容量切り換えが可能とされている。切り換えスイッチ２０１は、やはり第２のフラグ信号ＥＮＢ２により制御される。
【００５８】
この実施の形態での昇圧動作モードを、先の実施の形態の図１１に対応させて図２１に示す。図１０の特性図を用いて、先の実施の形態と同様にその昇圧特性の第２の検知レベルＶ２で第２のフラグ信号ＥＮＢ２を出力すること、その前後の期間をＸ，Ｙとすること、更に二種の昇圧パルスφＡ，φＢの関係について、先の実施の形態と同様である。
【００５９】
第４モードの場合、領域Ａに対しては、期間Ｘ，Ｙを通じて昇圧パルスφＡが用いられる。領域Ｂに対しては、期間Ｘ，Ｙを通じて昇圧パルスφＢが用いられるが、昇圧ユニットの容量が、期間Ｘでの容量１から期間Ｙでは容量２に切り換えられる。但し、容量１は容量２より大である。この場合、クランプ回路１４には、図１２Ａのクランプ回路本体を用い、領域Ａ，Ｂで異なるクランプ基準電圧ＣＬｒｅｆ１，ＣＬｒｅｆ２を与えればよい。
【００６０】
第５モードの場合、領域Ａに対しては、期間Ｘ，Ｙを通じて昇圧パルスφＡが用いられる。領域Ｂに対しては、期間Ｘで昇圧パルスφＡが用いられ、期間Ｙでは昇圧パルスφＢが用いられる。この昇圧パルスの切り換えは、先の実施の形態で説明した図１３Ｂのクランプ基準電圧発生回路を用い、フラグ信号ＥＮＢ２で有効性が決まるクランプ基準電圧ＣＬｒｅｆ１，ＣＬｒｅｆ２を図１２Ｃのクランプ回路本体に切り換えて与えるようにすればよい。この第５モードでは、領域Ｂの容量切り換えは行わない。
【００６１】
第６モードの場合、領域Ａに対しては、期間Ｘ，Ｙを通じて昇圧パルスφＡが用いられる。領域Ｂに対しては、期間Ｘで昇圧パルスφＡが用いられ、期間Ｙでは昇圧パルスφＢが用いられる。昇圧ユニットの容量も、期間Ｘでの容量１から期間Ｙでは容量２に切り換えられる。
【００６２】
以上の３の昇圧モードが先の実施の形態と共通する点は、少なくとも昇圧回路が領域分けされて、出力段側においてその前段よりも振幅制限した昇圧パルスが用いられることである。これにより、広い電源電圧範囲で必要な昇圧能力の確保し、オーバーシュート及びリップル低減というあ基本的な特徴が得られる。
第４モードでは、昇圧パルスのクランプレベル切り換えは行わないが、出力段側の領域Ｂについて、昇圧特性の後半で昇圧ユニットの容量を小さい方に切り換えており、これにより、オーバーシュート及びリップルの低減が図られている。
第５モードでは、出力段側の領域Ｂについて昇圧動作の途中でクランプレベル切り換えを行っており、やはりオーバーシュート及びリップルの低減が図られている。
第６モードでは、出力段側の領域Ｂについて、昇圧動作の途中でクランプレベル切り換えと共に、容量切り換えも行っており、オーバーシュート及びリップルの一層の低減が図られる。
【００６３】
【発明の効果】
以上述べたようにこの発明によれば、広い電源電圧範囲で必要な昇圧能力を発揮できしかもオーバーシュートやリップル低減を可能とした昇圧回路を内蔵する半導体装置が得られる。
【図面の簡単な説明】
【図１】この発明の実施の形態による半導体装置の昇圧回路部の構成を示す図である。
【図２】同実施の形態の４相駆動の場合の昇圧パルス分配の様子を示す図である。
【図３】同実施の形態の２相駆動の場合の昇圧パルス分配の様子を示す図である。
【図４】同実施の形態の４相駆動の昇圧回路の構成を示す図である。
【図５】同実施の形態の２相駆動の昇圧回路の構成を示す図である。
【図６】同実施の形態の４相駆動昇圧回路の昇圧ユニットの構成を示す図である。
【図７】同実施の形態の２相駆動昇圧回路の昇圧ユニットの構成を示す図である。
【図８】同実施の形態の４相駆動の場合の昇圧パルス波形を示す図である。
【図９】同実施の形態の２相駆動の場合の昇圧パルス波形を示す図である。
【図１０】同実施の形態の昇圧電圧特性を示す図である。
【図１１】同実施の形態における昇圧モードを示す図である。
【図１２Ａ】同実施の形態の領域Ａ用のクランプ回路本体の構成を示す図である。
【図１２Ｂ】同実施の形態の領域Ｂ用のクランプ回路本体の構成を示す図である。
【図１２Ｃ】同実施の形態の領域Ｃ用のクランプ回路本体の構成を示す図である。
【図１３Ａ】同実施の形態のクランプ基準電圧発生回路の構成を示す図である。
【図１３Ｂ】同実施の形態の他のクランプ基準電圧発生回路の構成を示す図である。
【図１４】この発明の他の実施の形態による半導体装置の昇圧回路部の構成を示す図である。
【図１５】同実施の形態の４相駆動の場合の昇圧パルス分配の様子を示す図である。
【図１６】同実施の形態の２相駆動の場合の昇圧パルス分配の様子を示す図である。
【図１７】同実施の形態の４相駆動の昇圧回路の構成を示す図である。
【図１８】同実施の形態の２相駆動の昇圧回路の構成を示す図である。
【図１９】同実施の形態の４相駆動昇圧回路の昇圧ユニットの構成を示す図である。
【図２０】同実施の形態の２相駆動昇圧回路の昇圧ユニットの構成を示す図である。
【図２１】同実施の形態における昇圧モードを示す図である。
【図２２】従来の昇圧回路構成を示す図である。
【図２３】同昇圧回路の昇圧電圧特性を示す図である。
【図２４】クランプ回路を用いた従来の昇圧回路の構成を示す図である。
【符号の説明】
１１…昇圧回路、１２…リミッタ回路、１３…オシレータ、１４…クランプ回路。
【発明の属する技術分野】
この発明は、データ書き込みや消去に用いる高電圧を発生する昇圧回路を内蔵したＥＥＰＲＯＭ等の半導体装置に関する。
【０００２】
【従来の技術】
図２２は、従来よりＥＥＰＲＯＭ等に用いられる昇圧電源回路を示している。昇圧回路１は、昇圧パルスにより駆動されてチャージポンピングにより一方向に電荷転送を行う昇圧ユニットを複数段直列接続して構成される。昇圧パルスを発生するのがオシレータ３である。リミッタ２は、昇圧電圧ＶＰＰを監視して、一定レベルで昇圧動作を停止するべく、オシレータ３を制御する。これにより、図２３に示すような昇圧電圧ＶＰＰの特性が得られる。
【０００３】
一般にオシレータ３は、電源電圧依存性を有し、電源電圧が高くなるとポンピングの周期は早くなる。また昇圧回路１の能力も電源電圧が高くなると大きくなる。従って、オシレータ３の電源電圧依存性と昇圧回路１の電源電圧依存性によって、昇圧電圧ＶＰＰの立ち上がり特性は電源電圧により大きく変化する。
【０００４】
通常、昇圧回路の設計には、立ち上がり速度と電流供給能力に留意して、最悪条件下で一定の条件を満たすように昇圧ユニットのサイズを決定する。例えば、電源仕様が２．１Ｖから３．８Ｖといった広範囲にわたる場合には、昇圧回路の能力は、２．１Ｖで転送トランジスタのしきい値が高めにばらついた条件を想定して決定する。このため、３．８Ｖでしきい値が低めになった場合は、昇圧回路の能力が高くなりすぎ、昇圧電圧のオーバーシュートやリップルが大きな問題になる。
【０００５】
この様な問題を解決するため、図２４に示すように、オシレータ３の出力する昇圧パルスをクランプ回路４により振幅制限して昇圧回路１に与える方式が提案されている。クランプ回路４は、クランプ基準電圧ＣＬｒｅｆを入力することにより、電源電圧によらず一定のクランプレベルで振幅制限された昇圧パルスを発生するように構成される。
【０００６】
【発明が解決しようとする課題】
図２４の方式を用いれば、昇圧回路の電源電圧依存性なくなり、特に高電源電圧で昇圧電圧のオーバーシュートやリップルを改善できる。
しかしこの方式は、昇圧回路のすべての昇圧ユニットに対してクランプ動作を行うため、電源電圧が低くなった場合に昇圧能力の低下が問題になる。低電源電圧での昇圧能力を確保しようとすると、クランプレベルをあまり低くすることはできず、従ってオーバーシュートやリップルが残る。
【０００７】
この発明は、上記事情を考慮してなされたもので、広い電源電圧範囲で必要な昇圧能力を発揮できしかもオーバーシュートやリップル低減を可能とした昇圧回路を内蔵する半導体装置を提供することを目的としている。
【０００８】
【課題を解決するための手段】
この発明は、電源負荷と昇圧出力端子の間に複数段の昇圧ユニットを接続して構成される昇圧回路と、この昇圧回路の各昇圧ユニットを駆動する昇圧パルスの振幅を制限するためのクランプ回路と、前記昇圧回路の出力電圧を監視して前記昇圧回路及びクランプ回路の制御を行うリミッタ回路とを備えた半導体装置において、前記複数段の昇圧ユニットは、前記電源負荷側から複数の領域に分けられ、前記クランプ回路は、前記複数の領域のうち出力段側の昇圧ユニットに対して電源負荷側の昇圧ユニットに比べて大きく振幅制限された昇圧パルスを与えるように構成されていることを特徴とする。
【０００９】
この発明によると、複数段の昇圧ユニットの昇圧パルスのクランプレベルを、昇圧出力端子側で低く設定することにより、オーバーシュートやリップルを小さく抑えることができる。電源負荷側の昇圧ユニットではクランプレベルが高く、従って昇圧パルスの振幅制限が小さいため、電源電圧が低い場合も十分な昇圧能力が得られる。
【００１０】
この発明の具体的な態様として、例えば、複数段の昇圧ユニットは、電源負荷側の所定段数を含む第１の領域と、昇圧出力端子側において併設された第２の領域及び第３の領域とに分けられる。
この場合、クランプ回路による昇圧パルスのクランプによる昇圧モードとして、次のようなモードが考えられる。
【００１１】
第１モードでは、クランプ回路は、第１の領域に対して第１のクランプレベルを持ち、第２の領域に対して昇圧動作の初期に第１のクランプレベルを持ち、昇圧動作の途中でリミッタ回路からのフラグ信号に基づいて動作停止するように構成され、第３の領域に対して、第１のクランプレベルより低い第２のクランプレベルを持つように構成される。
【００１２】
第２モードでは、クランプ回路は、第１の領域に対して第１のクランプレベルを持ち、第２の領域に対して、昇圧動作の初期に第１のクランプレベルより低い第２のクランプレベルを持ち、昇圧動作の途中でリミッタ回路から得られるフラグ信号に基づいて動作停止するように構成され、第３の領域に対して、第２のクランプレベルを持つように構成される。
【００１３】
第３モードでは、クランプ回路は、第１の領域に対して第１のクランプレベルを持ち、第２の領域に対して、昇圧動作の初期に第１のクランプレベルを持ち、昇圧動作の途中でリミッタ回路から得られるフラグ信号に基づいて動作停止するように構成され、第３の領域に対して、昇圧動作の初期に第１のクランプレベルを持ち、昇圧動作の途中でリミッタ回路から得られるフラグ信号に基づいて第１のクランプレベルより低い第２のクランプレベルを持つように構成される。
【００１４】
上述の各昇圧モードにおいては、好ましくは、第２の領域の昇圧ユニットは、昇圧パルスが印加されるキャパシタの容量が、第１の領域に比べて小さく、第３の領域に比べて大きく設定されるものとする。
【００１５】
この発明の他の態様として、複数段の昇圧ユニットは、電源負荷側の所定段数を含む第１の領域と、昇圧出力端子側の第２の領域に分けられる。
この場合、昇圧ユニットの昇圧パルスが印加されるキャパシタの容量切り換えと、クランプ回路による昇圧パルスのクランプによる昇圧モードとして、次のような第４乃至第６モードが考えられる。
【００１６】
第４モードでは、第２の領域の昇圧ユニットは、昇圧パルスが印加されるキャパシタの容量が切り換え可能に構成され、クランプ回路は、第１の領域に対して第１のクランプレベルを持ち、第２の領域に対して、第１のクランプレベルより低い第２のクランプレベルを持つように構成され、且つ第２の領域の昇圧ユニットのキャパシタの容量が、昇圧動作の途中でリミッタ回路からのフラグ信号に基づいて大きい値から小さい値に切り換えられる。
【００１７】
第５モードでは、クランプ回路は、第１の領域に対して第１のクランプレベルを持ち、第２の領域に対して、昇圧動作の初期に第１のクランプレベルを持ち、昇圧動作の途中でリミッタ回路から得られるフラグ信号に基づいて第１のクランプレベルより低い第２のクランプレベルを持つように構成される。
【００１８】
第６モードでは、第２の領域の昇圧ユニットは、昇圧パルスが印加されるキャパシタの容量が切り換え可能に構成され、クランプ回路は、第１の領域に対して第１のクランプレベルを持ち、第２の領域に対して、昇圧動作の初期に第１のクランプレベルを持ち、昇圧動作の途中でリミッタ回路から得られるフラグ信号に基づいて第１のクランプレベルより低い第２のクランプレベルを持つように構成され、且つ第２の領域の昇圧ユニットのキャパシタの容量が、昇圧動作の途中でリミッタ回路からのフラグ信号に基づいて大きい値から小さい値に切り換えられる。
【００１９】
なおこの発明は、昇圧回路が４相駆動方式の場合と２相駆動方式の場合いずれにも有効である。
【００２０】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
［実施の形態１］
図１は、実施の形態１による半導体装置における昇圧回路部の構成を示す。昇圧回路１１は、後に説明するように、複数段の昇圧ユニットにより構成され且つ、複数段が３つの領域に分けられている。オシレータ１３は、昇圧回路１１を駆動するための昇圧パルスＦＡＩａを発生する回路であり、クランプ回路１４は、オシレータ１３からの昇圧パルスＦＡＩａを、昇圧回路１１の３つの領域に応じて最適のレベルで振幅制限して、昇圧回路１１に与えられる昇圧パルスＦＡＩｂ，ＦＡＩｃ，ＦＡＩｄを発生する。リミッタ回路１２は、昇圧回路１１の昇圧出力電圧を監視して、オシレータ１３やクランプ回路１４を制御するフラグ信号ＥＮＢ１，ＥＮＢ２を出力する。
【００２１】
昇圧回路１１が４相駆動型の場合には、図２に示すように、オシレータ１３が出力する昇圧パルスＦＡＩａは、φ３ａ，φ４ａ，φ５ａ，φ６ａの４相パルスであり、これがクランプ回路１４において、昇圧回路１１の領域Ａ，Ｂ，Ｃに対してそれぞれ最適化された４相の昇圧パルスＦＡＩｂ，ＦＡＩｃ，ＦＡＩｄを出力する。
昇圧回路１１が２相駆動型の場合には、図３に示すように、オシレータ１３が出力する昇圧パルスＦＡＩａは、φ１ａ，φ２ａの２相パルスであり、これがクランプ回路１４において、昇圧回路１１の領域Ａ，Ｂ，Ｃに対してそれぞれ最適化された２相の昇圧パルスＦＡＩｂ，ＦＡＩｃ，ＦＡＩｄを出力する。
【００２２】
図４は、４相駆動の場合の昇圧回路１１の構成を示している。昇圧回路１１は、ダイオード接続されたＮＭＯＳトランジスタＱＮ０からなる電源負荷を介して、電源ＶＣＣと昇圧出力端子ＶＰＰの間に複数の昇圧ユニットを接続して構成される。図４の場合、電源負荷側の４段の昇圧ユニットＡＵの範囲が第１の領域Ａであり、出力端子側には第２の領域Ｂと第３の領域Ｃが併設されている。第２の領域Ｂは２つの昇圧ユニットＢＵ，ＢＵ（ＯＵＴ）からなり、第３の領域Ｃは同様に、２つの昇圧ユニットＣＵ，ＣＵ（ＯＵＴ）からなる。
【００２３】
図５は、２相駆動の場合の昇圧回路１１の構成を示している。昇圧回路１１は、ダイオード接続されたＮＭＯＳトランジスタＱＮ０からなる電源負荷を介して、電源ＶＣＣと昇圧出力端子ＶＰＰの間に複数の昇圧ユニットを接続して構成される。この図５の場合も、電源負荷側の４段の昇圧ユニットＡＵの範囲が第１の領域Ａであり、出力端子側には第２の領域Ｂと第３の領域Ｃが併設されている。第２の領域Ｂは２つの昇圧ユニットＢＵからなり、第３の領域Ｃは同様に、２つの昇圧ユニットＣＵからなる。
【００２４】
４相駆動の場合の昇圧ユニットＡＵ，ＢＵ，ＣＵは、図６（ａ）のように構成される。ノードＮ１，Ｎ２の間で一方向に電荷転送するためのＮＭＯＳトランジスタＱＮ１と、このＮＭＯＳトランジスタＱＮ１のゲートとドレインの間に介在させたＮＭＯＳトランジスタＱＮ２を有する。ノードＮ１及びＮＭＯＳトランジスタＱＮ１のゲートには、それぞれ昇圧パルスで駆動されるキャパシタＣ１，Ｃ２が接続されている。ＮＭＯＳトランジスタＱＮ２は、各サイクルの電荷転送動作の初期に、転送用ＮＭＯＳトランジスタＱＮ１のゲートを充電するために設けられている。実際には隣接する二つの昇圧ユニットの間で、図８に示すような４相の昇圧パルスφ３〜φ６が与えられる。
【００２５】
４相駆動の場合の最終段昇圧ユニットＢＵ（ＯＵＴ），ＣＵ（ＯＵＴ）は、図６（ｂ）に示すように、通常の転送段と異なり、転送用ＮＭＯＳトランジスタＱＮ１と別に、出力用ＮＭＯＳトランジスタＱＮ３が併設される。ノードＮ２には、ダミーのキャパシタＣ３が接続される。
【００２６】
２相駆動の場合の昇圧ユニットＡＵ，ＢＵ，ＣＵは、図７に示すように、ノードＮ１，Ｎ２間に介在させた、ダイオード接続された一つの転送用ＮＭＯＳトランジスタＱＮ１１とそのゲートを駆動するキャパシタＣ１１とから構成される。この様な構成として、隣接する昇圧ユニットの間が図９に示すような２相の昇圧パルスφ１，φ２により駆動される。
【００２７】
この実施の形態において、基本的な特徴は、昇圧回路１１の前段の領域Ａには一定のクランプレベルの昇圧パルスが用いられ、後段の領域Ｂ，Ｃでは少なくとも一つの昇圧ユニットに対して、領域Ａに対するクランプレベルより低いクランプレベルを持つ昇圧パルスが用いられることである。更に、より具体的には、領域Ｂ，Ｃでは、場合により昇圧動作の途中で昇圧動作を停止し、或いは昇圧動作の途中でクランプレベルを切り換えるように、クランプ回路が構成される。
【００２８】
図１０は、この実施の形態での昇圧電圧波形を示している。この実施の形態では、上述のように昇圧回路の領域Ｂ，Ｃに対して、途中で動作停止やクランプレベル切り換えを行うために、リミッタ回路１２は二つの検知レベルＶ１，Ｖ２を持つ。即ちリミッタ回路１２は、第１の検知レベルＶ１で昇圧動作を停止するためのフラグ信号ＥＮＢ１を出力し、第１の検知レベルＶ１より低い第２の検知レベルＶ２で、領域Ｂ，Ｃの動作制御を行うフラグ信号ＥＮＢ２を出力する。
【００２９】
図１に示すように、一方のフラグ信号ＥＮＢ１は、オシレータ１３及びクランプ回路１４に活性化信号として供給され、他方のフラグ信号ＥＮＢ２は、クランプ回路１４の一部（即ち、昇圧回路１１の領域Ｂ，Ｃに対応する部分）に、動作制御信号として供給される。またクランプ回路１４には、昇圧パルスのクランプレベルを決定するための二つのクランプ基準電圧ＣＬｒｅｆ１，ＣＬｒｅｆ２が与えられる。二つのクランプ基準電圧ＣＬｒｅｆ１，ＣＬｒｅｆ２を必要とするのは、領域ＢやＣの昇圧パルスのクランプレベルを領域毎に、或いはフラグ信号ＥＮＢ２による制御により切り換えるためである。
【００３０】
以上のように、クランプ回路１４は、昇圧回路１１の各領域Ａ，Ｂ，Ｃ毎に異なる構成となる。その詳細は後述するが、この実施の形態において、図１０の昇圧電圧波形との関係で、昇圧回路１１の各領域Ａ，Ｂ，Ｃに対して供給される昇圧パルスの３つのモードをまとめて示している。
【００３１】
なおこの実施の形態において、昇圧回路１１の領域Ｂの昇圧ユニットの容量は、領域Ｃのそれより大きく設定されているものとする。具体的に、領域Ａの容量を１として、領域Ｂは０．８、領域Ｃは０．２に設定される。ここで、”昇圧ユニットの容量”とは、昇圧パルスが印加されるポンピング用キャパシタ（図６の４相駆動の場合、Ｃ１，Ｃ２、図７の２相駆動の場合、Ｃ１１）の容量を指している。この容量の大小は、昇圧ユニット自体の電荷転送能力の大小に対応する。
【００３２】
図１１において、φＡは、クランプ基準電圧ＣＬｒｅｆ１により振幅制限された昇圧パルスであり、φＢは、クランプ基準電圧ＣＬｒｅｆ１より低いクランプ基準電圧ＣＬｒｅｆ２により振幅制限された昇圧パルスを示している。また、図１１では、図１０の昇圧特性のうち、昇圧動作開始から第２の検知レベルＶ２までの期間Ｘと、第２の検知レベルＶ２から第１の検知レベルＶ１までの期間Ｙについて、どの様に昇圧パルスが制御されるかを示している。
【００３３】
図１１の各昇圧モードは、後に説明する各領域に対応するクランプ回路の構成により、いずれかに固定的に設定されるもので、４相駆動の場合と２層駆動の場合に共通である。第１モードでは、昇圧回路１１の領域Ａに対して、期間Ｘ，Ｙに拘わらず、従って昇圧動作の全期間にわたって、昇圧パルスφＡが用いられる。領域Ｂに対しては、期間Ｘでは昇圧パルスφＡが用いられ、期間Ｙでは、動作停止とされる。領域Ｃに対しては、全期間にわたって、クランプレベルの低い昇圧パルスφＢが用いられる。
【００３４】
第２モードでは、昇圧回路１１の領域Ａに対して、昇圧動作の全期間にわたって、昇圧パルスφＡが用いられる。領域Ｂに対しては、期間Ｘでは昇圧パルスφＢが用いられ、期間Ｙでは、動作停止とされる。領域Ｃに対しては、全期間にわたって、ランプレベルの低い昇圧パルスφＢが用いられる。
第３モードでは、昇圧回路１１の領域Ａに対して、昇圧動作の全期間にわたって、昇圧パルスφＡが用いられる。領域Ｂに対しては、期間Ｘでは昇圧パルスφＡが用いられ、期間Ｙでは、動作停止とされる。領域Ｃに対しては、期間Ｘに昇圧パルスφＡが用いられ、期間Ｙではクランプレベルの低い昇圧パルスφＢが用いられる。
【００３５】
これらの第１乃至第３モードに共通する特徴は、昇圧回路の前段の領域Ａには振幅制限の小さい昇圧パルスφＡが用いられ、出力段側の領域Ｂ，Ｃでは振幅制限の大きい昇圧パルスφＢが用いられることである。従って、電源電圧の低い場合にも、領域Ａでは振幅制限が小さいため、十分な昇圧能力が得られる。また電源電圧が高い場合には、領域Ｂ，Ｃに対するクランプレベルの低い昇圧パルスφＢによって、オーバーシュートやリップルの小さい昇圧特性が得られる。
【００３６】
より具体的に、第１モードに設定すれば、後段の領域Ｂを昇圧動作の途中で動作停止とするから、図１０に示すように、途中まで昇圧速度が速く、その後昇圧速度が低下する昇圧カーブが得られる。また、領域Ｃに対しては低いクランプレベルの昇圧パルスφＢを用いているから、領域Ｂの動作停止と相俟って、オーバーシュート及びリップルが小さくなる。
第２モードでは、第１モードに比べて、初期の昇圧速度が更に低くなり、オーバーシュート及びリップルが更に小さくなる。
第３モードでは、第１モードと第２モードに比べて初期の昇圧速度が速く、その分オーバーシュートやリップルが大きいが、領域Ｂの動作停止と領域Ｃのクランプレベル切り換えにより、従来に比べてやはりオーバーシュートやリップルは小さくなる。
【００３７】
以上のように、昇圧回路１１の各領域毎に異なる昇圧パルスを与えるために、クランプ回路１４は、各領域Ａ，Ｂ及びＣに応じてそれぞれ、図１２Ａ，図１２Ｂ及び図１２Ｃのように構成される。
【００３８】
図１２Ａのクランプ回路は、オシレータ１３の出力パルスがインバータＩＮＶ１を介して供給される、ＰＭＯＳトランジスタＱＰ２１とＮＭＯＳトランジスタＱＮ２１からなるＣＭＯＳドライバ１２１を基本とする。ＰＭＯＳトランジスタＱＰ２１のソースは、クランプ用のＤタイプＮＭＯＳトランジスタＱＮ２２を介して電源ＶＣＣに接続される。このＮＭＯＳトランジスタＱＮ２２のゲートにクランプ基準電圧ＣＬｒｅｆが与えられる。ＰＭＯＳトランジスタＱＰ２１のソースはまた、クランプ動作停止時にこのソースノードがフローティングになることを防止するために、フラグ信号ＥＮＢ１により制御されるＰＭＯＳトランジスタＱＰ２２を介して電源ＶＣＣに接続されている。
【００３９】
図１２Ｂに示す領域Ｂ用のクランプ回路は、図１２Ａと同様の構成のＣＭＯＳドライバ１２２を有し、これに加えて、ＰＭＯＳトランジスタＱＰ２１とＮＭＯＳトランジスタＱＮ２２の間に、第２の検知レベルＶ２で発生されるフラグ信号ＥＮＢ２が“Ｈ”のときにオンするＰＭＯＳトランジスタＱＰ２３が挿入されている。更に、ドライバ１２２の出力端子には、フラグ信号ＥＮＢ２が“Ｌ”のときにオンして出力をリセットするためのＮＭＯＳトランジスタＱＮ２３が設けられている。
【００４０】
図１２Ｃに示す領域Ｃ用のクランプ回路は、図１２Ａと同様の構成のＣＭＯＳドライバ１２３を有し、これに加えて、ＮＭＯＳトランジスタＱＮ２２のゲートに、異なるクランプ基準電圧ＣＬｒｅｆ１，ＣＬｒｅｆ２を切り換えて供給する切り換え回路１２４が設けられている。
【００４１】
これらのクランプ回路本体に用いられるクランプ基準電圧ＣＬｒｅｆの発生回路は、図１３ＡのようにオペアンプＯＰを用いて構成される。オペアンプＯＰの一つの入力端に基準電圧Ｖｒｅｆが入り、その出力によりゲートが制御される電流源ＰＭＯＳトランジスタＱＰ４１と抵抗Ｒ１を直列接続した出力回路１３１が設けられる。ＰＭＯＳトランジスタＱＰ４１と抵抗Ｒ１の接続ノードがクランプ基準電圧ＣＬｒｅｆの出力端子となる。この出力端子には、ＤタイプのＮＭＯＳトランジスタＱＮ４１と抵抗Ｒ２，Ｒ３の直列回路からなるモニター回路が設けられ、抵抗Ｒ２，Ｒ３の接続ノードのモニター電圧ＶｍがオペアンプＯＰの他の入力端子に帰還される。
これにより、基準電圧Ｖｒｅｆに基づいて安定なクランプ基準電圧ＣＬｒｅｆが発生される。
【００４２】
図１２Ａ〜図１２Ｃのクランプ回路では、昇圧動作の間“Ｈ”であるフラグ信号ＥＮＢ１により、ＰＭＯＳトランジスタＱＰ２２はオフである。従って、クランプ用ＮＭＯＳトランジスタＱＮ２２のしきい値と、そのゲートに印加されるクランプ基準電圧ＣＬｒｅｆにより振幅制限された昇圧パルス出力ＯＵＴＡ，ＯＵＴＢ，ＯＵＴＣを出す。この様に、昇圧動作の全期間にわたって出力される昇圧パルスをクランプすることにより、昇圧パルスの電源電圧依存性がないようにしていることが、これらのクランプ回路本体の基本的な特徴である。
【００４３】
そして、領域Ｂに対する図１２Ｂのドライバ１２２は、昇圧動作初期は、フラグ信号ＥＮＢ２が“Ｈ”であって、ＰＭＯＳトランジスタＱＰ２３がオン、従って活性状態に保たれる。第２の検知レベルＶ２でフラグ信号ＥＮＢ２が“Ｌ”になると、ＰＭＯＳトランジスタＱＰ２３がオフになる。従って図１１に示したように、領域Ｂに対するクランプ回路のドライバ１２２は、昇圧動作の途中から期間Ｙでは動作停止する。
【００４４】
また、図１１に示すように、各モードの昇圧パルスφＡ，φＢは、クランプ基準電圧ＣＬｒｅｆにより決められる。
例えば、第１モードの場合には、図１２Ａのクランプ回路と図１２Ｂのクランプ回路に与えるクランプ基準電圧をＣＬｒｅｆ＝ＣＬｒｅｆ１とし、図１２Ｂのクランプ回路に与えるクランプ基準電圧をＣＬｒｅｆ＝ＣＬｒｅｆ２とする。
第２モードの場合には、図１２Ａのクランプ回路に与えるクランプ基準電圧をＣＬｒｅｆ＝ＣＬｒｅｆ１とし、図１２Ｂと図１２Ｃのクランプ回路に与えるクランプ基準電圧をＣＬｒｅｆ＝ＣＬｒｅｆ２とする。
【００４５】
図１１に示す第３モードでは、領域Ｃについて、昇圧動作の途中から昇圧パルスがφＡからφＢに切り換えられる。これは、図１２Ｃのクランプ回路に与えるクランプ基準電圧を、切り換え回路１２４により途中で切り換えることで行われる。この様な昇圧パルスのクランプレベル切り換えを必要とするモードの場合には、クランプ基準電圧発生回路として、図１３Ｂのように、二つのクランプ基準電圧ＣＬｒｅｆ１，ＣＬｒｅｆ２を発生できるものを用いればよい。
【００４６】
図１３Ｂは、図１３Ａの構成を基本として、電流源ＰＭＯＳトランジスタＱＰ４１を共通にする２系統の出力回路１３１，１３２を設けたものである。即ち、一方の出力回路１３１側は抵抗Ｒ１により決まるクランプ基準電圧ＣＬｒｅｆ１を発生するものであり、他方の出力回路１３２は、抵抗Ｒ４とＲ５により分圧された、ＣＬｒｅｆ１より低いクランプ基準電圧ＣＬｒｅｆ２を発生するものである。
【００４７】
各出力回路１３１，１３２には、スイッチ用ＮＭＯＳトランジスタＱＮ４２，ＱＮ４３がそれぞれ挿入されている。出力回路１３２側のＮＭＯＳトランジスタＱＮ４３は、フラグ信号ＥＮＢ２をインバータＩＮＶ３で反転した信号で駆動され、出力回路１３１側のＮＭＯＳトランジスタＱＮ４２はフラグ信号ＥＮＢ２で駆動される。
【００４８】
従ってこの図１３Ｂのクランプ基準電圧発生回路では、昇圧電圧の第２の検知レベルＶ２に達するまでの期間Ｘでは、ＥＮＢ２＝“Ｈ”により、出力回路１３１側が活性、出力回路１３２は非活性であり、クランプ基準電圧ＣＬｒｅｆ１が出力される。第２の検知レベルＶ２に達してフラグ信号ＥＮＢ２が“Ｌ”になると、出力回路１３１は非活性、出力回路１３２が活性になり、従って期間Ｙではより低いクランプ基準電圧ＣＬｒｅｆ２が得られる。
【００４９】
これらのクランプ基準電圧ＣＬｒｅｆ１，ＣＬｒｅｆ２が、図１２Ｃのクランプ基準電圧の入るＮＭＯＳトランジスタＱＮ２２のゲートに切り換えて供給されるようにする。これにより、図１１の第３モードが実現される。即ち、領域Ｃに対しては、クランプ基準電圧ＶＬｒｅｆ１，ＣＬｒｅｆ２の切り換えにより、ドライバ１２３からクランプレベルの異なる昇圧パルスφＡ，φＢが期間Ｘ，Ｙに応じて与えられる。領域Ｂでは、前述したように、期間Ｘに、クランプ基準電圧ＣＬｒｅｆ１により振幅制限された昇圧パルスφＡが与えられ、期間Ｙは動作停止する。
【００５０】
以上のようにこの実施の形態によれば、昇圧回路の出力段部をその前段より振幅制限の大きい昇圧パルスで駆動することにより、広い電源電圧範囲で必要な昇圧能力が得られ、しかもオーバーシュートやリップルの小さい昇圧特性が得られる。特に、昇圧回路の出力段部を容量の異なる二つの領域Ｂ，Ｃの併設構造とし、これらの領域Ｂ，Ｃに対して昇圧動作の途中で動作停止、或いは昇圧パルスのレベル切り換えを行うことにより、昇圧速度を確保しながら、オーバーシュートやリップルを効果的に低減することができる。
【００５１】
［実施の形態２］
図１４は、別の実施の形態による半導体装置の昇圧回路部の構成である。基本的な構成は図１と同様であるが、先の実施の形態と異なりこの実施の形態では、昇圧回路１１が二つの領域Ａ，Ｂに分けられている。即ち、４相駆動の場合の昇圧回路１１は、図１７に示すように、前段部の昇圧ユニットＡＵにより構成される領域Ａと、出力段部の昇圧ユニットＢＵ，ＢＵ（ＯＵＴ）により構成される領域Ｂに分けられている。２相駆動の場合の昇圧回路１１は、図１８に示すように、前段部の昇圧ユニットＡＵにより構成される領域Ａと、出力段部の昇圧ユニットＢＵ，ＢＵ（ＯＵＴ）により構成される領域Ｂに分けられている。
【００５２】
オシレータ１３からの昇圧パルスＦＡＩａは、４相駆動の場合、図１５に示すように、φ３ａ，φ４ａ，φ５ａ，φ６ａからなる。２相駆動の場合は図１６に示すように、昇圧パルスＦＡＩａは、φ１ａ，φ２ａからなる。これらの昇圧パルスＦＡＩａは、クランプ回路１４により、昇圧回路１１の２つの領域Ａ，Ｂに対して、最適のクランプレベルをもって振幅制限された昇圧パルスＦＡＩｂ，ＦＡＩｃとして与えられる。
【００５３】
この実施の形態の場合、昇圧回路１１の領域Ｂの昇圧ユニットは、容量が切り換え可能に構成されている。ここで”昇圧ユニットの容量”とは、先の実施の形態で説明したと同様に、昇圧パルスが印加されるキャパシタの容量をいう。具体的に、昇圧回路１１の昇圧ユニット構成を示すと、４相駆動の場合は図１９にようになり、２相駆動の場合は図２０のようになる。
【００５４】
４相駆動の場合の領域Ａの昇圧ユニットＡＵは、図１９（ａ）に示すように、先の実施の形態と同様である。領域Ｂの昇圧ユニットＢＵは、図１９（ｂ）に示すように、ノードＮ１に二つのポンピング用キャパシタＣ１１，Ｃ１２が切り換えスイッチ１９１により切り換え可能に接続されている。同様にＮＭＯＳトランジスタＱＮ１のゲートにも二つのキャパシタＣ２１，Ｃ２２が切り換えスイッチ１９２により切り換え可能に接続されている。
【００５５】
キャパシタＣ１１の容量は、キャパシタＣ１２のそれより大きく、またキャパシタＣ２１の容量はキャパシタＣ２２のそれより大きい。これが”昇圧ユニットの容量”の差であり、キャパシタＣ１１，Ｃ２１を用いたときに昇圧ユニットの能力は、キャパシタＣ１２，Ｃ２２を用いた場合に比べて大きい。
切り換えスイッチ１９１，１９２は、先の実施の形態におけると同様、昇圧動作の途中で第２の検知レベルを検知して発生されるフラグ信号ＥＮＢ２により制御される。
【００５６】
４相駆動の場合の領域Ｂの最終段昇圧ユニットＢＵ（ＯＵＴ）は、図１９（ｃ）に示すように、図１９（ｂ）の構成を基本として、転送用ＮＭＯＳトランジスタＱＮ１に対して並列に出力用ＮＭＯＳトランジスタＱＮ３を設け、且つノードＮ２にダミーのキャパシタＣ３１，Ｃ３２を接続して構成される。
【００５７】
２相駆動の場合の領域Ａの昇圧ユニットＡＵは、図２０（ａ）に示すように、転送用ＮＭＯＳトランジスタＱＮ１１とキャパシタＣ１１とから構成される。これは先の実施の形態と同じである。出力段の領域Ｂの昇圧ユニットＢＵは、図２０（ｂ）に示すように、二つのキャパシタＣ１１１，Ｃ１１２を併設して、これらを切り換えスイッチ２０１により切り換え可能に構成されている。キャパシタＣ１１１の容量は、キャパシタＣ１１２のそれより大きい。これにより、昇圧ユニットの容量切り換えが可能とされている。切り換えスイッチ２０１は、やはり第２のフラグ信号ＥＮＢ２により制御される。
【００５８】
この実施の形態での昇圧動作モードを、先の実施の形態の図１１に対応させて図２１に示す。図１０の特性図を用いて、先の実施の形態と同様にその昇圧特性の第２の検知レベルＶ２で第２のフラグ信号ＥＮＢ２を出力すること、その前後の期間をＸ，Ｙとすること、更に二種の昇圧パルスφＡ，φＢの関係について、先の実施の形態と同様である。
【００５９】
第４モードの場合、領域Ａに対しては、期間Ｘ，Ｙを通じて昇圧パルスφＡが用いられる。領域Ｂに対しては、期間Ｘ，Ｙを通じて昇圧パルスφＢが用いられるが、昇圧ユニットの容量が、期間Ｘでの容量１から期間Ｙでは容量２に切り換えられる。但し、容量１は容量２より大である。この場合、クランプ回路１４には、図１２Ａのクランプ回路本体を用い、領域Ａ，Ｂで異なるクランプ基準電圧ＣＬｒｅｆ１，ＣＬｒｅｆ２を与えればよい。
【００６０】
第５モードの場合、領域Ａに対しては、期間Ｘ，Ｙを通じて昇圧パルスφＡが用いられる。領域Ｂに対しては、期間Ｘで昇圧パルスφＡが用いられ、期間Ｙでは昇圧パルスφＢが用いられる。この昇圧パルスの切り換えは、先の実施の形態で説明した図１３Ｂのクランプ基準電圧発生回路を用い、フラグ信号ＥＮＢ２で有効性が決まるクランプ基準電圧ＣＬｒｅｆ１，ＣＬｒｅｆ２を図１２Ｃのクランプ回路本体に切り換えて与えるようにすればよい。この第５モードでは、領域Ｂの容量切り換えは行わない。
【００６１】
第６モードの場合、領域Ａに対しては、期間Ｘ，Ｙを通じて昇圧パルスφＡが用いられる。領域Ｂに対しては、期間Ｘで昇圧パルスφＡが用いられ、期間Ｙでは昇圧パルスφＢが用いられる。昇圧ユニットの容量も、期間Ｘでの容量１から期間Ｙでは容量２に切り換えられる。
【００６２】
以上の３の昇圧モードが先の実施の形態と共通する点は、少なくとも昇圧回路が領域分けされて、出力段側においてその前段よりも振幅制限した昇圧パルスが用いられることである。これにより、広い電源電圧範囲で必要な昇圧能力の確保し、オーバーシュート及びリップル低減というあ基本的な特徴が得られる。
第４モードでは、昇圧パルスのクランプレベル切り換えは行わないが、出力段側の領域Ｂについて、昇圧特性の後半で昇圧ユニットの容量を小さい方に切り換えており、これにより、オーバーシュート及びリップルの低減が図られている。
第５モードでは、出力段側の領域Ｂについて昇圧動作の途中でクランプレベル切り換えを行っており、やはりオーバーシュート及びリップルの低減が図られている。
第６モードでは、出力段側の領域Ｂについて、昇圧動作の途中でクランプレベル切り換えと共に、容量切り換えも行っており、オーバーシュート及びリップルの一層の低減が図られる。
【００６３】
【発明の効果】
以上述べたようにこの発明によれば、広い電源電圧範囲で必要な昇圧能力を発揮できしかもオーバーシュートやリップル低減を可能とした昇圧回路を内蔵する半導体装置が得られる。
【図面の簡単な説明】
【図１】この発明の実施の形態による半導体装置の昇圧回路部の構成を示す図である。
【図２】同実施の形態の４相駆動の場合の昇圧パルス分配の様子を示す図である。
【図３】同実施の形態の２相駆動の場合の昇圧パルス分配の様子を示す図である。
【図４】同実施の形態の４相駆動の昇圧回路の構成を示す図である。
【図５】同実施の形態の２相駆動の昇圧回路の構成を示す図である。
【図６】同実施の形態の４相駆動昇圧回路の昇圧ユニットの構成を示す図である。
【図７】同実施の形態の２相駆動昇圧回路の昇圧ユニットの構成を示す図である。
【図８】同実施の形態の４相駆動の場合の昇圧パルス波形を示す図である。
【図９】同実施の形態の２相駆動の場合の昇圧パルス波形を示す図である。
【図１０】同実施の形態の昇圧電圧特性を示す図である。
【図１１】同実施の形態における昇圧モードを示す図である。
【図１２Ａ】同実施の形態の領域Ａ用のクランプ回路本体の構成を示す図である。
【図１２Ｂ】同実施の形態の領域Ｂ用のクランプ回路本体の構成を示す図である。
【図１２Ｃ】同実施の形態の領域Ｃ用のクランプ回路本体の構成を示す図である。
【図１３Ａ】同実施の形態のクランプ基準電圧発生回路の構成を示す図である。
【図１３Ｂ】同実施の形態の他のクランプ基準電圧発生回路の構成を示す図である。
【図１４】この発明の他の実施の形態による半導体装置の昇圧回路部の構成を示す図である。
【図１５】同実施の形態の４相駆動の場合の昇圧パルス分配の様子を示す図である。
【図１６】同実施の形態の２相駆動の場合の昇圧パルス分配の様子を示す図である。
【図１７】同実施の形態の４相駆動の昇圧回路の構成を示す図である。
【図１８】同実施の形態の２相駆動の昇圧回路の構成を示す図である。
【図１９】同実施の形態の４相駆動昇圧回路の昇圧ユニットの構成を示す図である。
【図２０】同実施の形態の２相駆動昇圧回路の昇圧ユニットの構成を示す図である。
【図２１】同実施の形態における昇圧モードを示す図である。
【図２２】従来の昇圧回路構成を示す図である。
【図２３】同昇圧回路の昇圧電圧特性を示す図である。
【図２４】クランプ回路を用いた従来の昇圧回路の構成を示す図である。
【符号の説明】
１１…昇圧回路、１２…リミッタ回路、１３…オシレータ、１４…クランプ回路。
Claims (9)
- 電源負荷と昇圧出力端子の間に複数段の昇圧ユニットを接続して構成される昇圧回路と、
この昇圧回路の各昇圧ユニットを駆動する昇圧パルスの振幅を制限するためのクランプ回路と、
前記昇圧回路の出力電圧を監視して前記昇圧回路及びクランプ回路の制御を行うリミッタ回路と
を備えた半導体装置において、
前記複数段の昇圧ユニットは、前記電源負荷側の所定段数を含む第１の領域と、前記昇圧出力端子側において併設された第２の領域及び第３の領域とに分けられ、
前記クランプ回路は、前記第１の領域に対して第１のクランプレベルを持ち、前記第２の領域に対して昇圧動作の初期に前記第１のクランプレベルを持ち、昇圧動作の途中で前記リミッタ回路からのフラグ信号に基づいて動作停止するように構成され、第３の領域に対して、前記第１のクランプレベルより低い第２のクランプレベルを持つように構成されている
ことを特徴とする半導体装置。 - 電源負荷と昇圧出力端子の間に複数段の昇圧ユニットを接続して構成される昇圧回路と、
この昇圧回路の各昇圧ユニットを駆動する昇圧パルスの振幅を制限するためのクランプ回路と、
前記昇圧回路の出力電圧を監視して前記昇圧回路及びクランプ回路の制御を行うリミッタ回路と
を備えた半導体装置において、
前記複数段の昇圧ユニットは、前記電源負荷側の所定段数を含む第１の領域と、前記昇圧出力端子側において併設された第２の領域及び第３の領域とに分けられ、
前記クランプ回路は、前記第１の領域に対して第１のクランプレベルを持ち、前記第２の領域に対して、昇圧動作の初期に第１のクランプレベルより低い第２のクランプレベルを持ち、昇圧動作の途中で前記リミッタ回路から得られるフラグ信号に基づいて動作停止するように構成され、前記第３の領域に対して、第２のクランプレベルを持つように構成されている
ことを特徴とする半導体装置。 - 電源負荷と昇圧出力端子の間に複数段の昇圧ユニットを接続して構成される昇圧回路と、
この昇圧回路の各昇圧ユニットを駆動する昇圧パルスの振幅を制限するためのクランプ回路と、
前記昇圧回路の出力電圧を監視して前記昇圧回路及びクランプ回路の制御を行うリミッタ回路と
を備えた半導体装置において、
前記複数段の昇圧ユニットは、前記電源負荷側の所定段数を含む第１の領域と、前記昇圧出力端子側において併設された第２の領域及び第３の領域とに分けられ、
前記クランプ回路は、前記第１の領域に対して第１のクランプレベルを持ち、前記第２の領域に対して、昇圧動作の初期に第１のクランプレベルを持ち、昇圧動作の途中で前記リミッタ回路から得られるフラグ信号に基づいて動作停止するように構成され、前記第３の領域に対して、昇圧動作の初期に第１のクランプレベルを持ち、昇圧動作の途中で前記リミッタ回路から得られるフラグ信号に基づいて第１のクランプレベルより低い第２のクランプレベルを持つように構成されている
ことを特徴とする半導体装置。 - 電源負荷と昇圧出力端子の間に複数段の昇圧ユニットを接続して構成される昇圧回路と、
この昇圧回路の各昇圧ユニットを駆動する昇圧パルスの振幅を制限するためのクランプ回路と、
前記昇圧回路の出力電圧を監視して前記昇圧回路及びクランプ回路の制御を行うリミッタ回路と
を備えた半導体装置において、
前記複数段の昇圧ユニットは、前記電源負荷側の所定段数を含む第１の領域と、前記昇圧出力端子側において併設された第２の領域及び第３の領域とに分けられ、
前記第２の領域の昇圧ユニットは、昇圧パルスが印加されるキャパシタの容量が、前記第１の領域に比べて小さく、前記第３の領域に比べて大きく設定されている
ことを特徴とする半導体装置。 - 電源負荷と昇圧出力端子の間に複数段の昇圧ユニットを接続して構成される昇圧回路と、
この昇圧回路の各昇圧ユニットを駆動する昇圧パルスの振幅を制限するためのクランプ回路と、
前記昇圧回路の出力電圧を監視して前記昇圧回路及びクランプ回路の制御を行うリミッタ回路と
を備えた半導体装置において、
前記複数段の昇圧ユニットは、前記電源負荷側の所定段数を含む第１の領域と、前記昇圧出力端子側の第２の領域に分けられ、
前記第２の領域の昇圧ユニットは、昇圧パルスが印加されるキャパシタの容量が切り換え可能に構成され、
前記クランプ回路は、前記第１の領域に対して第１のクランプレベルを持ち、前記第２の領域に対して、第１のクランプレベルより低い第２のクランプレベルを持つように構成され、且つ
前記第２の領域の昇圧ユニットのキャパシタの容量が、昇圧動作の途中で前記リミッタ回路からのフラグ信号に基づいて大きい値から小さい値に切り換えられる
ことを特徴とする半導体装置。 - 電源負荷と昇圧出力端子の間に複数段の昇圧ユニットを接続して構成される昇圧回路と、
この昇圧回路の各昇圧ユニットを駆動する昇圧パルスの振幅を制限するためのクランプ回路と、
前記昇圧回路の出力電圧を監視して前記昇圧回路及びクランプ回路の制御を行うリミッタ回路と
を備えた半導体装置において、
前記複数段の昇圧ユニットは、前記電源負荷側の所定段数を含む第１の領域と、前記昇圧出力端子側の第２の領域に分けられ、
前記クランプ回路は、前記第１の領域に対して第１のクランプレベルを持ち、前記第２の領域に対して、昇圧動作の初期に第１のクランプレベルを持ち、昇圧動作の途中で前記リミッタ回路から得られるフラグ信号に基づいて第１のクランプレベルより低い第２のクランプレベルを持つように構成されている
ことを特徴とする半導体装置。 - 電源負荷と昇圧出力端子の間に複数段の昇圧ユニットを接続して構成される昇圧回路と、
この昇圧回路の各昇圧ユニットを駆動する昇圧パルスの振幅を制限するためのクランプ 回路と、
前記昇圧回路の出力電圧を監視して前記昇圧回路及びクランプ回路の制御を行うリミッタ回路と
を備えた半導体装置において、
前記複数段の昇圧ユニットは、前記電源負荷側の所定段数を含む第１の領域と、前記昇圧出力端子側の第２の領域に分けられ、
前記第２の領域の昇圧ユニットは、昇圧パルスが印加されるキャパシタの容量が切り換え可能に構成され、
前記クランプ回路は、前記第１の領域に対して第１のクランプレベルを持ち、前記第２の領域に対して、昇圧動作の初期に第１のクランプレベルを持ち、昇圧動作の途中で前記リミッタ回路から得られるフラグ信号に基づいて第１のクランプレベルより低い第２のクランプレベルを持つように構成され、且つ
前記第２の領域の昇圧ユニットのキャパシタの容量が、昇圧動作の途中で前記リミッタ回路からのフラグ信号に基づいて大きい値から小さい値に切り換えられる
ことを特徴とする半導体装置。 - 前記昇圧回路は、４相駆動方式であることを特徴とする請求項１〜７のいずれか１項記載の半導体装置。
- 前記昇圧回路は、２相駆動方式であることを特徴とする請求項１〜７のいずれか１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001006578A JP4109831B2 (ja) | 2001-01-15 | 2001-01-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001006578A JP4109831B2 (ja) | 2001-01-15 | 2001-01-15 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002218740A JP2002218740A (ja) | 2002-08-02 |
| JP4109831B2 true JP4109831B2 (ja) | 2008-07-02 |
Family
ID=18874438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001006578A Expired - Fee Related JP4109831B2 (ja) | 2001-01-15 | 2001-01-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4109831B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4562479B2 (ja) * | 2004-09-29 | 2010-10-13 | 凸版印刷株式会社 | ２相クロック駆動チャージポンプ回路 |
| JP5233272B2 (ja) * | 2007-01-29 | 2013-07-10 | セイコーエプソン株式会社 | 電源回路、表示ドライバ、電気光学装置及び電子機器 |
| JP5058081B2 (ja) * | 2008-06-16 | 2012-10-24 | 株式会社東芝 | 昇圧回路 |
| JP5361346B2 (ja) * | 2008-11-21 | 2013-12-04 | 株式会社東芝 | 半導体集積回路 |
| JP2011118967A (ja) * | 2009-12-01 | 2011-06-16 | Toshiba Corp | 半導体記憶装置および昇圧回路 |
-
2001
- 2001-01-15 JP JP2001006578A patent/JP4109831B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002218740A (ja) | 2002-08-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050309 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070913 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071217 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080401 |
|
| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110411 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110411 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |