JP3898065B2 - 昇圧回路を備えた半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、高い昇圧効率をもつ昇圧回路を備えた半導体装置に関する。
【0002】
【従来の技術】
従来から、EEPROMやフラッシュメモリなどの半導体装置(以下、IC)の単一電源化に伴って、そのICの内部で必要な電圧を得るように、電源電圧の昇圧が行われるようになってきている。このために、チャージポンプ回路などの昇圧回路がICに備えられる。
【0003】
図5は従来の昇圧回路の構成を示す図である。図5において、初段のチャージポンプユニットU1から出力段のチャージポンプユニットUnまでN段のチャージポンプユニット(以下、ユニットと称することがある。)が直列に接続されている。初段のユニットU1に電源電圧Vcc(例えば、2Vや3Vなど)がダイオード接続されたN型MOS(以下、NMOS)トランジスタQ0を介して供給される。また、出力段のユニットUnからの出力は、出力用キャパシタCoに充電されるとともに、所定の出力電圧Vout(例えば、10V)で出力される。
【0004】
各ユニットU1〜Unは、同様の構成であり、例えばユニットU1を例に説明すると、NMOSトランジスタQ1とキャパシタC1とを備えている。NMOSトランジスタQ1のソースSは、NMOSトランジスタQ0を介して電源電圧Vccに接続されるとともに、ゲートGに接続されており、いわゆるダイオード接続とされている。また、そのドレインDは次段のユニットU2に接続されている。また、キャパシタC1は一端がソースSに接続され、他端がクロックライン(この場合は、クロックCLK1のクロックライン)に接続される。なお、各ユニットのキャパシタは、奇数番のユニットU1,U3などではクロックCLK1のクロックラインに接続され、偶数番のユニットU2,U4などではクロックCLK2のクロックラインに接続される。
【0005】
クロックCLK1及びクロックCLK2は、例えば、電源電圧Vccと同じ振幅電圧で所定の周波数を持ち、ほぼ逆位相の状態で変化する二相クロックである。
【0006】
この図5の昇圧回路においては、クロックCLK1、CLK2を動作させると、電源電圧Vccが各ユニット毎に順次チャージアップされ、昇圧された出力電圧Voutが出力される。この出力電圧Voutが、EEPROMなどの所定の端子に供給される。
【0007】
【発明が解決しようとする課題】
各ユニットのNMOSトランジスタは、そのドレインD、ソースS等が形成されるP型基板がグランド電位に接続されており、また、そのゲートGがソースSに直接接続されている。そして、そのゲートGとドレインD間に閾値電圧(スレッショルド電圧)Vthが存在するから、各ユニットのドレイン電位はソース電位から閾値電圧Vthだけ低い電位になる。即ち、各ユニットで昇圧される電圧は、[Vcc−Vth]にとどまることになる。
【0008】
ここで、各ユニットでのNMOSトランジスタの閾値電圧Vthは、基板バイアス効果によって、そのソース電位と基板電位(即ち、グランド電位)との電位差が大きくなるにつれて大きくなる。したがって、初段ユニットU1から出力段ユニットUnに近づくほど、ユニット当たりの昇圧される電圧は少なくなってしまう。
【0009】
このことから、電源電圧Vccからある程度高い出力電圧を得ようとする場合には、より多くのチャージポンプユニットを直列に接続する必要が生じる。また、電源電圧Vccより閾値電圧Vthが高くなるような場合には、昇圧動作そのものができなくなってしまうことになる。
【0010】
このような、昇圧動作に関する問題は、電源電圧Vccが低いほど顕著に現れるから、電源電圧が低電圧化する傾向にある最近の集積回路装置では、特に、解決が望まれている。
【0011】
そこで、本発明は、MOSトランジスタの閾値電圧による昇圧制限をなくし或いは低減し、必要な高電圧の出力を、より少ないチャージポンプユニット数で得ることができる、昇圧回路を備えた半導体装置を提供することを目的とする。
【0012】
【課題を解決するための手段】
本発明の請求項1の昇圧回路を備えた半導体装置は、MOSトランジスタとキャパシタを有するチャージポンプユニットが直列接続され、クロックにしたがって電源電圧を昇圧する半導体装置において、
前記チャージポンプユニットの各々は、主の第2導電型MOSトランジスタと、この主の第2導電型MOSトランジスタの入力側であるソースに一端が接続された主キャパシタと、前記主の第2導電型MOSトランジスタのソースとゲート間にソースとドレインが接続されゲートが前記主の第2導電型MOSトランジスタの出力側であるドレインに接続された副の第2導電型MOSトランジスタと、前記主の第2導電型MOSトランジスタのゲートに一端が接続された副キャパシタとを有し、
前記主キャパシタの他端には、当該チャージポンプユニットが奇数番目であれば第1クロックが供給され、偶数番目であれば前記第1クロックとほぼ逆位相でローレベル区間が重ならない第3クロックが供給され、前記副キャパシタの他端には、当該チャージポンプユニットが奇数番目であればハイレベル区間が前記第3クロックのローレベル区間内にある第2クロックが供給され、偶数番目であれば前記第2クロックとほぼ逆位相でハイレベル区間が重ならない第4クロックが供給されて、これら第1クロック乃至第4クロックの4相クロックでチャージポンプ動作を行い、
前記主の第2導電型MOSトランジスタ及び副の第2導電型MOSトランジスタが、第1導電型基板に形成された第2導電型ウエルと、この第2導電型ウエル中に形成された第1導電型ウエルと、この第1導電型ウエル中に形成され且つ該第1導電型ウエルと外部で接続されている第2導電型のソース領域、このソース領域とチャネル領域を隔てて形成された第2導電型ドレイン領域、前記チャネル上方に絶縁物を介して形成されたゲートとを備えたウエル分離形式であり、
前記第2導電型ウエルは、前記第1導電型基板との間、及び前記第1導電型ウエルとの間が、逆バイアスされるように高電位点に接続されることを特徴とする
【0013】
この請求項1記載の昇圧回路を備えた半導体装置によれば、チャージポンプユニットのNMOSトランジスタがウエル分離形式のNMOSトランジスタであり、その分離用のN型ウエルが、そのN型ウエルとP型基板との間及びそのN型ウエルとP型ウエルとの間が逆バイアスされるように、高電位点に接続される。これにより、直列接続されているいずれのチャージポンプユニットにおいても、P型ウエルの電位はそのソース電位と同電位にすることができる。したがって、いずれのチャージポンプユニットにおけるMOSトランジスタの閾値電圧Vthも一定の低い値となるから、少ないチャージポンプユニット数で高電圧を出力することができる。
【0014】
さらに、副のウエル分離形式のNMOSトランジスタ及び副キャパシタをも備えて4相クロック駆動型として、主たるNMOSトランジスタのゲート電位を高くしている。これにより、主たるNMOSトランジスタとして、ウエル分離形式のNMOSトランジスタを用いることと相俟って、各ユニットの出力電圧から閾値電圧Vthの影響を実質的に取り去ることができる。したがって、昇圧効率をより高くできるとともに、所定の電圧を得るためのユニット数をさらに少なくすることができる。
【0015】
更に、チャージポンプユニット当たりの昇圧電圧が高く維持できるから、電流駆動能力を高くすることができ、昇圧動作の高速化を図ることができる。
【0016】
【発明の実施の形態】
以下、本発明の昇圧回路を備えた半導体装置実施の形態について、図1〜図4を参照して説明する。
【0017】
図1は本発明の第1の実施の形態に係る、NMOS型のウエル分離形式のMOSトランジスタを用いた、4相クロック駆動方式の昇圧回路を示す図である。図2は、そのNMOS型のウエル分離形式のMOSトランジスタの断面構造を示す図であり、また、図3は4相クロックのタイミングを示す図である。
【0018】
図1において、初段のチャージポンプユニットU11から出力段のチャージポンプユニットU1nまでN段のチャージポンプユニット(以下、ユニット)が直列に接続されている。
【0019】
初段のユニットU11に電源電圧Vcc(例えば、2Vや3Vなど)が電源スイッチSW10を介して供給される。このスイッチSW10は、通常のNMOSトランジスタでよい。このNMOSトランジスタQ10は、そのゲートに昇圧回路を駆動するためのイネーブル信号ENが印加されるとオンされる。なお、イネーブル信号ENは電源電圧Vccとする。このNMOSトランジスタQ10をスイッチSW10として用いることにより、そのオン時にダイオードとして機能し、そのオフ時には電源電圧Vccからチャージポンプ回路への電流の流れる経路を完全にオフする。
【0020】
また、出力段のユニットU1nからの昇圧された出力は、出力用キャパシタCoに充電されるとともに、出力電圧Vout(例えば、10V)として出力される。
【0021】
各ユニットU11〜U1nは、同様の構成であるので、以下、ユニットU11を例に説明する。ユニットU11は、ウエル分離形式の主たるNMOSトランジスタQ11−1と主キャパシタC11−1とを備えている。この主たるNMOSトランジスタQ11−1と主キャパシタC11−1は、従来の図5のNMOSトランジスタQ1とキャパシタC1に対応する。
【0022】
この第1の実施の形態では更に、ウエル分離形式のNMOSトランジスタQ11−1のゲートGとソースS間に、ウエル分離形式の副のNMOSトランジスタQ11−2を接続している。そのNMOSトランジスタQ11−2のゲートは、NMOSトランジスタQ11−1のドレインDに接続されている。また、NMOSトランジスタQ11−1のゲートGは、副キャパシタC11−2の一端に接続されている。この副キャパシタC11−2はゲート電圧制御用であるので、主キャパシタC11−1に比して、小さい容量でよい。主キャパシタC11−1の他端は、第1クロックCLK1のラインに接続され、副キャパシタC11−2の他端は、第2クロックCLK2のラインに接続される。
【0023】
図3に示されるように、第1クロックCLK1と第3クロックCLK3とはほぼ逆位相の関係にあり、そのLレベル(ローレベル)が重ならないようになっている。また、第2クロックCLK2と第4クロックCLK4とはほぼ逆位相の関係にあり、そのHレベル(ハイレベル)が重ならないようになっている。第1クロックCLK1と第2クロックCLK2は奇数番のユニットU11、U13等に使用され、また、第3クロックCLK3と第4クロックCLK4は偶数番のユニットU12、U14等に使用される。なお、これらクロックCLK1〜CLK4のHレベルの電圧値は、任意の値で良いが、例えば電源電圧Vccと同じとするのが回路構成上望ましい。
【0024】
ウエル分離形式のNMOSトランジスタQ11−1〜Q1n−2の構成を、図2を参照して、説明する。
【0025】
P型基板PsubにN型ウエルNwellを形成する。このN型ウエルNwell中にP型ウエルPwellを形成する。このP型ウエルPwell中にn+のドレイン領域と、これとチャネル領域を隔ててn+のソース領域を形成し、そのチャネル領域上方に絶縁膜を介してゲートGを設ける。各領域にはそれぞれコンタクトを設けて、ソースS及びドレインDを形成する。
【0026】
また、P型基板Psubには、p+のコンタクト領域を形成して、コンタクトを設けて、グランド電位に接続するようにする。N型ウエルNwellには、n+のコンタクト領域を形成して、コンタクトを設けて、N型ウエル端子nwとする。P型ウエルPwellには、p+のコンタクト領域を形成して、コンタクトを設けて、P型ウエル端子pwとする。このP型ウエル端子pwを、ソースSに接続するようにする。N型ウエル端子nwを、高い電位点、例えばP型ウエル端子pwに接続するようにしている。
【0027】
このように構成されるウエル分離形式のNMOSトランジスタQ11−1〜Q1n−2では、分離用のN型ウエルNwellが高電位点に接続されるから、P型基板Psubとの間及びP型ウエルPwellとの間がそれぞれ逆バイアスされる。したがって、図中に破線で示すように形成されるPN接合部のダイオードは、導通が阻止されるから、P型ウエルPwellはP型基板Psubから電気的に分離される。なお、N型ウエル端子nwを、P型ウエル端子pwに接続する場合には、N型ウエルNwellはP型ウエルPwellと同電位になる。
【0028】
これにより、P型ウエルPwellの電位は、P型基板Psubの電位とは関係なく、ソースSの電位により決定されることになる。したがって、ソースSの電位が高くなっても、基板バイアス効果による閾値電圧Vthは何ら影響されることなく、低い一定値を保つことになる。
【0029】
さて、このように構成される本発明の昇圧回路の動作を図1〜図3を参照しつつ説明する。
【0030】
まず、イネーブル信号ENがスイッチ10に印加されるとNMOSトランジスタQ10がオンし、電源電圧Vccからその閾値電圧Vthだけ低下した電圧が初段のユニットU11に供給される。これと同時に、4相クロックCLK1〜CLK4が供給される。これにより、昇圧回路が起動される。
【0031】
図3のクロックタイミング図を参照して、各タイミング区間i〜区間viiiごとに昇圧動作を説明する。
【0032】
区間iでは、第1クロックCLK1はLレベルにあり、主キャパシタC11−1は入力される電位に向かって充電される。
【0033】
区間iiでは、第1クロックCLK1がHレベルである。したがって、NMOSトランジスタQ11−1のソース電位は、電荷保存則により主キャパシタC11−1に充電されている電圧にHレベル(即ち、電源電圧Vcc)の電位が重畳された電位になる。このときのソース電位は、理想的には2Vcc−Vthである。このソース電位は電源電圧Vccよりも高いが、NMOSトランジスタQ10がダイオード接続と同じ状態になっており、逆流が阻止されるから、電源電圧Vccに向かって逆に流れることはない。
【0034】
また、ウエル分離形式のNMOSトランジスタQ11−1のP型ウエルPwellとドレインDとの間にできる寄生ダイオードにより、第2段ユニットU12の主キャパシタC12−1は、主キャパシタC11−1に充電されている電荷により充電される。一方、その主キャパシタC11−1の電位がNMOSトランジスタQ11−2のゲートGに印加され、NMOSトランジスタQ11−2がオンされる。これにより副キャパシタC11−2が充電されるとともに、NMOSトランジスタQ11−1のゲートGにゲート電圧が印加される。そして、このゲート電圧の印加により、NMOSトランジスタQ11−1がオンされる。
【0035】
区間iiiでは、第3クロックCLK3がLレベルになるから、オンされたNMOSトランジスタQ11−1を通して、第2ユニットU12の主キャパシタC12−1が更に充電されることになる。
【0036】
区間ivでは、第2クロックCLK2がHレベルになる。したがって、NMOSトランジスタQ11−1のゲートGの電位は、副キャパシタC11−2の充電電圧にHレベルの電位が重畳された電位となる。これにより、NMOSトランジスタQ11−1の導通度が良くなり、ウエル分離形式のNMOSトランジスタQ11−1の利点である閾値電圧Vthが一定であることと相俟って、次段のユニットU12の主キャパシタC12−1への充電がより高く、かつより早く行われる。
【0037】
区間vでは、第2クロックCLK2がLレベルに復帰して、主キャパシタC12−1から逆に充電されることがないようにする。区間viでは、第3クロックCLK3がHレベルになるから、ユニットU12のソース電位は主キャパシタC12−1に充電されている電圧にHレベルを重畳した電位となる。この時点ではNMOSトランジスタQ12−2は既にオンされている。したがって、このソース電位が、NMOSトランジスタQ12−2を介して、NMOSトランジスタQ12−1のゲートGに印加されるから、NMOSトランジスタQ12−1はオンする。したがって、ユニットU12の主キャパシタC12−1に充電されている電荷は、NMOSトランジスタQ12−1を通して、次段のユニットであるユニットU13(図示していない)に供給される。
【0038】
また、この時のNMOSトランジスタQ12−1のソース電位、即ちNMOSトランジスタQ11−1のドレイン電位は、NMOSトランジスタQ11−1のソース電位よりも高くなっているが、NMOSトランジスタQ11−1により阻止されるから、逆に流れることはない。
【0039】
区間viiでは、第1クロックCLK1がLレベルに復帰して、次段ユニットの主キャパシタから逆に充電されることがないようにする。区間viiiでは、第4クロックCLK4がHレベルになるから、NMOSトランジスタQ12−1のゲートGの電位は、副キャパシタC12−2の充電電圧にHレベルの電位が重畳された電位となる。これにより、NMOSトランジスタQ12−1の導通度が良くなり、ウエル分離形式のNMOSトランジスタQ12−1の利点である閾値電圧Vthが一定であることと相俟って、次段のユニットU12の主キャパシタC12−1への充電がより高く、かつより早く行われる。
【0040】
以上、初段のユニットU11及び第2段のユニットU12のチャージポンプによる昇圧動作を、クロックタイミングの区間i〜区間viii毎に説明した。この区間i〜区間viiiのような動作が、クロックCLK1〜CLK4の変化に合わせて、各ユニットU11〜U1nで、継続して行われる。その結果、電源電圧Vcc(例えば、2Vや3v)が、昇圧されて出力電圧Vout(例えば、10v)として出力される。
【0041】
この第1の実施の形態では、各ユニットの主たるNMOSトランジスタQ11−1〜Q1n−1として、ウエル分離形式のNMOSトランジスタを用い、その分離用のN型ウエルNwellを高電位点(例えば、P型ウエル端子pw)に接続している。これにより、昇圧回路中のどのユニットにおいても、主たるNMOSトランジスタの閾値電圧Vthは、低い一定の値となる。したがって、従来のように、出力段ユニットUnに近づくほど、ユニット当たりの昇圧される電圧が少なくなるという問題は解決されている。これにより、より少ないユニット数で所要の電圧に昇圧することができる。
【0042】
さらに、副のウエル分離形式のNMOSトランジスタQ11−2〜Q1n−2及び副キャパシタC11−2〜C1n−2を備えて4相クロック駆動型として、主たるNMOSトランジスタQ11−1〜Q1n−1のゲート電位を高くしている。これにより、主たるNMOSトランジスタQ11−1〜Q1n−1として、ウエル分離形式のNMOSトランジスタを用いることと相俟って、各ユニットの出力電圧から閾値電圧Vthの影響を実質的に取り去ることができる。したがって、昇圧効率をより高くできるとともに、昇圧速度を早くすることができる。
【0043】
図4は本発明の第2の実施の形態に係る、NMOS型のウエル分離形式のMOSトランジスタを用いた、2相クロック駆動方式の昇圧回路を示す図である。
【0044】
図4において、初段のユニットU21から出力段のユニットU2nまでN段のユニットが直列に接続されている。
【0045】
初段のユニットU21に電源電圧Vccが電源スイッチSW20を介して供給される。このスイッチSW20は、図1の第1の実施の形態におけるスイッチ10と同様であり、やはり通常のNMOSトランジスタQ20を用いている。
【0046】
また、出力段のユニットU2nからの昇圧された出力は、出力用キャパシタCoに充電されるとともに、出力電圧Vout(例えば、10V)として出力される。
【0047】
各ユニットU21〜U2nは、同様の構成であるので、以下、ユニットU11を例に説明する。ユニットU21は、ウエル分離形式のNMOSトランジスタQ21とキャパシタC21とを備えている。このNMOSトランジスタQ21とキャパシタC21は、従来の図5のNMOSトランジスタQ1とキャパシタC1に対応する。
【0048】
つまり、この第2の実施の形態では、各ユニットU21〜U2nのNMOSトランジスタとして、図2で説明した、ウエル分離形式のNMOSトランジスタQ21〜Q2nを用いている。そして、直列接続された各ユニットU21〜U2nにより、電源電圧Vccが順次昇圧され、出力電圧Voutが出力される。
【0049】
このときに、各NMOSトランジスタQ21〜Q2nのソースSの電位が高くなるが、P型ウエルPwellの電位はP型基板Psubの電位とは関係なく、ソースSの電位により決定される。したがって、ソースSの電位が高くなっても、基板バイアス効果によっては閾値電圧Vthは何ら影響されない。したがって、各ユニットでの閾値電圧Vthは低い一定値を保つから、各ユニットでは同じ電圧値の昇圧が行われる。
【0050】
この第2の実施の形態では、昇圧回路中のどのユニットにおいても、NMOSトランジスタの閾値電圧Vthは低い一定の値となる。したがって、従来のように、出力段ユニットUnに近づくほど、ユニット当たりの昇圧される電圧は少なくなるという問題は解決される。これにより、より少ないユニット数で所要の電圧に昇圧することができる。例えば、電源電圧Vcc=3vから出力電圧Vout=10vを発生させる場合について試算すると、図5の従来の昇圧回路では8段のユニットを必要とするのに対して、この第2の実施の形態の昇圧回路では4段のユニットで済ませることができる。なお、同一の条件で、第1の実施の形態の昇圧回路について試算すると、3段のユニットで済ませることができ、かつ素早く昇圧可能である。
【0051】
第1及び第2の実施の形態において、正の電源電圧Vccから正の高電圧Voutに昇圧する例について説明したが、それら各実施の形態における昇圧回路を用いて、次のように使用することにより負の高電圧を得ることができる。
【0052】
そのためには、図1及び図4の昇圧回路において出力電圧Voutの端子をグランド電位にする。そして、クロックCLK1〜CLK4をグランド電位と正電位(例えば、Vcc)とに変化させる。これにより、初段のユニットU11,U21のスイッチSW10、SW20側に、ユニット数に応じた負の高電位を発生することができる。この場合の、作用及び効果についても、第1及び第2の実施の形態で説明したのと同様である。
【0053】
【発明の効果】
請求項1記載の昇圧回路を備えた半導体装置によれば、いずれのチャージポンプユニットにおけるMOSトランジスタの閾値電圧Vthも一定の低い値となるから、より少ないチャージポンプユニット数で高電圧を出力することができる。さらに、副のウエル分離形式のNMOSトランジスタ及び副キャパシタをも備えて4相クロック駆動型として、主たるNMOSトランジスタのゲート電位を高くしている。これにより、主たるNMOSトランジスタとして、ウエル分離形式のNMOSトランジスタを用いることと相俟って、各ユニットの出力電圧から閾値電圧Vthの影響を実質的に取り去ることができる。したがって、昇圧効率をより高くできるとともに、所定の電圧を得るためのユニット数をさらに少なくすることができる。
【0054】
更に、チャージポンプユニット当たりの昇圧電圧が高く維持できるから、電流駆動能力を高くすることができ、高速化を図ることができる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態に係る、ウエル分離形式のNMOSトランジスタを用いた4相クロック駆動方式の昇圧回路を示す図。
【図2】ウエル分離形式のNMOSトランジスタの断面構造を示す図。
【図3】4相クロックのタイミングを示す図。
【図4】本発明の第2の実施の形態に係る、ウエル分離形式のNMOSトランジスタを用いた、2相クロック駆動方式の昇圧回路を示す図。
【図5】従来の昇圧回路の構成を示す図。
【符号の説明】
U11〜U1n、U21〜U2n チャージポンプユニット
Q11−1〜Q1n−2、Q21〜Q2n ウエル分離形式NMOSトランジスタ
SW10,SW20 電源スイッチ
Q10、Q20 NMOSトランジスタ
C11−1〜C1nー1 主キャパシタ
C11−2〜C1n−2 副キャパシタ
C21〜C2n キャパシタ
CLK1〜CLK4 クロック
Co 出力用キャパシタ
Vout 出力電圧
S ソース
D ドレイン
G ゲート
Psub P型基板
Nwell N型ウエル
Pwell P型ウエル
nw N型ウエル端子
pw P型ウエル端子
Claims (1)
- MOSトランジスタとキャパシタを有するチャージポンプユニットが直列接続され、クロックにしたがって電源電圧を昇圧する半導体装置において、
前記チャージポンプユニットの各々は、主の第2導電型MOSトランジスタと、この主の第2導電型MOSトランジスタの入力側であるソースに一端が接続された主キャパシタと、前記主の第2導電型MOSトランジスタのソースとゲート間にソースとドレインが接続されゲートが前記主の第2導電型MOSトランジスタの出力側であるドレインに接続された副の第2導電型MOSトランジスタと、前記主の第2導電型MOSトランジスタのゲートに一端が接続された副キャパシタとを有し、
前記主キャパシタの他端には、当該チャージポンプユニットが奇数番目であれば第1クロックが供給され、偶数番目であれば前記第1クロックとほぼ逆位相でローレベル区間が重ならない第3クロックが供給され、前記副キャパシタの他端には、当該チャージポンプユニットが奇数番目であればハイレベル区間が前記第3クロックのローレベル区間内にある第2クロックが供給され、偶数番目であれば前記第2クロックとほぼ逆位相でハイレベル区間が重ならない第4クロックが供給されて、これら第1クロック乃至第4クロックの4相クロックでチャージポンプ動作を行い、
前記主の第2導電型MOSトランジスタ及び副の第2導電型MOSトランジスタが、第1導電型基板に形成された第2導電型ウエルと、この第2導電型ウエル中に形成された第1導電型ウエルと、この第1導電型ウエル中に形成され且つ該第1導電型ウエルと外部で接続されている第2導電型のソース領域、このソース領域とチャネル領域を隔てて形成された第2導電型ドレイン領域、前記チャネル上方に絶縁物を介して形成されたゲートとを備えたウエル分離形式であり、
前記第2導電型ウエルは、前記第1導電型基板との間、及び前記第1導電型ウエルとの間が、逆バイアスされるように高電位点に接続されることを特徴とする昇圧回路を備えた半導体装置。
Priority Applications (4)
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