JP2003234408A - 昇圧回路を備えた半導体装置 - Google Patents
昇圧回路を備えた半導体装置Info
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Abstract
(57)【要約】
【課題】 ＭＯＳトランジスタの閾値電圧による昇圧制
限をなくし或いは低減し、必要な高電圧の出力を、少な
いチャージポンプユニット数で得ることができる、昇圧
回路を備えた半導体装置を提供すること。 【解決手段】 チャージポンプユニットのＮＭＯＳトラ
ンジスタをウエル分離形式のＮＭＯＳトランジスタと
し、その分離用のＮ型ウエルが、そのＮ型ウエルとＰ型
基板との間及びそのＮ型ウエルとＰ型ウエルとの間が逆
バイアスされるように、高電位点に接続する。これによ
り、直列接続されているいずれのチャージポンプユニッ
トにおいても、Ｐ型ウエルの電位はそのソース電位と同
電位にし、その閾値電圧Ｖｔｈを一定の低い値とする。
限をなくし或いは低減し、必要な高電圧の出力を、少な
いチャージポンプユニット数で得ることができる、昇圧
回路を備えた半導体装置を提供すること。 【解決手段】 チャージポンプユニットのＮＭＯＳトラ
ンジスタをウエル分離形式のＮＭＯＳトランジスタと
し、その分離用のＮ型ウエルが、そのＮ型ウエルとＰ型
基板との間及びそのＮ型ウエルとＰ型ウエルとの間が逆
バイアスされるように、高電位点に接続する。これによ
り、直列接続されているいずれのチャージポンプユニッ
トにおいても、Ｐ型ウエルの電位はそのソース電位と同
電位にし、その閾値電圧Ｖｔｈを一定の低い値とする。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、高い昇圧効率をも
つ昇圧回路を備えた半導体装置に関する。 【０００２】 【従来の技術】従来から、ＥＥＰＲＯＭやフラッシュメ
モリなどの半導体装置（以下、ＩＣ）の単一電源化に伴
って、そのＩＣの内部で必要な電圧を得るように、電源
電圧の昇圧が行われるようになってきている。このため
に、チャージポンプ回路などの昇圧回路がＩＣに備えら
れる。 【０００３】図５は従来の昇圧回路の構成を示す図であ
る。図５において、初段のチャージポンプユニットＵ１
から出力段のチャージポンプユニットＵｎまでＮ段のチ
ャージポンプユニット（以下、ユニットと称することが
ある。）が直列に接続されている。初段のユニットＵ１
に電源電圧Ｖｃｃ（例えば、２Ｖや３Ｖなど）がダイオ
ード接続されたＮ型ＭＯＳ（以下、ＮＭＯＳ）トランジ
スタＱ０を介して供給される。また、出力段のユニット
Ｕｎからの出力は、出力用キャパシタＣｏに充電される
とともに、所定の出力電圧Ｖｏｕｔ（例えば、１０Ｖ）
で出力される。 【０００４】各ユニットＵ１〜Ｕｎは、同様の構成であ
り、例えばユニットＵ１を例に説明すると、ＮＭＯＳト
ランジスタＱ１とキャパシタＣ１とを備えている。ＮＭ
ＯＳトランジスタＱ１のソースＳは、ＮＭＯＳトランジ
スタＱ０を介して電源電圧Ｖｃｃに接続されるととも
に、ゲートＧに接続されており、いわゆるダイオード接
続とされている。また、そのドレインＤは次段のユニッ
トＵ２に接続されている。また、キャパシタＣ１は一端
がソースＳに接続され、他端がクロックライン（この場
合は、クロックＣＬＫ１のクロックライン）に接続され
る。なお、各ユニットのキャパシタは、奇数番のユニッ
トＵ１，Ｕ３などではクロックＣＬＫ１のクロックライ
ンに接続され、偶数番のユニットＵ２，Ｕ４などではク
ロックＣＬＫ２のクロックラインに接続される。 【０００５】クロックＣＬＫ１及びクロックＣＬＫ２
は、例えば、電源電圧Ｖｃｃと同じ振幅電圧で所定の周
波数を持ち、ほぼ逆位相の状態で変化する二相クロック
である。 【０００６】この図５の昇圧回路においては、クロック
ＣＬＫ１、ＣＬＫ２を動作させると、電源電圧Ｖｃｃが
各ユニット毎に順次チャージアップされ、昇圧された出
力電圧Ｖｏｕｔが出力される。この出力電圧Ｖｏｕｔ
が、ＥＥＰＲＯＭなどの所定の端子に供給される。 【０００７】 【発明が解決しようとする課題】各ユニットのＮＭＯＳ
トランジスタは、そのドレインＤ、ソースＳ等が形成さ
れるＰ型基板がグランド電位に接続されており、また、
そのゲートＧがソースＳに直接接続されている。そし
て、そのゲートＧとドレインＤ間に閾値電圧（スレッシ
ョルド電圧）Ｖｔｈが存在するから、各ユニットのドレ
イン電位はソース電位から閾値電圧Ｖｔｈだけ低い電位
になる。即ち、各ユニットで昇圧される電圧は、［Ｖｃ
ｃ−Ｖｔｈ］にとどまることになる。 【０００８】ここで、各ユニットでのＮＭＯＳトランジ
スタの閾値電圧Ｖｔｈは、基板バイアス効果によって、
そのソース電位と基板電位（即ち、グランド電位）との
電位差が大きくなるにつれて大きくなる。したがって、
初段ユニットＵ１から出力段ユニットＵｎに近づくほ
ど、ユニット当たりの昇圧される電圧は少なくなってし
まう。 【０００９】このことから、電源電圧Ｖｃｃからある程
度高い出力電圧を得ようとする場合には、より多くのチ
ャージポンプユニットを直列に接続する必要が生じる。
また、電源電圧Ｖｃｃより閾値電圧Ｖｔｈが高くなるよ
うな場合には、昇圧動作そのものができなくなってしま
うことになる。 【００１０】このような、昇圧動作に関する問題は、電
源電圧Ｖｃｃが低いほど顕著に現れるから、電源電圧が
低電圧化する傾向にある最近の集積回路装置では、特
に、解決が望まれている。 【００１１】そこで、本発明は、ＭＯＳトランジスタの
閾値電圧による昇圧制限をなくし或いは低減し、必要な
高電圧の出力を、より少ないチャージポンプユニット数
で得ることができる、昇圧回路を備えた半導体装置を提
供することを目的とする。 【００１２】 【課題を解決するための手段】本発明の請求項１の昇圧
回路を備えた半導体装置は、第２導電型（以下、Ｎ型）
ＭＯＳトランジスタとキャパシタを有するチャージポン
プユニットが直列接続され、クロックにしたがって電源
電圧を昇圧する半導体装置において、前記Ｎ型ＭＯＳト
ランジスタが、第１導電型（以下、Ｐ型）基板に形成さ
れたＮ型ウエルと、このＮ型ウエル中に形成されたＰ型
ウエルと、このＰ型ウエル中に形成されたＮ型のソース
領域、このソース領域とチャネル領域を隔てて形成され
たＮ型ドレイン領域、前記チャネル上方に絶縁物を介し
て形成されたゲートとを備えたウエル分離形式であり、
前記Ｎ型ウエルは、前記Ｐ型基板との間、及び前記Ｐ型
ウエルとの間が、逆バイアスされるように高電位点に接
続されることを特徴とする。 【００１３】この請求項１記載の昇圧回路を備えた半導
体装置によれば、チャージポンプユニットのＮＭＯＳト
ランジスタがウエル分離形式のＮＭＯＳトランジスタで
あり、その分離用のＮ型ウエルが、そのＮ型ウエルとＰ
型基板との間及びそのＮ型ウエルとＰ型ウエルとの間が
逆バイアスされるように、高電位点に接続される。これ
により、直列接続されているいずれのチャージポンプユ
ニットにおいても、Ｐ型ウエルの電位はそのソース電位
と同電位にすることができる。 【００１４】したがって、いずれのチャージポンプユニ
ットにおけるＭＯＳトランジスタの閾値電圧Ｖｔｈも一
定の低い値となるから、少ないチャージポンプユニット
数で高電圧を出力することができる。 【００１５】更に、チャージポンプユニット当たりの昇
圧電圧が高く維持できるから、電流駆動能力を高くする
ことができ、昇圧動作の高速化を図ることができる。 【００１６】 【発明の実施の形態】以下、本発明の昇圧回路を備えた
半導体装置実施の形態について、図１〜図４を参照して
説明する。 【００１７】図１は本発明の第１の実施の形態に係る、
ＮＭＯＳ型のウエル分離形式のＭＯＳトランジスタを用
いた、４相クロック駆動方式の昇圧回路を示す図であ
る。図２は、そのＮＭＯＳ型のウエル分離形式のＭＯＳ
トランジスタの断面構造を示す図であり、また、図３は
４相クロックのタイミングを示す図である。 【００１８】図１において、初段のチャージポンプユニ
ットＵ１１から出力段のチャージポンプユニットＵ１ｎ
までＮ段のチャージポンプユニット（以下、ユニット）
が直列に接続されている。 【００１９】初段のユニットＵ１１に電源電圧Ｖｃｃ
（例えば、２Ｖや３Ｖなど）が電源スイッチＳＷ１０を
介して供給される。このスイッチＳＷ１０は、通常のＮ
ＭＯＳトランジスタでよい。このＮＭＯＳトランジスタ
Ｑ１０は、そのゲートに昇圧回路を駆動するためのイネ
ーブル信号ＥＮが印加されるとオンされる。なお、イネ
ーブル信号ＥＮは電源電圧Ｖｃｃとする。このＮＭＯＳ
トランジスタＱ１０をスイッチＳＷ１０として用いるこ
とにより、そのオン時にダイオードとして機能し、その
オフ時には電源電圧Ｖｃｃからチャージポンプ回路への
電流の流れる経路を完全にオフする。 【００２０】また、出力段のユニットＵ１ｎからの昇圧
された出力は、出力用キャパシタＣｏに充電されるとと
もに、出力電圧Ｖｏｕｔ（例えば、１０Ｖ）として出力
される。 【００２１】各ユニットＵ１１〜Ｕ１ｎは、同様の構成
であるので、以下、ユニットＵ１１を例に説明する。ユ
ニットＵ１１は、ウエル分離形式の主たるＮＭＯＳトラ
ンジスタＱ１１−１と主キャパシタＣ１１−１とを備え
ている。この主たるＮＭＯＳトランジスタＱ１１−１と
主キャパシタＣ１１−１は、従来の図５のＮＭＯＳトラ
ンジスタＱ１とキャパシタＣ１に対応する。 【００２２】この第１の実施の形態では更に、ウエル分
離形式のＮＭＯＳトランジスタＱ１１−１のゲートＧと
ソースＳ間に、ウエル分離形式の副のＮＭＯＳトランジ
スタＱ１１−２を接続している。そのＮＭＯＳトランジ
スタＱ１１−２のゲートは、ＮＭＯＳトランジスタＱ１
１−１のドレインＤに接続されている。また、ＮＭＯＳ
トランジスタＱ１１−１のゲートＧは、副キャパシタＣ
１１−２の一端に接続されている。この副キャパシタＣ
１１−２はゲート電圧制御用であるので、主キャパシタ
Ｃ１１−１に比して、小さい容量でよい。主キャパシタ
Ｃ１１−１の他端は、第１クロックＣＬＫ１のラインに
接続され、副キャパシタＣ１１−２の他端は、第２クロ
ックＣＬＫ２のラインに接続される。 【００２３】図３に示されるように、第１クロックＣＬ
Ｋ１と第３クロックＣＬＫ３とはほぼ逆位相の関係にあ
り、そのＬレベル（ローレベル）が重ならないようにな
っている。また、第２クロックＣＬＫ２と第４クロック
ＣＬＫ４とはほぼ逆位相の関係にあり、そのＨレベル
（ハイレベル）が重ならないようになっている。第１ク
ロックＣＬＫ１と第２クロックＣＬＫ２は奇数番のユニ
ットＵ１１、Ｕ１３等に使用され、また、第３クロック
ＣＬＫ３と第４クロックＣＬＫ４は偶数番のユニットＵ
１２、Ｕ１４等に使用される。なお、これらクロックＣ
ＬＫ１〜ＣＬＫ４のＨレベルの電圧値は、任意の値で良
いが、例えば電源電圧Ｖｃｃと同じとするのが回路構成
上望ましい。 【００２４】ウエル分離形式のＮＭＯＳトランジスタＱ
１１−１〜Ｑ１ｎ−２の構成を、図２を参照して、説明
する。 【００２５】Ｐ型基板ＰｓｕｂにＮ型ウエルＮｗｅｌｌ
を形成する。このＮ型ウエルＮｗｅｌｌ中にＰ型ウエル
Ｐｗｅｌｌを形成する。このＰ型ウエルＰｗｅｌｌ中に
ｎ+のドレイン領域と、これとチャネル領域を隔ててｎ+
のソース領域を形成し、そのチャネル領域上方に絶縁膜
を介してゲートＧを設ける。各領域にはそれぞれコンタ
クトを設けて、ソースＳ及びドレインＤを形成する。 【００２６】また、Ｐ型基板Ｐｓｕｂには、ｐ+のコン
タクト領域を形成して、コンタクトを設けて、グランド
電位に接続するようにする。Ｎ型ウエルＮｗｅｌｌに
は、ｎ +のコンタクト領域を形成して、コンタクトを設
けて、Ｎ型ウエル端子ｎｗとする。Ｐ型ウエルＰｗｅｌ
ｌには、ｐ+のコンタクト領域を形成して、コンタクト
を設けて、Ｐ型ウエル端子ｐｗとする。このＰ型ウエル
端子ｐｗを、ソースＳに接続するようにする。Ｎ型ウエ
ル端子ｎｗを、高い電位点、例えばＰ型ウエル端子ｐｗ
に接続するようにしている。 【００２７】このように構成されるウエル分離形式のＮ
ＭＯＳトランジスタＱ１１−１〜Ｑ１ｎ−２では、分離
用のＮ型ウエルＮｗｅｌｌが高電位点に接続されるか
ら、Ｐ型基板Ｐｓｕｂとの間及びＰ型ウエルＰｗｅｌｌ
との間がそれぞれ逆バイアスされる。したがって、図中
に破線で示すように形成されるＰＮ接合部のダイオード
は、導通が阻止されるから、Ｐ型ウエルＰｗｅｌｌはＰ
型基板Ｐｓｕｂから電気的に分離される。なお、Ｎ型ウ
エル端子ｎｗを、Ｐ型ウエル端子ｐｗに接続する場合に
は、Ｎ型ウエルＮｗｅｌｌはＰ型ウエルＰｗｅｌｌと同
電位になる。 【００２８】これにより、Ｐ型ウエルＰｗｅｌｌの電位
は、Ｐ型基板Ｐｓｕｂの電位とは関係なく、ソースＳの
電位により決定されることになる。したがって、ソース
Ｓの電位が高くなっても、基板バイアス効果による閾値
電圧Ｖｔｈは何ら影響されることなく、低い一定値を保
つことになる。 【００２９】さて、このように構成される本発明の昇圧
回路の動作を図１〜図３を参照しつつ説明する。 【００３０】まず、イネーブル信号ＥＮがスイッチ１０
に印加されるとＮＭＯＳトランジスタＱ１０がオンし、
電源電圧Ｖｃｃからその閾値電圧Ｖｔｈだけ低下した電
圧が初段のユニットＵ１１に供給される。これと同時
に、４相クロックＣＬＫ１〜ＣＬＫ４が供給される。こ
れにより、昇圧回路が起動される。 【００３１】図３のクロックタイミング図を参照して、
各タイミング区間ｉ〜区間viiiごとに昇圧動作を説明す
る。 【００３２】区間ｉでは、第１クロックＣＬＫ１はＬレ
ベルにあり、主キャパシタＣ１１−１は入力される電位
に向かって充電される。 【００３３】区間iiでは、第１クロックＣＬＫ１がＨレ
ベルである。したがって、ＮＭＯＳトランジスタＱ１１
−１のソース電位は、電荷保存則により主キャパシタＣ
１１−１に充電されている電圧にＨレベル（即ち、電源
電圧Ｖｃｃ）の電位が重畳された電位になる。このとき
のソース電位は、理想的には２Ｖｃｃ−Ｖｔｈである。
このソース電位は電源電圧Ｖｃｃよりも高いが、ＮＭＯ
ＳトランジスタＱ１０がダイオード接続と同じ状態にな
っており、逆流が阻止されるから、電源電圧Ｖｃｃに向
かって逆に流れることはない。 【００３４】また、ウエル分離形式のＮＭＯＳトランジ
スタＱ１１−１のＰ型ウエルＰｗｅｌｌとドレインＤと
の間にできる寄生ダイオードにより、第２段ユニットＵ
１２の主キャパシタＣ１２−１は、主キャパシタＣ１１
−１に充電されている電荷により充電される。一方、そ
の主キャパシタＣ１１−１の電位がＮＭＯＳトランジス
タＱ１１−２のゲートＧに印加され、ＮＭＯＳトランジ
スタＱ１１−２がオンされる。これにより副キャパシタ
Ｃ１１−２が充電されるとともに、ＮＭＯＳトランジス
タＱ１１−１のゲートＧにゲート電圧が印加される。そ
して、このゲート電圧の印加により、ＮＭＯＳトランジ
スタＱ１１−１がオンされる。 【００３５】区間iiiでは、第３クロックＣＬＫ３がＬ
レベルになるから、オンされたＮＭＯＳトランジスタＱ
１１−１を通して、第２ユニットＵ１２の主キャパシタ
Ｃ１２−１が更に充電されることになる。 【００３６】区間ivでは、第２クロックＣＬＫ２がＨレ
ベルになる。したがって、ＮＭＯＳトランジスタＱ１１
−１のゲートＧの電位は、副キャパシタＣ１１−２の充
電電圧にＨレベルの電位が重畳された電位となる。これ
により、ＮＭＯＳトランジスタＱ１１−１の導通度が良
くなり、ウエル分離形式のＮＭＯＳトランジスタＱ１１
−１の利点である閾値電圧Ｖｔｈが一定であることと相
俟って、次段のユニットＵ１２の主キャパシタＣ１２−
１への充電がより高く、かつより早く行われる。 【００３７】区間vでは、第２クロックＣＬＫ２がＬレ
ベルに復帰して、主キャパシタＣ１２−１から逆に充電
されることがないようにする。区間viでは、第３クロッ
クＣＬＫ３がＨレベルになるから、ユニットＵ１２のソ
ース電位は主キャパシタＣ１２−１に充電されている電
圧にＨレベルを重畳した電位となる。この時点ではＮＭ
ＯＳトランジスタＱ１２−２は既にオンされている。し
たがって、このソース電位が、ＮＭＯＳトランジスタＱ
１２−２を介して、ＮＭＯＳトランジスタＱ１２−１の
ゲートＧに印加されるから、ＮＭＯＳトランジスタＱ１
２−１はオンする。したがって、ユニットＵ１２の主キ
ャパシタＣ１２−１に充電されている電荷は、ＮＭＯＳ
トランジスタＱ１２−１を通して、次段のユニットであ
るユニットＵ１３（図示していない）に供給される。 【００３８】また、この時のＮＭＯＳトランジスタＱ１
２−１のソース電位、即ちＮＭＯＳトランジスタＱ１１
−１のドレイン電位は、ＮＭＯＳトランジスタＱ１１−
１のソース電位よりも高くなっているが、ＮＭＯＳトラ
ンジスタＱ１１−１により阻止されるから、逆に流れる
ことはない。 【００３９】区間viiでは、第１クロックＣＬＫ１がＬ
レベルに復帰して、次段ユニットの主キャパシタから逆
に充電されることがないようにする。区間viiiでは、第
４クロックＣＬＫ４がＨレベルになるから、ＮＭＯＳト
ランジスタＱ１２−１のゲートＧの電位は、副キャパシ
タＣ１２−２の充電電圧にＨレベルの電位が重畳された
電位となる。これにより、ＮＭＯＳトランジスタＱ１２
−１の導通度が良くなり、ウエル分離形式のＮＭＯＳト
ランジスタＱ１２−１の利点である閾値電圧Ｖｔｈが一
定であることと相俟って、次段のユニットＵ１２の主キ
ャパシタＣ１２−１への充電がより高く、かつより早く
行われる。 【００４０】以上、初段のユニットＵ１１及び第２段の
ユニットＵ１２のチャージポンプによる昇圧動作を、ク
ロックタイミングの区間ｉ〜区間viii毎に説明した。こ
の区間ｉ〜区間viiiのような動作が、クロックＣＬＫ１
〜ＣＬＫ４の変化に合わせて、各ユニットＵ１１〜Ｕ１
ｎで、継続して行われる。その結果、電源電圧Ｖｃｃ
（例えば、２Ｖや３ｖ）が、昇圧されて出力電圧Ｖｏｕ
ｔ（例えば、１０ｖ）として出力される。 【００４１】この第１の実施の形態では、各ユニットの
主たるＮＭＯＳトランジスタＱ１１−１〜Ｑ１ｎ−１と
して、ウエル分離形式のＮＭＯＳトランジスタを用い、
その分離用のＮ型ウエルＮｗｅｌｌを高電位点（例え
ば、Ｐ型ウエル端子ｐｗ）に接続している。これによ
り、昇圧回路中のどのユニットにおいても、主たるＮＭ
ＯＳトランジスタの閾値電圧Ｖｔｈは、低い一定の値と
なる。したがって、従来のように、出力段ユニットＵｎ
に近づくほど、ユニット当たりの昇圧される電圧が少な
くなるという問題は解決されている。これにより、より
少ないユニット数で所要の電圧に昇圧することができ
る。 【００４２】さらに、副のウエル分離形式のＮＭＯＳト
ランジスタＱ１１−２〜Ｑ１ｎ−２及び副キャパシタＣ
１１−２〜Ｃ１ｎ−２を備えて４相クロック駆動型とし
て、主たるＮＭＯＳトランジスタＱ１１−１〜Ｑ１ｎ−
１のゲート電位を高くしている。これにより、主たるＮ
ＭＯＳトランジスタＱ１１−１〜Ｑ１ｎ−１として、ウ
エル分離形式のＮＭＯＳトランジスタを用いることと相
俟って、各ユニットの出力電圧から閾値電圧Ｖｔｈの影
響を実質的に取り去ることができる。したがって、昇圧
効率をより高くできるとともに、昇圧速度を早くするこ
とができる。 【００４３】図４は本発明の第２の実施の形態に係る、
ＮＭＯＳ型のウエル分離形式のＭＯＳトランジスタを用
いた、２相クロック駆動方式の昇圧回路を示す図であ
る。 【００４４】図４において、初段のユニットＵ２１から
出力段のユニットＵ２ｎまでＮ段のユニットが直列に接
続されている。 【００４５】初段のユニットＵ２１に電源電圧Ｖｃｃが
電源スイッチＳＷ２０を介して供給される。このスイッ
チＳＷ２０は、図１の第１の実施の形態におけるスイッ
チ１０と同様であり、やはり通常のＮＭＯＳトランジス
タＱ２０を用いている。 【００４６】また、出力段のユニットＵ２ｎからの昇圧
された出力は、出力用キャパシタＣｏに充電されるとと
もに、出力電圧Ｖｏｕｔ（例えば、１０Ｖ）として出力
される。 【００４７】各ユニットＵ２１〜Ｕ２ｎは、同様の構成
であるので、以下、ユニットＵ１１を例に説明する。ユ
ニットＵ２１は、ウエル分離形式のＮＭＯＳトランジス
タＱ２１とキャパシタＣ２１とを備えている。このＮＭ
ＯＳトランジスタＱ２１とキャパシタＣ２１は、従来の
図５のＮＭＯＳトランジスタＱ１とキャパシタＣ１に対
応する。 【００４８】つまり、この第２の実施の形態では、各ユ
ニットＵ２１〜Ｕ２ｎのＮＭＯＳトランジスタとして、
図２で説明した、ウエル分離形式のＮＭＯＳトランジス
タＱ２１〜Ｑ２ｎを用いている。そして、直列接続され
た各ユニットＵ２１〜Ｕ２ｎにより、電源電圧Ｖｃｃが
順次昇圧され、出力電圧Ｖｏｕｔが出力される。 【００４９】このときに、各ＮＭＯＳトランジスタＱ２
１〜Ｑ２ｎのソースＳの電位が高くなるが、Ｐ型ウエル
Ｐｗｅｌｌの電位はＰ型基板Ｐｓｕｂの電位とは関係な
く、ソースＳの電位により決定される。したがって、ソ
ースＳの電位が高くなっても、基板バイアス効果によっ
ては閾値電圧Ｖｔｈは何ら影響されない。したがって、
各ユニットでの閾値電圧Ｖｔｈは低い一定値を保つか
ら、各ユニットでは同じ電圧値の昇圧が行われる。 【００５０】この第２の実施の形態では、昇圧回路中の
どのユニットにおいても、ＮＭＯＳトランジスタの閾値
電圧Ｖｔｈは低い一定の値となる。したがって、従来の
ように、出力段ユニットＵｎに近づくほど、ユニット当
たりの昇圧される電圧は少なくなるという問題は解決さ
れる。これにより、より少ないユニット数で所要の電圧
に昇圧することができる。例えば、電源電圧Ｖｃｃ＝３
ｖから出力電圧Ｖｏｕｔ＝１０ｖを発生させる場合につ
いて試算すると、図５の従来の昇圧回路では８段のユニ
ットを必要とするのに対して、この第２の実施の形態の
昇圧回路では４段のユニットで済ませることができる。
なお、同一の条件で、第１の実施の形態の昇圧回路につ
いて試算すると、３段のユニットで済ませることがで
き、かつ素早く昇圧可能である。 【００５１】第１及び第２の実施の形態において、正の
電源電圧Ｖｃｃから正の高電圧Ｖｏｕｔに昇圧する例に
ついて説明したが、それら各実施の形態における昇圧回
路を用いて、次のように使用することにより負の高電圧
を得ることができる。 【００５２】そのためには、図１及び図４の昇圧回路に
おいて出力電圧Ｖｏｕｔの端子をグランド電位にする。
そして、クロックＣＬＫ１〜ＣＬＫ４をグランド電位と
正電位（例えば、Ｖｃｃ）とに変化させる。これによ
り、初段のユニットＵ１１，Ｕ２１のスイッチＳＷ１
０、ＳＷ２０側に、ユニット数に応じた負の高電位を発
生することができる。この場合の、作用及び効果につい
ても、第１及び第２の実施の形態で説明したのと同様で
ある。 【００５３】 【発明の効果】請求項１記載の昇圧回路を備えた半導体
装置によれば、いずれのチャージポンプユニットにおけ
るＭＯＳトランジスタの閾値電圧Ｖｔｈも一定の低い値
となるから、より少ないチャージポンプユニット数で高
電圧を出力することができる。 【００５４】更に、チャージポンプユニット当たりの昇
圧電圧が高く維持できるから、電流駆動能力を高くする
ことができ、高速化を図ることができる。
つ昇圧回路を備えた半導体装置に関する。 【０００２】 【従来の技術】従来から、ＥＥＰＲＯＭやフラッシュメ
モリなどの半導体装置（以下、ＩＣ）の単一電源化に伴
って、そのＩＣの内部で必要な電圧を得るように、電源
電圧の昇圧が行われるようになってきている。このため
に、チャージポンプ回路などの昇圧回路がＩＣに備えら
れる。 【０００３】図５は従来の昇圧回路の構成を示す図であ
る。図５において、初段のチャージポンプユニットＵ１
から出力段のチャージポンプユニットＵｎまでＮ段のチ
ャージポンプユニット（以下、ユニットと称することが
ある。）が直列に接続されている。初段のユニットＵ１
に電源電圧Ｖｃｃ（例えば、２Ｖや３Ｖなど）がダイオ
ード接続されたＮ型ＭＯＳ（以下、ＮＭＯＳ）トランジ
スタＱ０を介して供給される。また、出力段のユニット
Ｕｎからの出力は、出力用キャパシタＣｏに充電される
とともに、所定の出力電圧Ｖｏｕｔ（例えば、１０Ｖ）
で出力される。 【０００４】各ユニットＵ１〜Ｕｎは、同様の構成であ
り、例えばユニットＵ１を例に説明すると、ＮＭＯＳト
ランジスタＱ１とキャパシタＣ１とを備えている。ＮＭ
ＯＳトランジスタＱ１のソースＳは、ＮＭＯＳトランジ
スタＱ０を介して電源電圧Ｖｃｃに接続されるととも
に、ゲートＧに接続されており、いわゆるダイオード接
続とされている。また、そのドレインＤは次段のユニッ
トＵ２に接続されている。また、キャパシタＣ１は一端
がソースＳに接続され、他端がクロックライン（この場
合は、クロックＣＬＫ１のクロックライン）に接続され
る。なお、各ユニットのキャパシタは、奇数番のユニッ
トＵ１，Ｕ３などではクロックＣＬＫ１のクロックライ
ンに接続され、偶数番のユニットＵ２，Ｕ４などではク
ロックＣＬＫ２のクロックラインに接続される。 【０００５】クロックＣＬＫ１及びクロックＣＬＫ２
は、例えば、電源電圧Ｖｃｃと同じ振幅電圧で所定の周
波数を持ち、ほぼ逆位相の状態で変化する二相クロック
である。 【０００６】この図５の昇圧回路においては、クロック
ＣＬＫ１、ＣＬＫ２を動作させると、電源電圧Ｖｃｃが
各ユニット毎に順次チャージアップされ、昇圧された出
力電圧Ｖｏｕｔが出力される。この出力電圧Ｖｏｕｔ
が、ＥＥＰＲＯＭなどの所定の端子に供給される。 【０００７】 【発明が解決しようとする課題】各ユニットのＮＭＯＳ
トランジスタは、そのドレインＤ、ソースＳ等が形成さ
れるＰ型基板がグランド電位に接続されており、また、
そのゲートＧがソースＳに直接接続されている。そし
て、そのゲートＧとドレインＤ間に閾値電圧（スレッシ
ョルド電圧）Ｖｔｈが存在するから、各ユニットのドレ
イン電位はソース電位から閾値電圧Ｖｔｈだけ低い電位
になる。即ち、各ユニットで昇圧される電圧は、［Ｖｃ
ｃ−Ｖｔｈ］にとどまることになる。 【０００８】ここで、各ユニットでのＮＭＯＳトランジ
スタの閾値電圧Ｖｔｈは、基板バイアス効果によって、
そのソース電位と基板電位（即ち、グランド電位）との
電位差が大きくなるにつれて大きくなる。したがって、
初段ユニットＵ１から出力段ユニットＵｎに近づくほ
ど、ユニット当たりの昇圧される電圧は少なくなってし
まう。 【０００９】このことから、電源電圧Ｖｃｃからある程
度高い出力電圧を得ようとする場合には、より多くのチ
ャージポンプユニットを直列に接続する必要が生じる。
また、電源電圧Ｖｃｃより閾値電圧Ｖｔｈが高くなるよ
うな場合には、昇圧動作そのものができなくなってしま
うことになる。 【００１０】このような、昇圧動作に関する問題は、電
源電圧Ｖｃｃが低いほど顕著に現れるから、電源電圧が
低電圧化する傾向にある最近の集積回路装置では、特
に、解決が望まれている。 【００１１】そこで、本発明は、ＭＯＳトランジスタの
閾値電圧による昇圧制限をなくし或いは低減し、必要な
高電圧の出力を、より少ないチャージポンプユニット数
で得ることができる、昇圧回路を備えた半導体装置を提
供することを目的とする。 【００１２】 【課題を解決するための手段】本発明の請求項１の昇圧
回路を備えた半導体装置は、第２導電型（以下、Ｎ型）
ＭＯＳトランジスタとキャパシタを有するチャージポン
プユニットが直列接続され、クロックにしたがって電源
電圧を昇圧する半導体装置において、前記Ｎ型ＭＯＳト
ランジスタが、第１導電型（以下、Ｐ型）基板に形成さ
れたＮ型ウエルと、このＮ型ウエル中に形成されたＰ型
ウエルと、このＰ型ウエル中に形成されたＮ型のソース
領域、このソース領域とチャネル領域を隔てて形成され
たＮ型ドレイン領域、前記チャネル上方に絶縁物を介し
て形成されたゲートとを備えたウエル分離形式であり、
前記Ｎ型ウエルは、前記Ｐ型基板との間、及び前記Ｐ型
ウエルとの間が、逆バイアスされるように高電位点に接
続されることを特徴とする。 【００１３】この請求項１記載の昇圧回路を備えた半導
体装置によれば、チャージポンプユニットのＮＭＯＳト
ランジスタがウエル分離形式のＮＭＯＳトランジスタで
あり、その分離用のＮ型ウエルが、そのＮ型ウエルとＰ
型基板との間及びそのＮ型ウエルとＰ型ウエルとの間が
逆バイアスされるように、高電位点に接続される。これ
により、直列接続されているいずれのチャージポンプユ
ニットにおいても、Ｐ型ウエルの電位はそのソース電位
と同電位にすることができる。 【００１４】したがって、いずれのチャージポンプユニ
ットにおけるＭＯＳトランジスタの閾値電圧Ｖｔｈも一
定の低い値となるから、少ないチャージポンプユニット
数で高電圧を出力することができる。 【００１５】更に、チャージポンプユニット当たりの昇
圧電圧が高く維持できるから、電流駆動能力を高くする
ことができ、昇圧動作の高速化を図ることができる。 【００１６】 【発明の実施の形態】以下、本発明の昇圧回路を備えた
半導体装置実施の形態について、図１〜図４を参照して
説明する。 【００１７】図１は本発明の第１の実施の形態に係る、
ＮＭＯＳ型のウエル分離形式のＭＯＳトランジスタを用
いた、４相クロック駆動方式の昇圧回路を示す図であ
る。図２は、そのＮＭＯＳ型のウエル分離形式のＭＯＳ
トランジスタの断面構造を示す図であり、また、図３は
４相クロックのタイミングを示す図である。 【００１８】図１において、初段のチャージポンプユニ
ットＵ１１から出力段のチャージポンプユニットＵ１ｎ
までＮ段のチャージポンプユニット（以下、ユニット）
が直列に接続されている。 【００１９】初段のユニットＵ１１に電源電圧Ｖｃｃ
（例えば、２Ｖや３Ｖなど）が電源スイッチＳＷ１０を
介して供給される。このスイッチＳＷ１０は、通常のＮ
ＭＯＳトランジスタでよい。このＮＭＯＳトランジスタ
Ｑ１０は、そのゲートに昇圧回路を駆動するためのイネ
ーブル信号ＥＮが印加されるとオンされる。なお、イネ
ーブル信号ＥＮは電源電圧Ｖｃｃとする。このＮＭＯＳ
トランジスタＱ１０をスイッチＳＷ１０として用いるこ
とにより、そのオン時にダイオードとして機能し、その
オフ時には電源電圧Ｖｃｃからチャージポンプ回路への
電流の流れる経路を完全にオフする。 【００２０】また、出力段のユニットＵ１ｎからの昇圧
された出力は、出力用キャパシタＣｏに充電されるとと
もに、出力電圧Ｖｏｕｔ（例えば、１０Ｖ）として出力
される。 【００２１】各ユニットＵ１１〜Ｕ１ｎは、同様の構成
であるので、以下、ユニットＵ１１を例に説明する。ユ
ニットＵ１１は、ウエル分離形式の主たるＮＭＯＳトラ
ンジスタＱ１１−１と主キャパシタＣ１１−１とを備え
ている。この主たるＮＭＯＳトランジスタＱ１１−１と
主キャパシタＣ１１−１は、従来の図５のＮＭＯＳトラ
ンジスタＱ１とキャパシタＣ１に対応する。 【００２２】この第１の実施の形態では更に、ウエル分
離形式のＮＭＯＳトランジスタＱ１１−１のゲートＧと
ソースＳ間に、ウエル分離形式の副のＮＭＯＳトランジ
スタＱ１１−２を接続している。そのＮＭＯＳトランジ
スタＱ１１−２のゲートは、ＮＭＯＳトランジスタＱ１
１−１のドレインＤに接続されている。また、ＮＭＯＳ
トランジスタＱ１１−１のゲートＧは、副キャパシタＣ
１１−２の一端に接続されている。この副キャパシタＣ
１１−２はゲート電圧制御用であるので、主キャパシタ
Ｃ１１−１に比して、小さい容量でよい。主キャパシタ
Ｃ１１−１の他端は、第１クロックＣＬＫ１のラインに
接続され、副キャパシタＣ１１−２の他端は、第２クロ
ックＣＬＫ２のラインに接続される。 【００２３】図３に示されるように、第１クロックＣＬ
Ｋ１と第３クロックＣＬＫ３とはほぼ逆位相の関係にあ
り、そのＬレベル（ローレベル）が重ならないようにな
っている。また、第２クロックＣＬＫ２と第４クロック
ＣＬＫ４とはほぼ逆位相の関係にあり、そのＨレベル
（ハイレベル）が重ならないようになっている。第１ク
ロックＣＬＫ１と第２クロックＣＬＫ２は奇数番のユニ
ットＵ１１、Ｕ１３等に使用され、また、第３クロック
ＣＬＫ３と第４クロックＣＬＫ４は偶数番のユニットＵ
１２、Ｕ１４等に使用される。なお、これらクロックＣ
ＬＫ１〜ＣＬＫ４のＨレベルの電圧値は、任意の値で良
いが、例えば電源電圧Ｖｃｃと同じとするのが回路構成
上望ましい。 【００２４】ウエル分離形式のＮＭＯＳトランジスタＱ
１１−１〜Ｑ１ｎ−２の構成を、図２を参照して、説明
する。 【００２５】Ｐ型基板ＰｓｕｂにＮ型ウエルＮｗｅｌｌ
を形成する。このＮ型ウエルＮｗｅｌｌ中にＰ型ウエル
Ｐｗｅｌｌを形成する。このＰ型ウエルＰｗｅｌｌ中に
ｎ+のドレイン領域と、これとチャネル領域を隔ててｎ+
のソース領域を形成し、そのチャネル領域上方に絶縁膜
を介してゲートＧを設ける。各領域にはそれぞれコンタ
クトを設けて、ソースＳ及びドレインＤを形成する。 【００２６】また、Ｐ型基板Ｐｓｕｂには、ｐ+のコン
タクト領域を形成して、コンタクトを設けて、グランド
電位に接続するようにする。Ｎ型ウエルＮｗｅｌｌに
は、ｎ +のコンタクト領域を形成して、コンタクトを設
けて、Ｎ型ウエル端子ｎｗとする。Ｐ型ウエルＰｗｅｌ
ｌには、ｐ+のコンタクト領域を形成して、コンタクト
を設けて、Ｐ型ウエル端子ｐｗとする。このＰ型ウエル
端子ｐｗを、ソースＳに接続するようにする。Ｎ型ウエ
ル端子ｎｗを、高い電位点、例えばＰ型ウエル端子ｐｗ
に接続するようにしている。 【００２７】このように構成されるウエル分離形式のＮ
ＭＯＳトランジスタＱ１１−１〜Ｑ１ｎ−２では、分離
用のＮ型ウエルＮｗｅｌｌが高電位点に接続されるか
ら、Ｐ型基板Ｐｓｕｂとの間及びＰ型ウエルＰｗｅｌｌ
との間がそれぞれ逆バイアスされる。したがって、図中
に破線で示すように形成されるＰＮ接合部のダイオード
は、導通が阻止されるから、Ｐ型ウエルＰｗｅｌｌはＰ
型基板Ｐｓｕｂから電気的に分離される。なお、Ｎ型ウ
エル端子ｎｗを、Ｐ型ウエル端子ｐｗに接続する場合に
は、Ｎ型ウエルＮｗｅｌｌはＰ型ウエルＰｗｅｌｌと同
電位になる。 【００２８】これにより、Ｐ型ウエルＰｗｅｌｌの電位
は、Ｐ型基板Ｐｓｕｂの電位とは関係なく、ソースＳの
電位により決定されることになる。したがって、ソース
Ｓの電位が高くなっても、基板バイアス効果による閾値
電圧Ｖｔｈは何ら影響されることなく、低い一定値を保
つことになる。 【００２９】さて、このように構成される本発明の昇圧
回路の動作を図１〜図３を参照しつつ説明する。 【００３０】まず、イネーブル信号ＥＮがスイッチ１０
に印加されるとＮＭＯＳトランジスタＱ１０がオンし、
電源電圧Ｖｃｃからその閾値電圧Ｖｔｈだけ低下した電
圧が初段のユニットＵ１１に供給される。これと同時
に、４相クロックＣＬＫ１〜ＣＬＫ４が供給される。こ
れにより、昇圧回路が起動される。 【００３１】図３のクロックタイミング図を参照して、
各タイミング区間ｉ〜区間viiiごとに昇圧動作を説明す
る。 【００３２】区間ｉでは、第１クロックＣＬＫ１はＬレ
ベルにあり、主キャパシタＣ１１−１は入力される電位
に向かって充電される。 【００３３】区間iiでは、第１クロックＣＬＫ１がＨレ
ベルである。したがって、ＮＭＯＳトランジスタＱ１１
−１のソース電位は、電荷保存則により主キャパシタＣ
１１−１に充電されている電圧にＨレベル（即ち、電源
電圧Ｖｃｃ）の電位が重畳された電位になる。このとき
のソース電位は、理想的には２Ｖｃｃ−Ｖｔｈである。
このソース電位は電源電圧Ｖｃｃよりも高いが、ＮＭＯ
ＳトランジスタＱ１０がダイオード接続と同じ状態にな
っており、逆流が阻止されるから、電源電圧Ｖｃｃに向
かって逆に流れることはない。 【００３４】また、ウエル分離形式のＮＭＯＳトランジ
スタＱ１１−１のＰ型ウエルＰｗｅｌｌとドレインＤと
の間にできる寄生ダイオードにより、第２段ユニットＵ
１２の主キャパシタＣ１２−１は、主キャパシタＣ１１
−１に充電されている電荷により充電される。一方、そ
の主キャパシタＣ１１−１の電位がＮＭＯＳトランジス
タＱ１１−２のゲートＧに印加され、ＮＭＯＳトランジ
スタＱ１１−２がオンされる。これにより副キャパシタ
Ｃ１１−２が充電されるとともに、ＮＭＯＳトランジス
タＱ１１−１のゲートＧにゲート電圧が印加される。そ
して、このゲート電圧の印加により、ＮＭＯＳトランジ
スタＱ１１−１がオンされる。 【００３５】区間iiiでは、第３クロックＣＬＫ３がＬ
レベルになるから、オンされたＮＭＯＳトランジスタＱ
１１−１を通して、第２ユニットＵ１２の主キャパシタ
Ｃ１２−１が更に充電されることになる。 【００３６】区間ivでは、第２クロックＣＬＫ２がＨレ
ベルになる。したがって、ＮＭＯＳトランジスタＱ１１
−１のゲートＧの電位は、副キャパシタＣ１１−２の充
電電圧にＨレベルの電位が重畳された電位となる。これ
により、ＮＭＯＳトランジスタＱ１１−１の導通度が良
くなり、ウエル分離形式のＮＭＯＳトランジスタＱ１１
−１の利点である閾値電圧Ｖｔｈが一定であることと相
俟って、次段のユニットＵ１２の主キャパシタＣ１２−
１への充電がより高く、かつより早く行われる。 【００３７】区間vでは、第２クロックＣＬＫ２がＬレ
ベルに復帰して、主キャパシタＣ１２−１から逆に充電
されることがないようにする。区間viでは、第３クロッ
クＣＬＫ３がＨレベルになるから、ユニットＵ１２のソ
ース電位は主キャパシタＣ１２−１に充電されている電
圧にＨレベルを重畳した電位となる。この時点ではＮＭ
ＯＳトランジスタＱ１２−２は既にオンされている。し
たがって、このソース電位が、ＮＭＯＳトランジスタＱ
１２−２を介して、ＮＭＯＳトランジスタＱ１２−１の
ゲートＧに印加されるから、ＮＭＯＳトランジスタＱ１
２−１はオンする。したがって、ユニットＵ１２の主キ
ャパシタＣ１２−１に充電されている電荷は、ＮＭＯＳ
トランジスタＱ１２−１を通して、次段のユニットであ
るユニットＵ１３（図示していない）に供給される。 【００３８】また、この時のＮＭＯＳトランジスタＱ１
２−１のソース電位、即ちＮＭＯＳトランジスタＱ１１
−１のドレイン電位は、ＮＭＯＳトランジスタＱ１１−
１のソース電位よりも高くなっているが、ＮＭＯＳトラ
ンジスタＱ１１−１により阻止されるから、逆に流れる
ことはない。 【００３９】区間viiでは、第１クロックＣＬＫ１がＬ
レベルに復帰して、次段ユニットの主キャパシタから逆
に充電されることがないようにする。区間viiiでは、第
４クロックＣＬＫ４がＨレベルになるから、ＮＭＯＳト
ランジスタＱ１２−１のゲートＧの電位は、副キャパシ
タＣ１２−２の充電電圧にＨレベルの電位が重畳された
電位となる。これにより、ＮＭＯＳトランジスタＱ１２
−１の導通度が良くなり、ウエル分離形式のＮＭＯＳト
ランジスタＱ１２−１の利点である閾値電圧Ｖｔｈが一
定であることと相俟って、次段のユニットＵ１２の主キ
ャパシタＣ１２−１への充電がより高く、かつより早く
行われる。 【００４０】以上、初段のユニットＵ１１及び第２段の
ユニットＵ１２のチャージポンプによる昇圧動作を、ク
ロックタイミングの区間ｉ〜区間viii毎に説明した。こ
の区間ｉ〜区間viiiのような動作が、クロックＣＬＫ１
〜ＣＬＫ４の変化に合わせて、各ユニットＵ１１〜Ｕ１
ｎで、継続して行われる。その結果、電源電圧Ｖｃｃ
（例えば、２Ｖや３ｖ）が、昇圧されて出力電圧Ｖｏｕ
ｔ（例えば、１０ｖ）として出力される。 【００４１】この第１の実施の形態では、各ユニットの
主たるＮＭＯＳトランジスタＱ１１−１〜Ｑ１ｎ−１と
して、ウエル分離形式のＮＭＯＳトランジスタを用い、
その分離用のＮ型ウエルＮｗｅｌｌを高電位点（例え
ば、Ｐ型ウエル端子ｐｗ）に接続している。これによ
り、昇圧回路中のどのユニットにおいても、主たるＮＭ
ＯＳトランジスタの閾値電圧Ｖｔｈは、低い一定の値と
なる。したがって、従来のように、出力段ユニットＵｎ
に近づくほど、ユニット当たりの昇圧される電圧が少な
くなるという問題は解決されている。これにより、より
少ないユニット数で所要の電圧に昇圧することができ
る。 【００４２】さらに、副のウエル分離形式のＮＭＯＳト
ランジスタＱ１１−２〜Ｑ１ｎ−２及び副キャパシタＣ
１１−２〜Ｃ１ｎ−２を備えて４相クロック駆動型とし
て、主たるＮＭＯＳトランジスタＱ１１−１〜Ｑ１ｎ−
１のゲート電位を高くしている。これにより、主たるＮ
ＭＯＳトランジスタＱ１１−１〜Ｑ１ｎ−１として、ウ
エル分離形式のＮＭＯＳトランジスタを用いることと相
俟って、各ユニットの出力電圧から閾値電圧Ｖｔｈの影
響を実質的に取り去ることができる。したがって、昇圧
効率をより高くできるとともに、昇圧速度を早くするこ
とができる。 【００４３】図４は本発明の第２の実施の形態に係る、
ＮＭＯＳ型のウエル分離形式のＭＯＳトランジスタを用
いた、２相クロック駆動方式の昇圧回路を示す図であ
る。 【００４４】図４において、初段のユニットＵ２１から
出力段のユニットＵ２ｎまでＮ段のユニットが直列に接
続されている。 【００４５】初段のユニットＵ２１に電源電圧Ｖｃｃが
電源スイッチＳＷ２０を介して供給される。このスイッ
チＳＷ２０は、図１の第１の実施の形態におけるスイッ
チ１０と同様であり、やはり通常のＮＭＯＳトランジス
タＱ２０を用いている。 【００４６】また、出力段のユニットＵ２ｎからの昇圧
された出力は、出力用キャパシタＣｏに充電されるとと
もに、出力電圧Ｖｏｕｔ（例えば、１０Ｖ）として出力
される。 【００４７】各ユニットＵ２１〜Ｕ２ｎは、同様の構成
であるので、以下、ユニットＵ１１を例に説明する。ユ
ニットＵ２１は、ウエル分離形式のＮＭＯＳトランジス
タＱ２１とキャパシタＣ２１とを備えている。このＮＭ
ＯＳトランジスタＱ２１とキャパシタＣ２１は、従来の
図５のＮＭＯＳトランジスタＱ１とキャパシタＣ１に対
応する。 【００４８】つまり、この第２の実施の形態では、各ユ
ニットＵ２１〜Ｕ２ｎのＮＭＯＳトランジスタとして、
図２で説明した、ウエル分離形式のＮＭＯＳトランジス
タＱ２１〜Ｑ２ｎを用いている。そして、直列接続され
た各ユニットＵ２１〜Ｕ２ｎにより、電源電圧Ｖｃｃが
順次昇圧され、出力電圧Ｖｏｕｔが出力される。 【００４９】このときに、各ＮＭＯＳトランジスタＱ２
１〜Ｑ２ｎのソースＳの電位が高くなるが、Ｐ型ウエル
Ｐｗｅｌｌの電位はＰ型基板Ｐｓｕｂの電位とは関係な
く、ソースＳの電位により決定される。したがって、ソ
ースＳの電位が高くなっても、基板バイアス効果によっ
ては閾値電圧Ｖｔｈは何ら影響されない。したがって、
各ユニットでの閾値電圧Ｖｔｈは低い一定値を保つか
ら、各ユニットでは同じ電圧値の昇圧が行われる。 【００５０】この第２の実施の形態では、昇圧回路中の
どのユニットにおいても、ＮＭＯＳトランジスタの閾値
電圧Ｖｔｈは低い一定の値となる。したがって、従来の
ように、出力段ユニットＵｎに近づくほど、ユニット当
たりの昇圧される電圧は少なくなるという問題は解決さ
れる。これにより、より少ないユニット数で所要の電圧
に昇圧することができる。例えば、電源電圧Ｖｃｃ＝３
ｖから出力電圧Ｖｏｕｔ＝１０ｖを発生させる場合につ
いて試算すると、図５の従来の昇圧回路では８段のユニ
ットを必要とするのに対して、この第２の実施の形態の
昇圧回路では４段のユニットで済ませることができる。
なお、同一の条件で、第１の実施の形態の昇圧回路につ
いて試算すると、３段のユニットで済ませることがで
き、かつ素早く昇圧可能である。 【００５１】第１及び第２の実施の形態において、正の
電源電圧Ｖｃｃから正の高電圧Ｖｏｕｔに昇圧する例に
ついて説明したが、それら各実施の形態における昇圧回
路を用いて、次のように使用することにより負の高電圧
を得ることができる。 【００５２】そのためには、図１及び図４の昇圧回路に
おいて出力電圧Ｖｏｕｔの端子をグランド電位にする。
そして、クロックＣＬＫ１〜ＣＬＫ４をグランド電位と
正電位（例えば、Ｖｃｃ）とに変化させる。これによ
り、初段のユニットＵ１１，Ｕ２１のスイッチＳＷ１
０、ＳＷ２０側に、ユニット数に応じた負の高電位を発
生することができる。この場合の、作用及び効果につい
ても、第１及び第２の実施の形態で説明したのと同様で
ある。 【００５３】 【発明の効果】請求項１記載の昇圧回路を備えた半導体
装置によれば、いずれのチャージポンプユニットにおけ
るＭＯＳトランジスタの閾値電圧Ｖｔｈも一定の低い値
となるから、より少ないチャージポンプユニット数で高
電圧を出力することができる。 【００５４】更に、チャージポンプユニット当たりの昇
圧電圧が高く維持できるから、電流駆動能力を高くする
ことができ、高速化を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る、ウエル分離
形式のＮＭＯＳトランジスタを用いた４相クロック駆動
方式の昇圧回路を示す図。 【図２】ウエル分離形式のＮＭＯＳトランジスタの断面
構造を示す図。 【図３】４相クロックのタイミングを示す図。 【図４】本発明の第２の実施の形態に係る、ウエル分離
形式のＮＭＯＳトランジスタを用いた、２相クロック駆
動方式の昇圧回路を示す図。 【図５】従来の昇圧回路の構成を示す図。 【符号の説明】 Ｕ１１〜Ｕ１ｎ、Ｕ２１〜Ｕ２ｎ チャージポンプユニ
ット Ｑ１１−１〜Ｑ１ｎ−２、Ｑ２１〜Ｑ２ｎ ウエル分離
形式ＮＭＯＳトランジスタ ＳＷ１０，ＳＷ２０ 電源スイッチ Ｑ１０、Ｑ２０ ＮＭＯＳトランジスタ Ｃ１１−１〜Ｃ１ｎー１ 主キャパシタ Ｃ１１−２〜Ｃ１ｎ−２ 副キャパシタ Ｃ２１〜Ｃ２ｎ キャパシタ ＣＬＫ１〜ＣＬＫ４ クロック Ｃｏ 出力用キャパシタ Ｖｏｕｔ 出力電圧 Ｓ ソース Ｄ ドレイン Ｇ ゲート Ｐｓｕｂ Ｐ型基板 Ｎｗｅｌｌ Ｎ型ウエル Ｐｗｅｌｌ Ｐ型ウエル ｎｗ Ｎ型ウエル端子 ｐｗ Ｐ型ウエル端子
形式のＮＭＯＳトランジスタを用いた４相クロック駆動
方式の昇圧回路を示す図。 【図２】ウエル分離形式のＮＭＯＳトランジスタの断面
構造を示す図。 【図３】４相クロックのタイミングを示す図。 【図４】本発明の第２の実施の形態に係る、ウエル分離
形式のＮＭＯＳトランジスタを用いた、２相クロック駆
動方式の昇圧回路を示す図。 【図５】従来の昇圧回路の構成を示す図。 【符号の説明】 Ｕ１１〜Ｕ１ｎ、Ｕ２１〜Ｕ２ｎ チャージポンプユニ
ット Ｑ１１−１〜Ｑ１ｎ−２、Ｑ２１〜Ｑ２ｎ ウエル分離
形式ＮＭＯＳトランジスタ ＳＷ１０，ＳＷ２０ 電源スイッチ Ｑ１０、Ｑ２０ ＮＭＯＳトランジスタ Ｃ１１−１〜Ｃ１ｎー１ 主キャパシタ Ｃ１１−２〜Ｃ１ｎ−２ 副キャパシタ Ｃ２１〜Ｃ２ｎ キャパシタ ＣＬＫ１〜ＣＬＫ４ クロック Ｃｏ 出力用キャパシタ Ｖｏｕｔ 出力電圧 Ｓ ソース Ｄ ドレイン Ｇ ゲート Ｐｓｕｂ Ｐ型基板 Ｎｗｅｌｌ Ｎ型ウエル Ｐｗｅｌｌ Ｐ型ウエル ｎｗ Ｎ型ウエル端子 ｐｗ Ｐ型ウエル端子
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 鳥居 万展
京都市右京区西院溝崎町21番地 ローム株
式会社内
Ｆターム(参考） 5F038 AV06 BG03 BG05 CD04 CD06
EZ20
5F048 AB10 AC01 AC10 BB14 BE02
BE09 BF17 BF18
5H730 AA10 BB02 BB86
Claims (1)
- 【特許請求の範囲】 【請求項１】 第２導電型ＭＯＳトランジスタとキャパ
シタを有するチャージポンプユニットが直列接続され、
クロックにしたがって電源電圧を昇圧する半導体装置に
おいて、 前記第２導電型ＭＯＳトランジスタが、第１導電型基板
に形成された第２導電型ウエルと、この第２導電型ウエ
ル中に形成された第１導電型ウエルと、この第１導電型
ウエル中に形成された第２導電型のソース領域、このソ
ース領域とチャネル領域を隔てて形成された第２導電型
ドレイン領域、前記チャネル上方に絶縁物を介して形成
されたゲートとを備えたウエル分離形式であり、 前記第２導電型ウエルは、前記第１導電型基板との間、
及び前記第１導電型ウエルとの間が、逆バイアスされる
ように高電位点に接続されることを特徴とする昇圧回路
を備えた半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002031944A JP3898065B2 (ja) | 2002-02-08 | 2002-02-08 | 昇圧回路を備えた半導体装置 |
| US10/358,491 US6888399B2 (en) | 2002-02-08 | 2003-02-04 | Semiconductor device equipped with a voltage step-up circuit |
| US11/059,255 US7190211B2 (en) | 2002-02-08 | 2005-02-15 | Semiconductor device equipped with a voltage step-up circuit |
| US11/669,051 US20070122964A1 (en) | 2002-02-08 | 2007-01-30 | Semiconductor Device Equipped with a Voltage Step-Up Circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002031944A JP3898065B2 (ja) | 2002-02-08 | 2002-02-08 | 昇圧回路を備えた半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003234408A true JP2003234408A (ja) | 2003-08-22 |
| JP3898065B2 JP3898065B2 (ja) | 2007-03-28 |
Family
ID=27775207
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002031944A Expired - Fee Related JP3898065B2 (ja) | 2002-02-08 | 2002-02-08 | 昇圧回路を備えた半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3898065B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7724551B2 (en) | 2004-12-06 | 2010-05-25 | Rohm Co., Ltd. | Step-up circuit and portable device using it |
| CN106712496A (zh) * | 2016-12-29 | 2017-05-24 | 北京兆易创新科技股份有限公司 | 一种电荷泵和电荷泵电路 |
-
2002
- 2002-02-08 JP JP2002031944A patent/JP3898065B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7724551B2 (en) | 2004-12-06 | 2010-05-25 | Rohm Co., Ltd. | Step-up circuit and portable device using it |
| CN106712496A (zh) * | 2016-12-29 | 2017-05-24 | 北京兆易创新科技股份有限公司 | 一种电荷泵和电荷泵电路 |
| CN106712496B (zh) * | 2016-12-29 | 2024-03-01 | 兆易创新科技集团股份有限公司 | 一种电荷泵和电荷泵电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3898065B2 (ja) | 2007-03-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040217 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040330 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040528 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040922 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041105 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
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|
| A912 | Removal of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20041217 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061220 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 3898065 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100105 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110105 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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