(第1実施形態)
図1は本発明の第1実施形態を示す回路図である。図1中、20は外部から供給される入力電圧VINを入力するための電圧入力端子、21〜23は電荷転送素子をなすNMOSトランジスタ、24は入力電圧VINを昇圧した昇圧電圧VOUTを出力すべき昇圧電圧出力端子である。
NMOSトランジスタ21は、ドレインを電圧入力端子20に接続し、ソースをノードn01に接続し、ゲートをノードn11に接続し、バックゲートを接地している。NMOSトランジスタ22は、ドレインをノードn01に接続し、ソースをノードn02に接続し、ゲートをノードn12に接続し、バックゲートを接地している。NMOSトランジスタ23は、ドレインをノードn02に接続し、ソースを昇圧電圧出力端子24に接続し、ゲートをノードn13に接続し、バックゲートを接地している。
25〜29はポンピング用のキャパシタである。キャパシタ25の第1の電極はノードn11に接続されている。キャパシタ26の第1の電極はノードn01に接続されている。キャパシタ27の第1の電極はノードn12に接続されている。キャパシタ28の第1の電極はノードn02に接続されている。キャパシタ29の第1の電極はノードn13に接続されている。
31はNMOSトランジスタ21のゲートに電位を与えるNMOSトランジスタ、32はNMOSトランジスタ22のゲートに電位を与えるNMOSトランジスタ、33はNMOSトランジスタ23のゲートに電位を与えるNMOSトランジスタである。NMOSトランジスタ31は、ドレイン及びゲートを電圧入力端子20に接続し、ソースをノードn11に接続し、バックゲートを接地している。NMOSトランジスタ32は、ドレイン及びゲートをノードn01に接続し、ソースをノードn12に接続し、バックゲートを接地している。NMOSトランジスタ33は、ドレイン及びゲートをノードn02に接続し、ソースをノードn13に接続し、バックゲートを接地している。NMOSトランジスタ31〜33は一方向性素子として使用されているが、NMOSトランジスタ31〜33の代わりに、ダイオードを使用することもできる。
34はクロックCLKを入力するためのクロック入力端子である。クロックCLKは、最大値を入力電圧VINの電圧値、最小値を接地電圧(0V)とするものである。35は昇圧ストップ信号STOPを入力するための昇圧ストップ信号入力端子である。昇圧ストップ信号STOPは、昇圧動作を実行しない場合(キャパシタ25〜29の非駆動時)にはHレベルとされ、昇圧動作を実行する場合(キャパシタ25〜29の駆動時)にはLレベルとされる。
36−1はキャパシタ25〜29を駆動するドライバ回路である。ドライバ回路36−1は、NOR回路37と、インバータ38〜41とを有している。NOR回路37及びインバータ38〜41は、縦列接続され、高電位側の電源電圧として入力電圧VINが印加され、低電位側の電源電圧として接地電圧が印加される。
NOR回路37の第1の入力端子はクロック入力端子34に接続され、NOR回路37の第2の入力端子は昇圧ストップ信号入力端子35に接続されている。キャパシタ25の第2の電極はインバータ39の出力端子に接続されている。キャパシタ26の第2の電極及びキャパシタ27の第2の電極はインバータ40の出力端子に接続されている。キャパシタ28の第2の電極及びキャパシタ29の第2の電極はインバータ41の出力端子に接続されている。
昇圧ストップ信号STOPがHレベルのときは、NOR回路37の出力はLレベルに固定される。この結果、インバータ39の出力はLレベル、インバータ40の出力はHレベル、インバータ41の出力はLレベルに固定される。したがって、この場合には、昇圧動作は実行されない。
昇圧ストップ信号STOPがLレベルのときは、NOR回路37は、クロックCLKに対してインバータとして機能する。この結果、インバータ39からはクロックCLKを反転遅延したクロックCLK1が出力され、インバータ40からはクロックCLKを遅延したクロックCLK2が出力され、インバータ41からはクロックCLKを反転遅延したクロックCLK3が出力される。したがって、この場合には、入力電圧VINに対して昇圧動作が実行される。
43は入力電圧低下検出回路である。入力電圧低下検出回路43は、昇圧動作時に入力電圧VINの一定値以下の低下を検出するものである。RESETXは入力電圧低下検出回路43が出力するリセット信号である。
44、45、46はリセット回路である。リセット回路44は、クロックCLK1及びリセット信号RESETXに制御されてノードn11の電位を接地電位にリセットするものである。リセット回路45は、クロックCLK2及びリセット信号RESETXに制御されてノードn12の電位を接地電位にリセットするものである。リセット回路46は、クロックCLK3及びリセット信号RESETXに制御されてノードn13の電位を接地電位にリセットするものである。
図2は入力電圧低下検出回路43の第1構成例を示す回路図である。入力電圧低下検出回路43は、入力電圧VINが一定値以下に低下した場合、リセット信号RESETXをアクティブレベル(Lレベル)にし、それ以外の場合には、リセット信号RESETXのレベルを入力電圧VINと同一にするものである。図2中、49は入力電圧低下検出部、50は入力電圧低下検出信号生成部をなすレベルコンバータである。
入力電圧低下検出部49は、PMOSトランジスタ51と、NMOSトランジスタ52、53と、キャパシタ54とを有している。PMOSトランジスタ51は、ソース及びバックゲートを昇圧電圧出力端子24に接続し、ゲート及びドレインをノードn21に接続している。NMOSトランジスタ52は、ゲート及びドレインを電圧入力端子20に接続し、ソースをノードn22に接続し、バックゲートを接地している。NMOSトランジスタ53は、ドレインをノードn21に接続し、ゲートをノードn22に接続し、ソースを電圧入力端子20に接続し、バックゲートを接地している。キャパシタ54はノードn22と接地との間に接続されている。
レベルコンバータ50は、PMOSトランジスタ56と、NMOSトランジスタ57、PMOSトランジスタ58と、NMOSトランジスタ59とを有している。PMOSトランジスタ56は、ソース及びバックゲートを昇圧電圧出力端子24に接続し、ゲートをノードn21に接続し、ドレインをノードn23に接続している。NMOSトランジスタ57は、ゲート及びドレインをノードn23に接続し、ソース及びバックゲートを接地している。PMOSトランジスタ58は、ソース及びバックゲートを電圧入力端子20に接続し、ゲートをノードn23に接続し、ドレインをノードn24に接続している。NMOSトランジスタ59は、ドレインをノードn24に接続し、ゲートをノードn23に接続し、ソース及びバックゲートを接地している。
図3は入力電圧低下検出回路43の第1構成例の動作を示す波形図である。(A)は入力電圧VIN、(B)は昇圧電圧VOUT、(C)はノードn22の電位、(D)はノードn21の電位、(E)はノードn24に得られるリセット信号RESETXを示している。即ち、昇圧実行時に、入力電圧VINの電位が上昇し始めると、昇圧電圧VOUTも上昇し、入力電圧VINが所定電圧V1に達して一定になると、昇圧電圧VOUTも所望電圧V2に達して一定となる。このとき、ノードn22も同様に立ち上がり、ノードn22の電位=「V1−NMOSトランジスタ52のしきい値Vthn52」となり、NMOSトランジスタ53はOFF状態となる。
また、ノードn21の電位も立ち上がり、ノードn21の電位=「V2−PMOSトランジスタ51のしきい値の絶対値|Vthp51|」となる。この結果、PMOSトランジスタ56がOFF状態、ノードn23の電位=NMOSトランジスタ57のしきい値Vthn57となり、PMOSトランジスタ58がON状態、NMOSトランジスタ59がOFF状態となり、ノードn24に得られるリセット信号RESETXの電位は入力電圧VINの電位と同一となる。
本例では、電圧入力端子20とノードn22との間にはNMOSトランジスタ52がダイオード接続されており、ノードn22と接地との間にはキャパシタ54が接続されている。この結果、一度立ち上がったノードn22の電位は、入力電圧VINが低下したとしても、一定レベル(V1−Vthn52)を保持することになる。したがって、NMOSトランジスタ53のゲート・ソース間電圧Vgs=ノードn22の電位−入力電圧VIN=「V1−Vthn52−VIN」となる。
ここで、入力電圧VINが低下し、NMOSトランジスタ53のゲート・ソース間電圧Vgs=「V1−Vthn52−VIN」がNMOSトランジスタ53のしきい値Vthn53を超えたとき、NMOSトランジスタ53がON状態となり、NMOSトランジスタ53のドレイン・ソース間に電流が流れ始める。この場合には、ノードn21の電位が低下し、PMOSトランジスタ56がON状態となり、ノードn23の電位が上昇する。この結果、PMOSトランジスタ58がOFF状態、NMOSトランジスタ59がON状態となり、リセット信号RESETXはHレベルからLレベルに遷移し、ノードn11、n12、n13の電位をリセットすることが可能な期間(リセットアクティブ期間)となる。
その後、入力電圧VINの電位が復帰すると、NMOSトランジスタ53がOFF状態となり、ノードn21の電位も高くなる。この場合、PMOSトランジスタ56がOFF状態となり、ノードn23の電位が低下し、PMOSトランジスタ58がON状態、NMOSトランジスタ59がOFF状態となる。この結果、リセット信号RESETXがLレベルからHレベルに遷移し、ノードn11、n12、n13の電位をリセットすることが可能な状態から復帰する。
このように、入力電圧低下検出回路43においては、入力電圧低下検出部49は、入力電圧VINが一定値以下に低下していないときは、NMOSトランジスタ53をOFF状態とし、ノードn21の電位を高くし、入力電圧VINが一定値以下に低下したときは、NMOSトランジスタ53をON状態とし、ノードn21の電位を下げることにより、入力電圧VINの低下を検出する。また、レベルコンバータ50は、ノードn21の電位を入力し、入力電圧VINが一定値以下に低下していないときは、リセット信号RESETXの電位を入力電圧VINと同一にし、入力電圧VINが一定値以下に低下しているときは、リセット信号RESETXの電位をリセットアクティブレベル(Lレベル)にする。
図4は入力電圧低下検出回路43の第2構成例を示す回路図である。入力電圧低下検出回路43の第2構成例は、入力電圧低下検出回路43の第1構成例が設ける入力電圧低下検出部49と構成の異なる入力電圧低下検出部63を設け、その他については、入力電圧低下検出回路43の第1構成例と同様に構成したものである。入力電圧低下検出部63は、PMOSトランジスタ64を設け、その他については、図3に示す入力電圧低下検出部49と同様に構成したものである。
PMOSトランジスタ64は、ソース及びバックゲートをノードn22に接続し、ドレイン及びゲートを電圧入力端子20に接続している。このPMOSトランジスタ64は、入力電圧VINがシャットダウンしたとき、即ち、入力電圧VINが接地電位まで低下したときに、ノードn22の電位をVDD−Vthn52から下げ、ノードn22の電位が高い状態に放置されないようにするものである。
PMOSトランジスタ64は、そのゲート長が相対的に大きく、そのしきい値の絶対値|Vthp64|が相対的に大きくなるように構成される。PMOSトランジスタ64のしきい値の絶対値|Vthp64|の目安としては、NMOSトランジスタ53のしきい値Vthn53に対して十分大きな値とする。その理由は、入力電圧VINの電位が一時的に下がった程度でPMOSトランジスタ64がONしてしまうと、ノードn22の電位がリセットされてしまい、入力電圧低下検出部63が正常に動作しないからである。
図5は入力電圧低下検出回路43の第3構成例を示す回路図である。入力電圧低下検出回路43の第3構成例は、入力電圧低下検出回路43の第2構成例が備える入力電圧低下検出部63と構成の異なる入力電圧低下検出部67を設け、その他については、入力電圧低下検出回路43の第2構成例と同様に構成したものである。入力電圧低下検出部67は、PMOSトランジスタ64のバックゲートに昇圧電圧VOUTを与えるようにし、その他については、図4に示す入力電圧低下検出部63と同様に構成したものである。
図6はリセット回路44、45、46の構成を示す回路図である。リセット回路44は、立ち下がりエッジ検出回路70と、スイッチ制御回路71と、スイッチ回路72とを有している。立ち下がりエッジ検出回路70は、クロックCLK1の立ち下がりエッジを検出し、立ち下がりエッジ検出信号SPCLK1を生成するものである。スイッチ制御回路71は、立ち下がりエッジ検出信号SPCLK1と、リセット信号RESETXとを入力し、クロックCLK1の立ち下がり毎にアクティブレベル(Hレベル)になるスイッチ制御信号RESETCTL1を生成するものである。スイッチ回路72は、スイッチ制御信号RESETXに制御されてノードn11の電位を接地電位にリセットするものである。
リセット回路45は、立ち下がりエッジ検出回路73と、スイッチ制御回路74と、スイッチ回路75とを有している。立ち下がりエッジ検出回路73は、クロックCLK2の立ち下がりエッジを検出し、立ち下がりエッジ検出信号SPCLK2を生成するものである。スイッチ制御回路74は、立ち下がりエッジ検出信号SPCLK2と、リセット信号RESETXとを入力し、クロックCLK2の立ち下がり毎にアクティブレベル(Hレベル)になるスイッチ制御信号RESETCTL2を生成するものである。スイッチ回路75は、スイッチ制御信号RESETXに制御されてノードn12の電位を接地電位にリセットするものである。
リセット回路46は、立ち下がりエッジ検出回路76と、スイッチ制御回路77と、スイッチ回路78とを有している。立ち下がりエッジ検出回路76は、クロックCLK3の立ち下がりエッジを検出し、立ち下がりエッジ検出信号SPCLK3を生成するものである。スイッチ制御回路77は、立ち下がりエッジ検出信号SPCLK3と、リセット信号RESETXとを入力し、クロックCLK3の立ち下がり毎にアクティブレベル(Hレベル)になるスイッチ制御信号RESETCTL3を生成するものである。スイッチ回路78は、スイッチ制御信号RESETXに制御されてノードn13の電位を接地電位にリセットするものである。
図7は立ち下がりエッジ検出回路70、73、76の構成を示す回路図である。立ち下がりエッジ検出回路70は、インバータ81〜84と、排他的OR回路85と、インバータ86と、NAND回路87と、インバータ88とを有している。インバータ81〜84は、クロックCLK1を遅延するものである。排他的OR回路85は、クロックCLK1と、インバータ84の出力信号DCLK1とを排他的OR処理するものである。インバータ86は、クロックCLK1を反転するものである。NAND回路87は、排他的OR回路85の出力信号PCLK1と、インバータ86の出力信号とをNAND処理するものである。インバータ88は、NAND回路87の出力信号を反転し、立ち下がりエッジ検出信号SPCLK1を出力するものである。
立ち下がりエッジ検出回路73は、インバータ89〜92と、排他的OR回路93と、インバータ94と、NAND回路95と、インバータ96とを有している。インバータ89〜92は、クロックCLK2を遅延するものである。排他的OR回路93は、クロックCLK2と、インバータ92の出力信号DCLK2とを排他的OR処理するものである。インバータ94は、クロックCLK2を反転するものである。NAND回路95は、排他的OR回路93の出力信号PCLK2と、インバータ94の出力信号とをNAND処理するものである。インバータ96は、NAND回路95の出力信号を反転し、立ち下がりエッジ検出信号SPCLK2を出力するものである。
立ち下がりエッジ検出回路76は、インバータ97〜100と、排他的OR回路101と、インバータ102と、NAND回路103と、インバータ104とを有している。インバータ97〜100は、クロックCLK3を遅延するものである。排他的OR回路101は、クロックCLK3と、インバータ100の出力信号DCLK3とを排他的OR処理するものである。インバータ102は、クロックCLK3を反転するものである。NAND回路103は、排他的OR回路101の出力信号PCLK3と、インバータ102の出力信号とをNAND処理するものである。インバータ104は、NAND回路103の出力信号を反転し、立ち下がりエッジ検出信号SPCLK3を出力するものである。
図8は立ち下がりエッジ検出回路70、73、76の動作を示す波形図である。(A1)はインバータ39が出力するクロックCLK1、(A2)はインバータ84の出力信号DCLK1、(A3)は排他的OR回路85の出力信号PCLK1、(A4)はインバータ88が出力する立ち下がりエッジ検出信号SPCLK1、(B1)はインバータ40が出力するクロックCLK2、(B2)はインバータ92の出力信号DCLK2、(B3)は排他的OR回路93の出力信号PCLK2、(B4)はインバータ96が出力する立ち下がりエッジ検出信号SPCLK2、(C1)はインバータ41が出力するクロックCLK3、(C2)はインバータ100の出力信号DCLK3、(C3)は排他的OR回路101の出力信号PCLK3、(C4)はインバータ104が出力する立ち下がりエッジ検出信号SPCLK3を示している。
図9はスイッチ制御回路71、74、77及びスイッチ回路72、75、78の構成を示す回路図である。スイッチ制御回路71は、インバータ107と、NAND回路108と、インバータ109とを有している。インバータ107は、リセット信号RESETXを反転するものである。NAND回路108は、インバータ107の出力信号と立ち下がりエッジ検出信号SPCLK1とをNAND処理するものである。インバータ109は、NAND回路108の出力信号を反転してスイッチ制御信号RESETCTL1を出力するものである。このように構成されたスイッチ制御回路71は、リセット信号RESETXがLレベルの期間だけ、立ち下がりエッジ検出信号SPCLK1を通過させてなるスイッチ制御信号RESETCTL1を出力する。
スイッチ制御回路74は、インバータ110と、NAND回路111と、インバータ112とを有している。インバータ110は、リセット信号RESETXを反転するものである。NAND回路111は、インバータ110の出力信号と立ち下がりエッジ検出信号SPCLK2とをNAND処理するものである。インバータ112は、NAND回路111の出力信号を反転してスイッチ制御信号RESETCTL2を出力するものである。このように構成されたスイッチ制御回路74は、リセット信号RESETXがLレベルの期間だけ、立ち下がりエッジ検出信号SPCLK2を通過させてなるスイッチ制御信号RESETCTL2を出力する。
スイッチ制御信号77は、インバータ113と、NAND回路114と、インバータ115とを有している。インバータ113は、リセット信号RESETXを反転するものである。NAND回路114は、インバータ113の出力信号と立ち下がりエッジ検出信号SPCLK3とをNAND処理するものである。インバータ115は、NAND回路114の出力信号を反転してスイッチ制御信号RESETCTL3を出力するものである。このように構成されたスイッチ制御回路77は、リセット信号RESETXがLレベルの期間だけ、立ち下がりエッジ検出信号SPCLK3を通過させてなるスイッチ制御信号RESETCTL3を出力する。
スイッチ回路72は、インバータ116と、アナログスイッチ117とを有している。インバータ116は、スイッチ制御信号RESETCTL1を反転するものである。アナログスイッチ117は、スイッチ制御信号RESETCTL1とインバータ116の出力信号にON、OFFが制御されるものであり、入力端子をノードn11に接続し、出力端子を接地している。このアナログスイッチ117は、スイッチ制御信号RESETCTL1=Lレベルの場合にはOFF状態、スイッチ制御信号RESETCTL1=Hレベルの場合にはON状態となる。アナログスイッチ117の代わりに、NMOSトランジスタを使用しても良い。この場合には、インバータ116は不要である。
スイッチ回路75は、インバータ118と、アナログスイッチ119とを有している。インバータ118は、スイッチ制御信号RESETCTL2を反転するものである。アナログスイッチ119は、スイッチ制御信号RESETCTL2とインバータ118の出力信号にON、OFFが制御されるものであり、入力端子をノードn12に接続し、出力端子を接地している。このアナログスイッチ119は、スイッチ制御信号RESETCTL2=Lレベルの場合にはOFF状態、スイッチ制御信号RESETCTL2=Hレベルの場合にはON状態となる。アナログスイッチ119の代わりに、NMOSトランジスタを使用しても良い。この場合には、インバータ118は不要である。
スイッチ回路78は、インバータ120と、アナログスイッチ121とを有している。インバータ120は、スイッチ制御信号RESETCTL3を反転するものである。アナログスイッチ121は、スイッチ制御信号RESETCTL3とインバータ120の出力信号にON、OFFが制御されるものであり、入力端子をノードn13に接続し、出力端子を接地している。このアナログスイッチ121は、スイッチ制御信号RESETCTL3=Lレベルの場合にはOFF状態、スイッチ制御信号RESETCTL3=Hレベルの場合にはON状態となる。アナログスイッチ121の代わりに、NMOSトランジスタを使用しても良い。この場合には、インバータ120は不要である。
図10は本発明の第1実施形態の動作例を示す波形図である。(A)は入力電圧VIN、(B)は昇圧電圧VOUT、(C)は入力電圧低下検出回路43が出力するリセット信号RESETX、(D)はインバータ39が出力するクロックCLK1、(E)はスイッチ制御回路71が出力するスイッチ制御信号RESETCTL1、(F)はインバータ40が出力するクロックCLK2、(G)はスイッチ制御回路74が出力するスイッチ制御信号RESETCTL2、(H)はインバータ41が出力するクロックCLK3、(I)はスイッチ制御回路77が出力するスイッチ制御信号RESETCTL3を示している。
本発明の第1実施形態においては、入力電圧低下検出回路43は、入力電圧VINが一定値以下に低下すると、入力電圧VINが一定値以下に低下している期間、リセット信号RESETXの電位をアクティブレベル(Lレベル)にし、それ以外の場合には、リセット信号RESETXの電位を入力電圧VINと同一にする。
立ち下がりエッジ検出回路70は、クロックCLK1の立ち下がりエッジを検出し、立ち下がりエッジ検出信号SPCLK1を生成する。立ち下がりエッジ検出回路73は、クロックCLK2の立ち下がりエッジを検出し、立ち下がりエッジ検出信号SPCLK2を生成する。立ち下がりエッジ検出回路76は、クロックCLK3の立ち下がりエッジを検出し、立ち下がりエッジ検出信号SPCLK3を生成する。
スイッチ制御回路71は、リセット信号RESETXがLレベルの期間だけ、立ち下がりエッジ検出信号SPCLK1を通過させてなるスイッチ制御信号RESETCTL1を出力する。スイッチ制御回路74は、リセット信号RESETXがLレベルの期間だけ、立ち下がりエッジ検出信号SPCLK2を通過させてなるスイッチ制御信号RESETCTL2を出力する。スイッチ制御回路77は、リセット信号RESETXがLレベルの期間だけ、立ち下がりエッジ検出信号SPCLK3を通過させてなるスイッチ制御信号RESETCTL3を出力する。
また、スイッチ回路72は、スイッチ制御信号RESETCTL1がHレベルのとき、アナログスイッチ117をON状態とし、ノードn11を接地し、ノードn11の電位を接地電位にリセットする。スイッチ回路75は、スイッチ制御信号RESETCTL2がHレベルのとき、アナログスイッチ119をON状態とし、ノードn12を接地し、ノードn12の電位を接地電位にリセットする。スイッチ回路78は、スイッチ制御信号RESETCTL3がHレベルのとき、アナログスイッチ121をON状態とし、ノードn13を接地し、ノードn13の電位を接地電位にリセットする。
以上のように、本発明の第1実施形態においては、入力電圧VINが一定値以下に低下すると、入力電圧VINが一定値以下に低下している期間、クロックCLK1がHレベルからLレベルに変化してNMOSトランジスタ21がOFF状態とされる場合に、リセット回路44は、ノードn11の電位を接地電位にリセットし、NMOSトランジスタ21がON状態になることを防ぎ、電圧入力端子20側から昇圧電圧出力端子24側に転送すべき電荷がNMOSトランジスタ21を逆流しないようにする。
また、クロックCLK2がHレベルからLレベルに変化してNMOSトランジスタ22がOFF状態とされる場合に、リセット回路45は、ノードn12の電位を接地電位にリセットし、NMOSトランジスタ22がON状態になることを防ぎ、電圧入力端子20側から昇圧電圧出力端子24側に転送すべき電荷がNMOSトランジスタ22を逆流しないようにする。
また、クロックCLK3がHレベルからLレベルに変化してNMOSトランジスタ23がOFF状態とされる場合に、リセット回路46は、ノードn13の電位を接地電位にリセットし、NMOSトランジスタ23がON状態になることを防ぎ、電圧入力端子20側から昇圧電圧出力端子24側に転送すべき電荷がNMOSトランジスタ23を逆流しないようにする。
したがって、本発明の第1実施形態によれば、1段目、2段目及び3段目の電荷転送素子をNMOSトランジスタ21、22、23で構成する場合に、入力電圧VINが一定値以下に低下した場合であっても、昇圧能力が低下せず、安定した昇圧効率を維持することができる。
(第2実施形態)
図11は本発明の第2実施形態を示す回路図である。本発明の第2実施形態では、2段目、3段目の電荷転送素子は、PMOSトランジスタ124、125で構成されている。ドライバ回路として、図1に示すドライバ回路36−1と回路構成の異なるドライバ回路36−2が設けられている。ドライバ回路36−2は、インバータ41にインバータ42を縦列接続し、その他については、図1に示すドライバ回路36−1と同様に構成したものである。インバータ42からはクロックCLK3を反転したクロックCLK4が出力される。キャパシタ27の第2の電極はインバータ41の出力端子に接続されている。キャパシタ29の第2の電極はインバータ42の出力端子に接続されている。
NMOSトランジスタ32は、PMOSトランジスタ124のドレインとノードn12との間にダイオード接続されている。NMOSトランジスタ33は、PMOSトランジスタ125のドレインとノードn13との間にダイオード接続されている。本発明の第1実施形態が設けるリセット回路45、46と構成の異なるリセット回路126、127が設けられている。その他については、本発明の第1実施形態と同様に構成されている。
図12はリセット回路126、127の構成を示す回路図である。リセット回路126は、リセット回路45が設ける立ち下がりエッジ検出回路73及びスイッチ回路75の代わりに、立ち上がりエッジ検出回路128及びスイッチ回路129を設け、その他については、リセット回路45と同様に構成したものである。リセット回路127は、リセット回路46が設ける立ち下がりエッジ検出回路76及びスイッチ回路78の代わりに、立ち上がりエッジ検出回路130及びスイッチ回路131を設け、その他については、リセット回路46と同様に構成したものである。
立ち上がりエッジ検出回路128は、クロックCLK3の立ち上がりエッジを検出し、立ち上がりエッジ検出信号SPCLK3Bを生成するものである。本発明の第2実施形態では、スイッチ制御回路74は、立ち下がりエッジ検出信号SPCLK2の代わりに、立ち上がりエッジ検出信号SPCLK3Bを入力すると共に、リセット信号RESETXを入力し、クロックCLK3の立ち上がり毎にアクティブレベルになるスイッチ制御信号RESETCTL3Bを生成する。スイッチ回路129は、スイッチ制御信号RESETCTL3Bに制御されてノードn12の電位を入力電圧VINの電位にリセットするものである。
立ち上がりエッジ検出回路130は、クロックCLK4の立ち上がりエッジを検出し、立ち上がりエッジ検出信号SPCLK4Bを生成するものである。本発明の第2実施形態では、スイッチ制御回路77は、立ち下がりエッジ検出信号SPCLK3の代わりに、立ち上がりエッジ検出信号SPCLK4Bを入力すると共に、リセット信号RESETXを入力し、クロックCLK4の立ち上がり毎にアクティブレベルになるスイッチ制御信号RESETCTL4Bを生成する。スイッチ回路131は、スイッチ制御信号RESETCTL4Bに制御されてノードn13の電位を入力電圧VINの電位にリセットするものである。
図13は立ち上がりエッジ検出回路128、130の構成を示す回路図である。立ち上がりエッジ検出回路128は、図6及び図7に示す立ち下がりエッジ検出回路73が設けるインバータ94を設けず、クロックCLK3をNAND回路95に与えるようにし、その他については、図6及び図7に示す立ち下がりエッジ検出回路73と同様に構成したものである。立ち上がりエッジ検出回路130は、図6及び図7に示す立ち下がりエッジ検出回路76が設けるインバータ102を設けず、クロックCLK4をNAND回路103に与えるようにし、その他については、図6及び図7に示す立ち下がりエッジ検出回路76と同様に構成したものである。
図14は立ち上がりエッジ検出回路128、130の動作を示す波形図である。(A1)はインバータ41が出力するクロックCLK3、(A2)はインバータ92の出力信号DCLK3、(A3)は排他的OR回路93の出力信号PCLK3、(A4)はインバータ96が出力する立ち上がりエッジ信号SPCLK3B、(B1)はインバータ42が出力するクロックCLK4、(B2)はインバータ100の出力信号DCLK4、(B3)は排他的OR回路101の出力信号PCLK4、(B4)はインバータ104が出力する立ち上がりエッジ検出信号SPCLK4Bを示している。
図15はスイッチ回路129、131の構成を示す回路図である。スイッチ回路129は、インバータ134と、アナログスイッチ135とを有している。インバータ134は、スイッチ制御信号RESETCTL3Bを反転するものである。アナログスイッチ135は、スイッチ制御信号RESETCTL3Bとインバータ134の出力信号にON、OFFが制御されるものであり、入力端子をノードn12に接続し、出力端子を電圧入力端子20に接続している。このアナログスイッチ135は、スイッチ制御信号RESETCTL3B=Lレベルの場合にはOFF状態、スイッチ制御信号RESETCTL3B=Hレベルの場合にはON状態となる。アナログスイッチ135の代わりに、PMOSトランジスタを使用しても良い。この場合には、インバータ134は不要である。
スイッチ回路131は、インバータ136と、アナログスイッチ137とを有している。インバータ136は、スイッチ制御信号RESETCTL4Bを反転するものである。アナログスイッチ137は、スイッチ制御信号RESETCTL4Bとインバータ136の出力信号にON、OFFが制御されるものであり、入力端子をノードn13に接続し、出力端子を電圧入力端子20に接続している。このアナログスイッチ137は、スイッチ制御信号RESETCTL4B=Lレベルの場合にはOFF状態、スイッチ制御信号RESETCTL4B=Hレベルの場合にはON状態となる。アナログスイッチ137の代わりに、PMOSトランジスタを使用しても良い。この場合には、インバータ136は不要である。
図16は本発明の第2実施形態の動作例を示す波形図である。(A)は入力電圧VIN、(B)は昇圧電圧VOUT、(C)は入力電圧低下検出回路43が出力するリセット信号RESETX、(D)はインバータ39が出力するクロックCLK1、(E)はスイッチ制御回路71が出力するスイッチ制御信号RESETCTL1、(F)はインバータ41が出力するクロックCLK3、(G)はスイッチ制御回路74が出力するスイッチ制御信号RESETCTL3B、(H)はインバータ42が出力するクロックCLK4、(I)はスイッチ制御回路77が出力するスイッチ制御信号RESETCTL4Bを示している。
本発明の第2実施形態においては、入力電圧低下検出回路43は、入力電圧VINが一定値以下に低下すると、入力電圧VINが一定値以下に低下している期間、リセット信号RESETXの電位をアクティブレベル(Lレベル)にし、それ以外の場合には、リセット信号RESETXの電位を入力電圧VINと同一にする。
立ち下がりエッジ検出回路70は、クロックCLK1の立ち下がりエッジを検出し、立ち下がりエッジ検出信号SPCLK1を生成する。立ち上がりエッジ検出回路128は、クロックCLK3の立ち上がりエッジを検出し、立ち上がりエッジ検出信号SPCLK3Bを生成する。立ち上がりエッジ検出回路130は、クロックCLK4の立ち上がりエッジを検出し、立ち上がりエッジ検出信号SPCLK4Bを生成する。
スイッチ制御回路71は、リセット信号RESETXがLレベルの期間だけ、立ち下がりエッジ検出信号SPCLK1を通過させてなるスイッチ制御信号RESETCTL1を出力する。スイッチ制御回路74は、リセット信号RESETXがLレベルの期間だけ、立ち上がりエッジ検出信号SPCLK3Bを通過させてなるスイッチ制御信号RESETCTL3Bを出力する。スイッチ制御回路77は、リセット信号RESETXがLレベルの期間だけ、立ち上がりエッジ検出信号SPCLK4Bを通過させてなるスイッチ制御信号RESETCTL4Bを出力する。
また、スイッチ回路72は、スイッチ制御信号RESETCTL1がHレベルのとき、アナログスイッチ117をON状態とし、ノードn11を接地し、ノードn11の電位を接地電位にリセットする。スイッチ回路129は、スイッチ制御信号RESETCTL3BがHレベルのとき、アナログスイッチ135をON状態とし、ノードn12を電圧入力端子20に接続し、ノードn12の電位を入力電圧VINの電位にリセットする。スイッチ回路131は、スイッチ制御信号RESETCTL4BがHレベルのとき、アナログスイッチ137をON状態とし、ノードn13を電圧入力端子20に接続し、ノードn13の電位を入力電圧VINの電位にリセットする。
以上のように、本発明の第2実施形態においては、入力電圧VINが一定値以下に低下すると、入力電圧VINが一定値以下に低下している期間、クロックCLK1がHレベルからLレベルに変化してNMOSトランジスタ21がOFF状態とされる場合に、リセット回路44は、ノードn11の電位を接地電位にリセットし、NMOSトランジスタ21がON状態になることを防ぎ、電圧入力端子20側から昇圧電圧出力端子24側に転送すべき電荷がNMOSトランジスタ21を逆流しないようにする。
また、クロックCLK3がLレベルからHレベルに変化してPMOSトランジスタ124がOFF状態とされる場合に、リセット回路126は、ノードn12の電位を入力電圧VINにリセットし、入力電圧VINが一定値以下に低下することによりオーバブーストされたノードn12の電位を引き下げ、次に、クロックCLK3がHレベルからLレベルに変化したときに、PMOSトランジスタ124がON状態になるようにし、電荷がノードn01側からノードn02側に転送されるようにする。
また、クロックCLK4がLレベルからHレベルに変化してPMOSトランジスタ125がOFF状態とされる場合に、リセット回路127は、ノードn13の電位を入力電圧VINにリセットし、入力電圧VINが一定値以下に低下することによりオーバブーストされたノードn13の電位を引き下げ、次に、クロックCLK4がHレベルからLレベルに変化したときに、PMOSトランジスタ125がON状態となるようにし、電荷がノードn02側から昇圧電圧出力端子24側に転送されるようにする。
したがって、本発明の第2実施形態によれば、1段目の電荷転送素子をNMOSトランジスタ21で構成し、2段目、3段目の電荷転送素子をPMOSトランジスタ124、125で構成する場合に、入力電圧VINが一定値以下に低下した場合であっても、昇圧能力が低下せず、安定した昇圧効率を維持することができる。
(第3実施形態)
図17は本発明の第3実施形態を示す回路図である。本発明の第3実施形態では、第2のドライバ回路140と、電源回路141とが設けられている。第2のドライバ回路140は、キャパシタ27を駆動するものであり、142は第1の電源電圧入力端子、143は第2の電源電圧入力端子、144はクロック入力端子、145はクロック出力端子である。電源回路141は、第2のドライバ回路140用のものであり、146は電源電圧出力端子である。
第2のドライバ回路140は、第1の電源電圧入力端子142を電源回路141の電源電圧出力端子146に接続し、第2の電源電圧入力端子143を電圧入力端子20に接続し、クロック入力端子144をインバータ40の出力端子に接続し、クロック出力端子145をキャパシタ27の第2の電極に接続している。この第2のドライバ回路140は、最大値を昇圧電圧VOUTと同一電圧、最小値を接地電圧とし、位相をクロックCLK2と逆相とするクロックCLK3Bを生成するものである。その他については、本発明の第2実施形態と同様に構成されている。
図18は電源回路141の構成を示す回路図である。電源回路141は、PMOSトランジスタ149、150を有している。PMOSトランジスタ149は、ソースを電圧入力端子20に接続し、ゲート及びバックゲートを昇圧電圧出力端子24に接続し、ドレインを電源電圧出力端子146に接続している。PMOSトランジスタ150は、ソース及びバックゲートを昇圧電圧出力端子24に接続し、ゲートをドレインに接続し、ドレインを電源電圧出力端子146に接続している。
このように構成された電源回路141においては、本発明の第3実施形態に入力電圧VINが投入されると、電圧入力端子20の電位は上昇するが、入力電圧VINが投入された時点では、昇圧電圧VOUTは立ち上がっていないので、PMOSトランジスタ149、150のバックゲートは、ほぼ接地電位になっている。
この結果、PMOSトランジスタ149のソース(P形領域)が接続しているNウェルとの間のPNジャンクションが順方向となり、入力電圧VINがPNジャンクションのビルトイン電圧(約0.7V)を超えると、このPNジャンクションを経由して、電圧入力端子20から昇圧電圧出力端子24に電流が流れ込む。
その後、電圧入力端子20と昇圧電圧出力端子24との差電位がPNジャンクションのビルトイン電圧まで縮むと、電圧入力端子20から昇圧電圧出力端子24への電流の流れ込みが停止する。なお、クロックCLKが入力され、ポンピングが開始されると、入力電圧VIN<昇圧電圧VOUTとなり、PMOSトランジスタ149はカットオフし、昇圧電圧出力端子24から電圧入力端子20に電流が逆流することはない。
また、本例では、PMOSトランジスタ150をダイオード接続し、電源電圧出力端子146に出力電圧として、「VOUT−|Vthp150(PMOSトランジスタ150のしきい値)|」を得るようにしている。これは、第2のドライバ回路140に供給する電源電圧として昇圧電圧VOUTまでの高電位が必要ないからである。したがって、昇圧動作を実現するだけであれば、PMOSトランジスタ150は無くても良く、昇圧電圧出力端子24を直接、電源電圧出力端子146に接続しても良い。
このように、本発明の第3実施形態では、第2のドライバ回路140用の電源回路141を設けているが、この電源回路140は、入力電圧VINを投入すると、クロックCLKの入力前に、即ち、キャパシタ25〜29を駆動してポンピング動作が開始される前に、予め、昇圧電圧VOUTを入力電圧VINよりは低いが、ある程度まで立ち上がらせることができる構成とされている。
図19は第2のドライバ回路140の構成を示す回路図である。図19中、154はレベルシフタ、155はインバータからなる反転バッファである。また、レベルシフタ154において、156はインバータであり、157は入力端子、158はPMOSトランジスタ、159はNMOSトランジスタ、160は出力端子である。
インバータ156は、入力端子157をクロック入力端子144に接続している。PMOSトランジスタ158は、ソース及びバックゲートを第2の電源電圧入力端子143に接続し、ゲートをインバータ156の入力端子157に接続し、ドレインをインバータ156の出力端子160に接続している。NMOSトランジスタ159は、ソース及びバックゲートを接地し、ゲートをインバータ156の入力端子157に接続し、ドレインをインバータ156の出力端子160に接続している。
161は差動アンプであり、162、163はPMOSトランジスタ、164、165はNMOSトランジスタである。PMOSトランジスタ162は、ソース及びバックゲートを第1の電源電圧入力端子142に接続し、ゲートをPMOSトランジスタ163のドレインに接続し、ドレインをNMOSトランジスタ164のドレインに接続している。PMOSトランジスタ163は、ソース及びバックゲートを第1の電源電圧入力端子142に接続し、ゲートをPMOSトランジスタ162のドレインに接続し、ドレインを差動アンプ161の出力端子166に接続している。
NMOSトランジスタ164は、ゲートを差動アンプ161の第2の入力端子としてインバータ156の出力端子160に接続し、ソース及びバックゲートを接地している。NMOSトランジスタ165は、ドレインを差動アンプ161の出力端子166に接続し、ゲートを差動アンプ161の第1の入力端子としてクロック入力端子144に接続し、ソース及びバックゲートを接地している。
167はインバータであり、168は入力端子、169はPMOSトランジスタ、170はNMOSトランジスタ、171は出力端子である。インバータ167は、入力端子168を差動アンプ161の出力端子166に接続している。PMOSトランジスタ169は、ソース及びバックゲートを第1の電源電圧入力端子142に接続し、ゲートをインバータ167の入力端子168に接続し、ドレインをインバータ167の出力端子171に接続している。NMOSトランジスタ170は、ソース及びバックゲートを接地し、ゲートをインバータ167の入力端子168に接続し、ドレインをインバータ167の出力端子171に接続している。
反転バッファ155において、172は入力端子、173はPMOSトランジスタ、174はNMOSトランジスタ、175は出力端子である。反転バッファ155は、入力端子172をインバータ167の出力端子171に接続し、出力端子175をクロック出力端子145に接続している。
PMOSトランジスタ173は、ソース及びバックゲートを第1の電源電圧入力端子142に接続し、ゲートを反転バッファ155の入力端子172に接続し、ドレインを反転バッファ155の出力端子175に接続している。NMOSトランジスタ174は、ソース及びバックゲートを接地し、ゲートを反転バッファ155の入力端子172に接続し、ドレインを反転バッファ155の出力端子175に接続している。
本発明の第3実施形態においては、第2のドライバ回路140用の電源回路141を設け、その出力電圧(VOUT−|Vthp150|)を第2のドライバ回路140に供給するようにしているので、第2のドライバ回路140として、通常のレベルシフタを使用することができる。
また、本発明の第3実施形態においては、入力電圧VINが一定値以下に低下すると、入力電圧VINが一定値以下に低下している期間、クロックCLK1がHレベルからLレベルに変化してNMOSトランジスタ21がOFF状態とされる場合に、リセット回路44は、ノードn11の電位を接地電位にリセットし、NMOSトランジスタ21がON状態になることを防ぎ、電圧入力端子20側から昇圧電圧出力端子24側に転送すべき電荷がNMOSトランジスタ21を逆流しないようにする。
また、クロックCLK3BがLレベルからHレベルに変化してPMOSトランジスタ124がOFF状態とされる場合に、リセット回路126は、ノードn12の電位を入力電圧VINにリセットし、入力電圧VINが一定値以下に低下することによりオーバブーストされたノードn12の電位を引き下げ、次に、クロックCLK3BがHレベルからLレベルに変化したときに、PMOSトランジスタ124がON状態になるようにし、電荷がノードn01側からノードn02側に転送されるようにする。
また、クロックCLK4がLレベルからHレベルに変化してPMOSトランジスタ125がOFF状態とされる場合に、リセット回路127は、ノードn13の電位を入力電圧VINにリセットし、入力電圧VINが一定値以下に低下することによりオーバブーストされたノードn13の電位を引き下げ、次に、クロックCLK4がHレベルからLレベルに変化したときに、PMOSトランジスタ125がON状態となるようにし、電荷がノードn02側から昇圧電圧出力端子24側に転送されるようにする。
したがって、本発明の第3実施形態によれば、1段目の電荷転送素子をNMOSトランジスタ21で構成し、2段目、3段目の電荷転送素子をPMOSトランジスタ124、125で構成する場合に、入力電圧VINが一定値以下に低下した場合であっても、昇圧能力が低下せず、安定した昇圧効率を維持することができる。
(第4実施形態)
図20は本発明の第4実施形態の要部を示す回路図である。本発明の第4実施形態では、本発明の第1実施形態が設ける立ち下がりエッジ検出回路73、スイッチ制御回路74、立ち下がりエッジ検出回路76及びスイッチ制御回路77が設けられておらず、この代わりに、遅延回路177、178が設けられている。
本発明の第4実施形態では、スイッチ制御信号RESETCTL1が遅延回路177に与えられ、この遅延回路177の出力信号がスイッチ制御信号RESETCTL2として、スイッチ回路75に与えられる。また、スイッチ制御信号RESETCTL1が遅延回路178に与えられ、この遅延回路178の出力信号がスイッチ制御信号RESETCTL3として、スイッチ回路78に与えられる。
遅延回路177の遅延時間は、本発明の第1実施形態の場合と同一タイミングのスイッチ制御信号RESETCTL2が得られる時間とされる。遅延回路178の遅延時間は、本発明の第1実施形態の場合と同一タイミングのスイッチ制御信号RESETCTL3が得られる時間とされる。
本発明の第4実施形態では、立ち下がりエッジ検出回路70と、スイッチ制御回路71と、遅延回路177と、スイッチ回路75とで、ノードn12用のリセット回路が構成されている。また、立ち下がりエッジ検出回路70と、スイッチ制御回路71と、遅延回路178と、スイッチ回路78とで、ノードn13用のリセット回路が構成されている。
本発明の第4実施形態においても、本発明の第1実施形態と同様に、入力電圧VINが一定値以下に低下すると、入力電圧VINが一定値以下に低下している期間、クロックCLK1がHレベルからLレベルに変化してNMOSトランジスタ21がOFF状態とされる場合に、リセット回路44は、ノードn11の電位を接地電位にリセットし、NMOSトランジスタ21がON状態になることを防ぎ、電圧入力端子20側から昇圧電圧出力端子24側に転送すべき電荷がNMOSトランジスタ21を逆流しないようにする。
また、クロックCLK2がHレベルからLレベルに変化してNMOSトランジスタ22がOFF状態とされる場合に、スイッチ回路75は、ノードn12の電位を接地電位にリセットし、NMOSトランジスタ22がON状態になることを防ぎ、電圧入力端子20側から昇圧電圧出力端子24側に転送すべき電荷がNMOSトランジスタ22を逆流しないようにする。
また、クロックCLK3がHレベルからLレベルに変化してNMOSトランジスタ23がOFF状態とされる場合に、スイッチ回路78は、ノードn13の電位を接地電位にリセットし、NMOSトランジスタ23がON状態になることを防ぎ、NMOSトランジスタ23を電荷が逆流しないようにする。
したがって、本発明の第4実施形態によれば、1段目、2段目及び3段目の電荷転送素子をNMOSトランジスタ21、22、23で構成する場合に、入力電圧VINが一定値以下に低下した場合であっても、昇圧能力が低下せず、安定した昇圧効率を維持することができる。
(第5実施形態)
図21は本発明の第5実施形態の要部を示す回路図である。本発明の第5実施形態では、本発明の第1実施形態が設ける立ち下がりエッジ検出回路73、スイッチ制御回路74、立ち下がりエッジ検出回路76及びスイッチ制御回路77が設けられておらず、この代わりに、遅延回路179、180が設けられている。
本発明の第5実施形態では、スイッチ制御信号RESETCTL1が遅延回路179に与えられ、この遅延回路179の出力信号がスイッチ制御信号RESETCTL2として、スイッチ回路75に与えられる。また、遅延回路179が出力するスイッチ制御信号RESETCTL2が遅延回路180に与えられ、この遅延回路180の出力信号がスイッチ制御信号RESETCTL3として、スイッチ回路78に与えられる。
遅延回路179の遅延時間は、本発明の第1実施形態の場合と同一タイミングのスイッチ制御信号RESETCTL2が得られる時間とされる。遅延回路180の遅延時間は、本発明の第1実施形態の場合と同一タイミングのスイッチ制御信号RESETCTL2が得られる時間とされる。
本発明の第5実施形態では、立ち下がりエッジ検出回路70と、スイッチ制御回路71と、遅延回路179と、スイッチ回路75とで、ノードn12用のリセット回路が構成されている。また、立ち下がりエッジ検出回路70と、スイッチ制御回路71と、遅延回路179、180と、スイッチ回路78とで、ノードn13用のリセット回路が構成されている。
本発明の第5実施形態においても、本発明の第1実施形態と同様に、入力電圧VINが一定値以下に低下すると、入力電圧VINが一定値以下に低下している期間、クロックCLK1がHレベルからLレベルに変化してNMOSトランジスタ21がOFF状態とされる場合に、リセット回路44は、ノードn11の電位を接地電位にリセットし、NMOSトランジスタ21がON状態になることを防ぎ、電圧入力端子20側から昇圧電圧出力端子24側に転送すべき電荷がNMOSトランジスタ21を逆流しないようにする。
また、クロックCLK2がHレベルからLレベルに変化してNMOSトランジスタ22がOFF状態とされる場合に、スイッチ回路75は、ノードn12の電位を接地電位にリセットし、NMOSトランジスタ22がON状態になることを防ぎ、電圧入力端子20側から昇圧電圧出力端子24側に転送すべき電荷がNMOSトランジスタ22を逆流しないようにする。
また、クロックCLK3がHレベルからLレベルに変化してNMOSトランジスタ23がOFF状態とされる場合に、スイッチ回路78は、ノードn13の電位を接地電位にリセットし、NMOSトランジスタ23がON状態になることを防ぎ、電圧入力端子20側から昇圧電圧出力端子24側に転送すべき電荷がNMOSトランジスタ23を逆流しないようにする。
したがって、本発明の第5実施形態によれば、1段目、2段目及び3段目の電荷転送素子をNMOSトランジスタ21、22、23で構成する場合に、入力電圧VINが一定値以下に低下した場合であっても、昇圧能力が低下せず、安定した昇圧効率を維持することができる。
(第6実施形態)
図22は本発明の第6実施形態の要部を示す回路図である。本発明の第6実施形態では、本発明の第2実施形態が設ける立ち上がりエッジ検出回路130及びスイッチ制御回路77が設けられておらず、この代わりに、遅延回路181が設けられている。
本発明の第6実施形態では、スイッチ制御信号RESETCTL3Bが遅延回路181に与えられ、この遅延回路181の出力信号がスイッチ制御信号RESETCTL4Bとしてスイッチ回路131に与えられる。遅延回路181の遅延時間は、本発明の第2実施形態の場合と同一タイミングのスイッチ制御信号RESETCTL3Bが得られる時間とされる。また、立ち上がりエッジ検出回路128と、スイッチ制御回路74と、遅延回路181と、スイッチ回路131とで、ノードn13用のリセット回路が構成されている。
本発明の第6実施形態においても、本発明の第2実施形態と同様に、入力電圧VINが一定値以下に低下すると、入力電圧VINが一定値以下に低下している期間、クロックCLK1がHレベルからLレベルに変化してNMOSトランジスタ21がOFF状態とされる場合に、リセット回路44は、ノードn11の電位を接地電位にリセットし、NMOSトランジスタ21がON状態になることを防ぎ、電圧入力端子20側から昇圧電圧出力端子24側に転送すべき電荷がNMOSトランジスタ21を逆流しないようにする。
また、クロックCLK3がLレベルからHレベルに変化してPMOSトランジスタ124がOFF状態とされる場合に、リセット回路126は、ノードn12の電位を入力電圧VINにリセットし、入力電圧VINが一定値以下に低下することによりオーバブーストされたノードn12の電位を引き下げ、次に、クロックCLK3がHレベルからLレベルに変化したときに、PMOSトランジスタ124がON状態になるようにし、電荷がノードn01側からノードn02側に転送されるようにする。
また、クロックCLK4がLレベルからHレベルに変化してPMOSトランジスタ125がOFF状態とされる場合に、スイッチ回路131は、ノードn13の電位を入力電圧VINにリセットし、入力電圧VINが一定値以下に低下することによりオーバブーストされたノードn13の電位を引き下げ、次に、クロックCLK4がHレベルからLレベルに変化したときに、PMOSトランジスタ125がON状態となるようにし、電荷がノードn02側から昇圧電圧出力端子24側に転送されるようにする。
したがって、本発明の第6実施形態によれば、1段目の電荷転送素子をNMOSトランジスタ21で構成し、2段目、3段目の電荷転送素子をPMOSトランジスタ124、125で構成する場合に、入力電圧VINが一定値以下に低下した場合であっても、昇圧能力が低下せず、安定した昇圧効率を維持することができる。
なお、本発明の第3実施形態においても、本発明の第3実施形態が設ける立ち上がりエッジ検出回路130及びスイッチ制御回路77を設けず、この代わりに、本発明の第6実施形態と同様に、遅延回路181を設けるようにしても良い。