KR101437201B1 - 승압 회로 - Google Patents

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Abstract

(과제) 승압 회로에 접속되는 주변 회로의 오동작을 방지하는 승압 회로를 제공한다.
(해결 수단) 승압부가 승압 동작을 정지시켰을 때에, 제 1 출력 단자의 전압을 방전하는 제 1 디스차지 회로와, 제 2 출력 단자의 전압을 디스차지하는 제 2 디스차지 회로를 구비하고, 제 2 디스차지 회로는, 제 2 출력 단자의 전압과 제 1 출력 단자의 전압의 차의 전압이 소정 전압 이하일 때, 제 1 출력 단자의 전위로 방전하는 것을 특징으로 하는 승압 회로로 하였다.

Description

승압 회로{BOOSTING CIRCUIT}
본 발명은, 전압이 다른 2 종류의 승압 전압을 출력하는 승압 회로에 관한 것으로, 보다 상세하게는, 승압 동작을 정지시켰을 때에, 승압 전압을 디스차지하는 디스차지 회로를 구비한 승압 회로에 관한 것이다.
반도체 장치에서는, 전원 전압보다 높은 승압 전압을 승압 단자로부터 출력하는 승압 회로가 사용되는 경우가 있다. 예를 들어, 불휘발성 반도체 기억 장치에 있어서, 메모리 셀 트랜지스터의 기입이나 소거에 승압 전압이 사용된다. 이 경우, 2 종류의 승압 전압이 사용되고, 도 3 에 도시된 바와 같이 2 개의 승압 회로가 탑재된다.
승압 회로 (80) 에 있어서, 승압부 (81) 는, 전원 전압 (VDD) 을 승압하여 제 1 승압 전압 (VPPL) 을 주변 회로 (도시 생략) 에 출력한다. 승압 동작 정지시에, 디스차지 회로 (82) 가 온이 되어, 제 1 승압 전압 (VPPL) 은 전원 전압 (VDD) 으로 디스차지된다. 또, 승압 회로 (90) 에 있어서, 승압부 (91) 는, 전원 전압 (VDD) 을 승압하여, 제 1 승압 전압 (VPPL) 보다 높은 제 2 승압 전압 (VPPH) 을 주변 회로에 출력한다. 승압 동작 정지시에, 디스차지 회로 (92) 가 온이 되어, 제 2 승압 전압 (VPPH) 은 전원 전압 (VDD) 으로 디스차지된다 (예를 들어, 특허문헌 1 참조).
일본공개특허공보2005-293697호
종래의 기술에서는 각 승압 전압이 각 디스차지 회로에 의해 별도로 디스차지되므로, 제 2 승압 전압 (VPPH) 이 항상 제 1 승압 전압 (VPPL) 이상으로 되는 상태는 보증되지 않는다. 요컨대, 각 승압 전압의 디스차지에 의해, 제 1 승압 전압 (VPPL) 이 제 2 승압 전압 (VPPH) 보다 높아질 가능성이 있다. 여기서, 양방의 승압 회로에 접속되는 주변 회로에서, 예를 들어 소스 및 백 게이트에 제 2 승압 전압 (VPPH) 이 인가되고 드레인에 제 1 승압 전압 (VPPL) 이 인가되는 PM0S 트랜지스터 (도시 생략) 가 사용된 경우를 생각한다. 그러면, 전술한 PMOS 트랜지스터에 있어서, 드레인 전압이 소스 및 백 게이트 전압보다 높아지고, 드레인·백 게이트 사이의 기생 다이오드에 전류가 흘러, 전술한 PM0S 트랜지스터에 관계하는 CM0S 트랜지스터 회로가 래치업될 가능성 등이 있어, 주변 회로가 오동작할 가능성이 있다.
본 발명은, 상기 과제를 감안하여 이루어진 것으로, 승압 회로에 접속되는 주변 회로를 오동작시키지 않는 승압 회로를 제공한다.
본 발명은, 상기 과제를 해결하기 위해서, 승압부가 승압 동작을 정지시켰을 때에, 제 1 출력 단자의 전압을 방전하는 제 1 디스차지 회로와, 제 2 출력 단자의 전압을 디스차지하는 제 2 디스차지 회로를 구비하고, 제 2 디스차지 회로는, 제 2 출력 단자의 전압과 제 1 출력 단자의 전압의 차의 전압이 소정 전압 이하일 때, 제 1 출력 단자의 전위로 방전하는 것을 특징으로 하는 승압 회로를 제공한다.
본 발명에서는, 승압 동작 정지시에, 제 2 출력 단자의 전압과 제 1 출력 단자의 전압의 차의 전압이 소정 전압 이하로 되면, 제 2 출력 단자의 전압이 제 1 출력 단자의 전위로 방전되므로, 제 1 출력 단자의 전압이 제 2 출력 단자의 전압 이상으로 되는 경우는 없다. 따라서, 주변 회로의 오동작을 방지할 수 있다.
도 1 은 본 발명의 디스차지 회로를 구비한 승압 회로를 도시하는 회로도이다.
도 2 는 본 발명의 디스차지 회로를 구비한 승압 회로의 동작을 설명하기 위한 타임 차트이다.
도 3 은 종래의 디스차지 회로를 구비한 승압 회로를 도시하는 회로도이다.
발명을 실시하기 위한 형태
이하, 본 발명의 실시형태를, 도면을 참조하여 설명한다.
먼저, 본 발명의 승압 회로의 구성에 대해 설명한다. 도 1 은, 본 발명의 디스차지 회로를 구비한 승압 회로를 도시하는 회로도이다.
승압 회로 (1) 는, 승압부 (10), 승압부 (20), 디스차지 회로 (30) 및 디스차지 회로 (40) 를 구비한다. 디스차지 회로 (30) 는, 디프레션형의 NMOS 트랜지스터 (31), 인핸스먼트형의 PMOS 트랜지스터 (32) 및 NMOS 트랜지스터 (33) 를 구비한다. 디스차지 회로 (40) 는, 레벨 시프터 (41) 및 인핸스먼트형의 PMOS 트랜지스터 (42) 를 구비한다.
승압 회로 (1) 의 제 1 출력 단자 (3) 는, 승압부 (10) 의 승압 전압 출력 단자에 접속되어, 주변 회로 (2) 에 제 1 승압 전압 (VPPL) 을 출력한다. 승압 회로 (1) 의 제 2 출력 단자 (4) 는, 승압부 (20) 의 승압 전압 출력 단자에 접속되어, 주변 회로 (2) 에 제 2 승압 전압 (VPPH) 을 출력한다. 승압 회로 (1) 의 제어 단자인 이네이블 단자 (5) 는, 승압부 (10), 승압부 (20), 디스차지 회로 (30) 및 디스차지 회로 (40) 각각의 이네이블 단자에 접속된다.
디스차지 회로 (30) 에 있어서, NMOS 트랜지스터 (31) 의 게이트는 이네이블 단자 (5) 에 접속되고, 소스는 제 1 출력 단자 (3) 에 접속되고, 드레인은 제 2 출력 단자 (4) 에 접속되고, 백 게이트는 접지 단자 (VSS) 에 접속된다. PMOS 트랜지스터 (32) 의 게이트는 제 1 출력 단자 (3) 에 접속되고, 소스 및 백 게이트는 제 2 출력 단자 (4) 에 접속되고, 드레인은 NMOS 트랜지스터 (33) 의 드레인에 접속된다. NMOS 트랜지스터 (33) 의 게이트는 이네이블 단자 (5) 에 접속되고, 소스 및 백 게이트는 접지 단자 (VSS) 에 접속된다.
디스차지 회로 (40) 에 있어서, 레벨 시프터 (41) 의 입력 단자는 이네이블 단자 (5) 에 접속되고, 출력 단자는 PMOS 트랜지스터 (42) 의 게이트에 접속된다. PMOS 트랜지스터 (42) 의 소스 및 백 게이트는 제 1 출력 단자 (3) 에 접속되고, 드레인은 전원 단자 (VDD) 에 접속된다.
승압부 (10) 는, 제 1 승압 전압 (VPPL) 을 출력한다. 승압부 (20) 는, 제 2 승압 전압 (VPPH) 을 출력한다. 디스차지 회로 (40) 는, 제 1 출력 단자 (3) 의 제 1 승압 전압 (VPPL) 을 디스차지한다. 디스차지 회로 (30) 는, 제 2 출력 단자 (4) 의 제 2 승압 전압 (VPPH) 을 디스차지한다.
NMOS 트랜지스터 (31) 는, 임계값 전압 (-Vtnd) 을 갖는다. PMOS 트랜지스터 (32) 및 PMOS 트랜지스터 (42) 는, 임계값 전압 (-Vtp) 을 갖는다. NMOS 트랜지스터 (33) 는, 임계값 전압 (Vtn) 을 갖는다.
승압 동작 정지시에 있어서, PMOS 트랜지스터 (42) 는 온이 되어 제 1 승압 전압 (VPPL) 을 디스차지하는 디스차지 경로를 도통시킨다. 레벨 시프터 (41) 는, PMOS 트랜지스터 (42) 가 상기 동작을 하도록, 이네이블 단자 전압 (EN) 을 변환하여 출력한다.
승압 동작 정지시에 있어서, NMOS 트랜지스터 (33) 는 온이 되어 제 2 승압 전압 (VPPH) 을 접지 전압 (VSS) 으로 디스차지하는 디스차지 경로를 도통시킨다. 제 1 승압 전압 (VPPL) 이 다른 회로에 의해 디스차지되어 소정 전압 이하로 되면, NMOS 트랜지스터 (31) 는 온이 된다. NMOS 트랜지스터 (31) 가 온이 되어 있어 제 2 승압 전압 (VPPH) 이 제 1 승압 전압 (VPPL) 과 임계값 전압의 절대값 (Vtp) 의 합계 전압 (VPPL+Vtp) 이하로 되면, PMOS 트랜지스터 (32) 는 오프가 되어 디스차지 경로를 비도통으로 한다.
다음으로, 승압 회로의 동작에 대해 설명한다. 도 2 는, 승압 회로의 동작을 설명하기 위한 타임 차트이다.
승압 회로 (1) 가 승압 동작하고 있는 t0
Figure 112010010576138-pat00001
t < t1 의 기간에 있어서, 이네이블 단자 전압 (EN) 은 로우가 되도록 제어된다.
승압부 (10) 및 승압부 (20) 가 승압 동작하여, 승압부 (10) 는 전원 전압 (VDD) 을 승압하여 제 1 승압 전압 (VPPL) 을 출력하고, 승압부 (20) 는 전원 전압 (VDD) 을 승압하여 제 1 승압 전압 (VPPL) 보다 높은 제 2 승압 전압 (VPPH) 을 출력한다. 여기서, 제 1 승압 전압 (VPPL) 및 제 2 승압 전압 (VPPH) 은 원하는 전압으로 되어 있다. 레벨 시프터 (41) 의 출력 전압은, 전원 전압 (VDD) 으로부터 제 1 승압 전압 (VPPL) 으로 레벨 시프트된 하이로 되어 있어, PMOS 트랜지스터 (42) 는 오프가 되어 있다.
이네이블 단자 전압 (EN) 이 로우로 되어 있으므로, NMOS 트랜지스터 (31) 및 NMOS 트랜지스터 (33) 도 오프가 되어 있다. 또, 전압 (VPPH-VPPL) 은 PMOS 트랜지스터 (32) 의 임계값 전압의 절대값 (Vtp) 이상으로 되어 있으므로, PMOS 트랜지스터 (32) 는 온이 되어 있다.
다음으로, t = t1 에 있어서, 이네이블 단자 전압 (EN) 은 하이가 되도록 제어된다.
승압부 (10) 및 승압부 (20) 는 승압 동작을 정지시킨다. 레벨 시프터 (41) 의 출력 전압은 로우가 되고, PMOS 트랜지스터 (42) 는 온이 되어, 승압부 (10) 의 승압 전압 출력 단자가 전원 단자 (VDD) 에 접속된다. 승압부 (10) 의 승압 전압 출력 단자는 디스차지되기 시작하여, 제 1 승압 전압 (VPPL) 이 낮아지기 시작한다. 또, 이네이블 단자 전압 (EN) 이 하이로 되므로, NMOS 트랜지스터 (33) 도 온이 된다. 이 때, 상기와 같이, NMOS 트랜지스터 (31) 는 오프가 된 상태이고, PMOS 트랜지스터 (32) 는 온이 된 상태이므로, 승압부 (20) 의 승압 전압 출력 단자와 접지 단자 (VSS) 가 접속되어, 승압부 (20) 의 승압 전압 출력 단자는 디스차지되기 시작하고, 제 2 승압 전압 (VPPH) 이 낮아지기 시작한다. 여기서, 전압 (VPPH-VPPL) 도 낮아지기 시작한다. 여기서, 제 2 승압 전압 (VPPH) 의 디스차지 경로는, 승압부 (20) 의 승압 전압 출력 단자와 접지 단자 (VSS) 사이의 PMOS 트랜지스터 (32) 및 NMOS 트랜지스터 (33) 를 통하는 경로이다.
t = t2 에 있어서, 제 1 승압 전압 (VPPL) 이 낮아져 전압 (VDD+Vtnd) 이하가 되면, NMOS 트랜지스터 (31) 의 게이트·소스간 전압이 임계값 전압 (-Vtnd) 이상으로 되므로, NMOS 트랜지스터 (31) 가 온이 된다. 여기서, 제 2 승압 전압 (VPPH) 의 디스차지 경로는, 승압부 (20) 의 승압 전압 출력 단자와 접지 단자 (VSS) 사이의 PMOS 트랜지스터 (32) 및 NMOS 트랜지스터 (33) 를 통하는 경로, 및 승압부 (20) 의 승압 전압 출력 단자와 전원 단자 (VDD) 사이의 NMOS 트랜지스터 (31) 및 PMOS 트랜지스터 (42) 를 통하는 경로의 양방이 된다.
t = t3 에 있어서, 제 2 승압 전압 (VPPH) 이 낮아져 전압 (VPPL+Vtp) 이하가 된다. 요컨대, 전압 (VPPH-VPPL) 이, PMOS 트랜지스터 (32) 의 임계값 전압의 절대값 (Vtp) 이하로 되면, PMOS 트랜지스터 (32) 는 오프가 된다. 여기서, 제 2 승압 전압 (VPPH) 의 디스차지 경로는, 승압부 (20) 의 승압 전압 출력 단자와 전원 단자 (VDD) 사이의 NMOS 트랜지스터 (31) 및 PMOS 트랜지스터 (42) 를 통하는 경로가 된다.
t = t4 에 있어서, 제 1 승압 전압 (VPPL) 및 제 2 승압 전압 (VPPH) 은 낮아져, 모두 전원 전압 (VDD) 이 된다. 즉, 전압 (VPPH-VPPL) 은 0V 가 된다.
이상 서술한 바와 같이, 제 2 승압 전압 (VPPH) 은 PMOS 트랜지스터 (32) 를 경유하여 VSS 에 디스차지되는 경로와, NMOS 트랜지스터 (31) 를 경유하여 VDD 에 디스차지되는 경로를 갖는데, VPPH 가 전압 (VPPL+Vtp) 보다 낮아지면 PMOS 트랜지스터 (32) 는 오프가 되므로, PMOS 트랜지스터 (32) 를 경유하여 VSS 에 디스차지되는 경로는 비도통으로 된다. 또, 제 1 승압 전압 (VPPL) 이 낮아져 전압 (VDD+Vtnd) 이하로 되면, NMOS 트랜지스터 (31) 를 경유하여 VDD 에 디스차지되는 경로가 도통되지만, VPPH 는 VPPL 을 경유하여 VDD 에 접속된다. 따라서, 제 2 승압 전압 (VPPH) 이 항상 제 1 승압 전압 (VPPL) 이상으로 되는 상태가 보증된다. 그 결과, 소스 및 백 게이트에 제 2 승압 전압 (VPPH) 이 인가되고 드레인에 제 1 승압 전압 (VPPL) 이 인가되는 PM0S 트랜지스터 (도시 생략) 에 있어서, 드레인 전압이 항상 소스 및 백 게이트 전압 이하로 되므로, 드레인·백 게이트 사이의 기생 다이오드가 전류를 흐르게 하지 않아, 이 PM0S 트랜지스터를 갖는 주변 회로가 오동작하지 않는다.
또한, 도 1 에서는, 2 종류의 승압 전압을 출력하는 회로로서 승압부가 2 개 형성되어 있는데, 승압부가 1 개여도 된다. 이 경우, 예를 들어 승압부는 4 단 (段) 의 승압 셀로 이루어지는 차지 펌프 회로로, 제 1 승압 전압 (VPPL) 은 2 단째의 승압 셀의 출력 전압이고, 제 2 승압 전압 (VPPH) 은 4 단째의 승압 셀의 출력 전압이다.
또, NMOS 트랜지스터 (31) 의 임계값 전압을 조정함으로써, 승압 동작 정지시에 NMOS 트랜지스터 (31) 가 온이 되는 타이밍을 조정할 수 있다.
또, PMOS 트랜지스터 (32) 의 임계값 전압을 조정함으로써, 승압 동작 정지시에 PMOS 트랜지스터 (32) 가 오프가 되는 타이밍을 조정할 수 있다.
1 승압 회로
2 주변 회로
10, 20 승압부
30, 40 디스차지 회로
41 레벨 시프터

Claims (5)

  1. 입력된 전원 전압을 승압하여 출력하는 승압 회로로서,
    제 1 승압 전압과, 상기 제 1 승압 전압보다 높은 제 2 승압 전압을 출력하는 승압부와,
    상기 제 1 승압 전압을 출력하는 제 1 출력 단자와,
    상기 제 2 승압 전압을 출력하는 제 2 출력 단자와,
    상기 승압부가 승압 동작을 정지한 후에, 상기 제 1 출력 단자의 전압을 방전하는 제 1 디스차지 회로와,
    상기 승압부가 승압 동작을 정지한 후에, 상기 제 2 출력 단자의 전압을 방전하는 제 2 디스차지 회로를 구비하고,
    상기 제 2 디스차지 회로는, 상기 제 2 출력 단자의 전압과 상기 제 1 출력 단자의 전압의 차의 전압이 소정 전압 이하일 때, 상기 제 1 출력 단자의 전위로 방전하는 것을 특징으로 하는 승압 회로.
  2. 제 1 항에 있어서,
    상기 승압 회로는, 추가로 제어 신호가 입력되는 제어 단자를 구비하고,
    상기 제 2 디스차지 회로는,
    소스가 상기 제 1 출력 단자에 접속되고, 드레인이 상기 제 2 출력 단자에 접속되고, 게이트가 상기 제어 단자에 접속된 제 1 트랜지스터와,
    소스가 상기 제 2 출력 단자에 접속되고, 게이트가 상기 제 1 출력 단자에 접속된 제 2 트랜지스터와,
    소스가 소정 전위에 접속되고, 드레인이 상기 제 2 트랜지스터의 드레인과 접속되고, 게이트가 상기 제어 단자에 접속된 제 3 트랜지스터를 구비하고,
    상기 소정 전압이, 상기 제 2 트랜지스터의 임계값 전압의 절대값인 것을 특징으로 하는 승압 회로.
  3. 제 2 항에 있어서,
    상기 제 1 트랜지스터는 디프레션형 MOS 트랜지스터인, 승압 회로.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 소정 전위는, 접지 전위인 것을 특징으로 하는 승압 회로.
  5. 삭제
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