TWI514772B - 昇壓電路 - Google Patents

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TWI514772B TW099103653A TW99103653A TWI514772B TW I514772 B TWI514772 B TW I514772B TW 099103653 A TW099103653 A TW 099103653A TW 99103653 A TW99103653 A TW 99103653A TW I514772 B TWI514772 B TW I514772B
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Description

昇壓電路
本發明係關於輸出電壓不同之兩種類昇壓電壓的昇壓電路，更詳細而言，係關於具備有於停止昇壓動作之時，使昇壓電壓放電之放電電路的昇壓電路。
在半導體裝置中，有使用自昇壓端子輸出較電源電壓高之昇壓電壓的昇壓電路之情形。例如，在非揮發性半導體記憶裝置中，於記憶體單元電晶體之寫入或消去使用昇壓電壓。此時，使用兩種類之昇壓電壓，如第3圖所示般，搭載兩個昇壓電路。
在昇壓電路80中，昇壓部81使電源電壓VDD昇壓而將第一昇壓電壓VPPL輸出至週邊電路(無圖示)。於停止昇壓動作時，放電電路82接通，第一昇壓電壓VPPL則被放電至電源電壓VDD。再者，在昇壓電路90中，昇壓部91使電源電壓VDD昇壓而將高於第一昇壓電壓VPPL之第二昇壓電壓VPPH輸出至週邊電路。於停止昇壓動作時，放電電路92接通，第二昇壓電壓VPPH則被放電至電源電壓VDD(例如，參照專利文獻1)。
[先行技術文獻] [專利文獻]
[專利文獻1]日本特開2005-293697號公報
在以往之技術中，因各昇壓電壓藉由各放電電路個別被放電，故不保證第二昇壓電壓VPPH常成為第一昇壓電壓VPPL以上之狀態。即是，藉由各昇壓電壓之放電，第一昇壓電壓VPPL有可能高於第二昇壓電壓VPPH。在此，在連接於雙方之昇壓電路之週邊電路中，考慮使用例如對源極及背閘極施加第二昇壓電壓VPPH，對汲極施加第一昇壓電壓VPPL之PMOS電晶體(無圖示)之情形。如此一來，在上述PMOS電晶體中，汲極電壓可能高於源極及背閘極電壓，在汲極、背閘極間之寄生二極體流通電流，與上述PMOS電晶體有關之CMOS電晶體電路可能鎖定，週邊動作可能執行錯誤動作。
本發明係鑑於上述課題而研究出，提供不使連接於昇壓電路之週邊電路執行錯誤動作之昇壓電路。
本發明為了解決上述課題，提供一種昇壓電路，具備：於昇壓部停止昇壓動作時，使第一輸出端子之電壓放電之第一放電電路；和使第二輸出端子之電壓放電之第二放電電路，第二放電電路係當第二輸出端子之電壓和第一輸出端子之電壓之差之電壓為特定電壓以下之時，放電至第一輸出端子之電位。
在本發明中，於昇壓動作停止時，當第二輸出端子之電壓和第一輸出端子之電壓之差的電壓成為特定電壓以下時，因第二輸出端子之電壓被放電至第一輸出端子之電位，故第一輸出端子之電壓不會成為第二輸出端子之電壓以上。因此，可以防止週邊電路之錯誤動作。
以下，參照圖面說明本發明之實施型態。
首先，針對本發明之昇壓電路之構成予以說明。第1圖為表示具備有本發明之放電電路之昇壓電路的電路圖。
昇壓電路1具備昇壓部10、昇壓部20、放電電路30及放電電路40。放電電路30具備空乏型之NMOS電晶體31、增強型之PMOS電晶體32及NMOS電晶體33。放電電路40具備位準偏移器41及增強型之PMOS電晶體42。
昇壓電路1之第1輸出端子3係連接於昇壓部10之昇壓電壓輸出端子，將第一昇壓電壓VPPL輸出至週邊電路2。昇壓電路1之第2輸出端子4係連接於昇壓部20之昇壓電壓輸出端子，將第二昇壓電壓VPPH輸出至週邊電路2。屬於昇壓電路1之控制端子之賦能端子5係連接於昇壓部10和昇壓部20和放電電路30和放電電路40之各個之賦能端子。
在放電電路30中，NMOS電晶體31之閘極連接於賦能端子5，源極連接於第1輸出端子3，汲極連接於第2輸出端子4，背閘極連接於接地端子VSS。PMOS電晶體32之閘極係連接於第1輸出端子3，源極及背閘極係連接於第2輸出端子4，汲極係連接於NMOS電晶體33之汲極。NMOS電晶體33之閘極係連接於賦能端子5，源極及背閘極連接於接地端子VSS。
在放電電路40中，位準偏移器41之輸入端子連接於賦能端子5，輸出端子連接於PMOS電晶體42之閘極。PMOS電晶體42之源極及背閘極連接於第一輸出端子3，汲極連接於電源端子VDD。
昇壓部10輸出第一昇壓電壓VPPL。昇壓部20輸出第二昇壓電壓VPPH。放電電路40係使第一輸出端子3之第一昇壓電壓VPPL放電。放電電路30係使第二輸出端子4之第二昇壓電壓VPPH放電。
NMOS電晶體31具有臨界值電壓(-Vtnd)。PMOS電晶體32及PMOS電晶體42具有臨界值電壓(-Vtp)。NMOS電晶體33具有臨界值電壓Vtn。
在昇壓動作停止時，PMOS電晶體42接通使放電第一昇壓電壓VPPL之放電路徑導通。位準偏移器41係以PMOS電晶體42執行上述動作之方式，變換賦能端子電壓EN而予以輸出。
在昇壓動作停止時，NMOS電晶體33接通使將第二昇壓電壓VPPH放電至接地電壓VSS之放電路徑導通。第一昇壓電壓VPPL當藉由其他電路被放電而成為特定電壓以下時，NMOS電晶體31接通。當NMOS電晶體31接通，第二昇壓電壓VPPH成為第一昇壓電壓VPPL和臨界值電壓之絕對值Vtp之合計電壓(VPPL+Vtp)以下之時，PMOS電晶體32斷開而使放電路徑成為非導通。
接著，針對昇壓電路之動作予以說明。第2圖為用以說明昇壓電路之動作的時序圖。
在昇壓電路1執行昇壓動作之t0≦t<t1之期間，賦能端子電壓EN被控制成低。
昇壓部10及昇壓部20執行昇壓動作，昇壓部10使電源電壓VDD昇壓而輸出第一昇壓電壓VPPL，昇壓部20係使電源電壓VDD昇壓而輸出高於第一昇壓電壓VPPL之第二昇壓電壓VPPH。在此，第一昇壓電壓VPPL及第二昇壓電壓VPPH成為所期待之電壓。位準偏移器41之輸出電壓成為從電源電壓VDD位準偏移至第一昇壓電壓VPPL之高，PMOS電晶體42斷開。
因賦能端子電壓EN成為低，故NMOS電晶體31及NMOS電晶體33也斷開。再者，電壓(VPPH-VPPL)因成為PMOS電晶體32之臨界值電壓之絕對值Vtp以上，故PMOS電晶體32接通。
接著，在t=t1中，賦能端子電壓EN被控制成成為高。
昇壓部10及昇壓部20停止昇壓動作。位準偏移器41之輸出電壓成為低，PMOS電晶體42接通，昇壓部10之昇壓電壓輸出端子連接於電源端子VDD。昇壓部10之昇壓電壓輸出端子開始放電，第一昇壓電壓VPPL開始變低。再者，因賦能端子電壓EN成為高，故NMOS電晶體33也接通。此時，如上述般，因NMOS電晶體31維持在斷開，PMOS電晶體32維持在接通，昇壓部20之昇壓電壓輸出端子和接地端子VSS連接，昇壓部20之昇壓電壓輸出端子開始放電，第二昇壓電壓VPPH開始降低。在此，電壓(VPPH-VPPL)也開始降低。在此，第二昇壓電壓VPPH之放電路徑為經昇壓部20之昇壓電壓輸出端子和接地端子VSS之間之PMOS電晶體32及NMOS電晶體33之路徑。
在t=t2中，當第一昇壓電壓VPPL變低而成為電壓(VDD+Vtnd)以下時，因NMOS電晶體31之閘極、源極間電壓成為臨界值電壓(-Vtnd)以上，故NMOS電晶體31接通。在此，第二昇壓電壓VPPH之放電路徑成為經昇壓部20之昇壓電壓輸出端子和接地端子VSS之間之PMOS電晶體32及NMOS電晶體33之路徑，以及經昇壓部20之昇壓電壓輸出端子和電源端子VDD之間之NMOS電晶體31及PMOS電晶體42之路徑之雙方。
在t=t3中，第二昇壓電壓VPPH變低而成為電壓(VPPL+Vtp)以下。亦即，電壓(VPPH-VPPL)因成為PMOS電晶體32之臨界值電壓之絕對值Vtp以下，故PMOS電晶體32斷開。在此，第二昇壓電壓VPPH之放電路徑成為經昇壓部20之昇壓電壓輸出端子和電源端子VDD之間之NMOS電晶體31及PMOS電晶體42之路徑。
在t=t4中，第一昇壓電壓VPPL及第二昇壓電壓VPPH變低皆成為電源電壓VDD。依此，電壓(VPPH-VPPL)成為0V。
如上述般，第二昇壓電壓VPPH雖具有經由PMOS電晶體32而被放電至VSS之路徑，和經由NMOS電晶體31而被放電至VDD之路徑，但是因當VPPH低於電壓(VPPL+Vtp)時PMOS電晶體32斷開，故經由PMOS電晶體32而被放電至VSS之路徑成為非導通。再者，當第一昇壓電壓VPPL變低而成為電壓(VDD+Vtnd)以下時，經由NMOS電晶體31而被放電至VDD之路徑雖導通，但是VPPH經由VPPL而連接於VDD。依此，保證第二昇壓電壓VPPH常成為第一昇壓電壓VPPL以上之狀態。其結果，對源極及背閘極施加第二昇壓電壓VPPH而對汲極施加第一昇壓電壓VPPL的PMOS電晶體(無圖示)中，因汲極電壓常成為源極及背閘極電壓以下，故汲極‧背閘極間之寄生二極體不流通電流，具有該PMOS電晶體之週邊電路不執行錯誤動作。
並且，在第1圖中，雖然設置有兩個昇壓部以當作輸出兩種之昇壓電壓的電路，但是即使昇壓部為一個亦可。此時，例如昇壓部為由4段昇壓單元構成之充電泵電路，第一昇壓電壓VPPL為第2段之昇壓單元的輸出電壓，第二昇壓電壓VPPH為第4段之昇壓單元的輸出電壓。
再者，藉由調整NMOS電晶體31之臨界值電壓，於昇壓動作停止時，可以調整NMOS電晶體31接通之時序。
再者，藉由調整PMOS電晶體32之臨界值電壓，於昇壓動作停止時，可以調整PMOS電晶體32斷開之時序。
1．．．昇壓電路
2．．．週邊電路
10、20．．．昇壓部
30、40．．．放電電路
41．．．位準偏移器
第1圖為表示具備有本發明之放電電路之昇壓電路的電路圖。
第2圖為用以說明具備有本發明之放電電路之昇壓電路之動作的時序圖。
第3圖為表示具備有以往之放電電路之昇壓電路的電路圖。
1．．．昇壓電路
2．．．週邊電路
3．．．第一輸出端子
4．．．第二輸出端子
5．．．賦能端子
10、20．．．昇壓部
30、40．．．放電電路
31．．．空乏型之NMOS電晶體
32．．．增強型之PMOS電晶體
33．．．增強型之NMOS電晶體
41．．．位準偏移器
42．．．增強型之PMOS電晶體

Claims (5)

  1. 一種昇壓電路，將所輸入之電源電壓予以昇壓而輸出，其特徵為：具備輸出第一昇壓電壓，和高於上述第一昇壓電壓之第二昇壓電壓的昇壓部；輸出上述第一昇壓電壓之第一輸出端子；輸出上述第二昇壓電壓之第二輸出端子；於上述昇壓部停止昇壓動作之後，使上述第一輸出端子之電壓放電的第一放電電路；和於上述昇壓部停止昇壓動作之後，使上述第二輸出端子之電壓放電的第二放電電路，上述第二放電電路係當上述第二輸出端子之電壓和上述第一輸出端子之電壓之差的電壓為特定電壓以下之時，放電至上述第一輸出端子之電位。
  2. 如申請專利範圍第1項所記載之昇壓電路，其中上述昇壓電路又具備輸入控制訊號之控制端子，上述第二放電電路具備源極連接於上述第一輸出端子，汲極連接於上述第二輸出端子，閘極連接於上述控制端子之第一電晶體；源極連接於上述第二輸出端子，閘極連接於上述第一輸出端子之第二電晶體；和源極連接於設定電位，汲極與上述第二電晶體之汲極連接，閘極連接於上述控制端子之第三電晶體，上述特定電壓為上述第二電晶體之臨界值電壓之絕對值。
  3. 如申請專利範圍第2項所記載之昇壓電路，其中上述第一電晶體為空乏型MOS電晶體。
  4. 如申請專利範圍第2至3項中之任一項所記載之昇壓電路，其中上述特定電位為接地電位。
  5. 如申請專利範圍第2至3項中之任一項所記載之昇壓電路，其中上述特定電位為電源電壓。
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